JPH04339394A

JPH04339394A - 半導体メモリ装置

Info

Publication number: JPH04339394A
Application number: JP3179209A
Authority: JP
Inventors: Kiyoo Ito; 清男伊藤; Ryoichi Hori; 堀　陵一
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-07-19
Filing date: 1991-07-19
Publication date: 1992-11-26
Anticipated expiration: 2010-10-25
Also published as: JPH0799620B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高速、高Ｓ／Ｎでチッ
プ面積の縮少可能な半導体メモリに関するものである。

【０００２】

【従来の技術】

【０００３】

【発明が解決しようとする課題】今後半導体メモリが高
集積・大容量化されるにつれて、メモリアレーの占める
面積ならびにこのメモリアレー自身が直接関係する速度
あるいはＳ／Ｎに十分配慮した設計がますます重要にな
る。しかし従来方式では不十分であったが、この従来例
を、１トランジスタＭＯＳメモリを例に説明する。

【０００４】図１は、ＸとＹデコーダ（ＸＤＥＣ，ＹＤ
ＥＣ）をほぼ同じ位置に配置することによって、後述す
るような、ＸＤＥＣとＹＤＥＣを分離した方式に比べて
デコーダ部の面積を減少させた例である。しかし欠点と
しては、■センスアンプの制御信号φｙ用の制御線ＹＣ
が、図２に示すようにメモリアレー内を途中で直角に曲
がること、この制御線の材料が、ワード線とデータ線の
材料と同じなので、この制御線の分だけ、実効的なメモ
リセル面積が大となる。したがってデコーダ面積は小に
なっても、メモリアレー面積が大となり、結果的にチッ
プ面積の縮少は望めない。■デコーダの制御が複雑で誤
操作の原因となる、■電気的に平衡すべきデータ対線Ｄ
０，Ｄ０￣が空間的に離れている方式のセル（ｏｐｅｎ
　ｄｅｔａ　ｌｉｎｅ　ａｒｒａｎｇｅｍｅｎｔあるい
は１交点セルと称す）なので雑音が大きい　　ことなど
があげられる。図３は上記欠点を解消するための方式で
ある。すなわち、ＹＤＥＣとＸＤＥＣを分離し、センス
アンプＳＡに近接してレイアウトされたＹＤＥＣで選択
されたφｙが出力し、これでＳＡの出力を制御し、共通
の出力線Ｉ／Ｏ，Ｉ／Ｏ￣￣￣に出力させる方式である
。しかし本方式の欠点は、■ＹＤＥＣ，Ｉ／Ｏ線、ＳＡ
を、メモリアレーＭＡ１とＭＡ２、あるいはＭＡ３とＭ
Ａ４の中点にレイアウトするので、レイアウト困難であ
る上に、レイアウト上からみて、データ対称Ｄ０，Ｄ０
￣に容量の不平衡が生じ易くなり雑音が大きくなる、■
データ線の容量を小にして、ＳＡ入力端への読み出し信
号を大にする目的で、１本のデータ線を２ｎ分割（本図
ではｎ＝２）すると、ＹＤＥＣ，Ｉ／Ｏ線、ＳＡともｎ
組必要となり、ｎが大になるほど面積が増大する、■１
交点セルなので雑音が大きい、ことなどがあげられる。図４は、ＳＡとＹＤＥＣを近接してレイアウトすること
の困雑さを解消するために、ＹＤＥＣをチップの片端に
配置した例である。しかし欠点としては、■ＳＡの出力
を制御するφｙ用の制御線ＹＣは、図５に示すように、
データ線Ｄ０，Ｄ０￣と同じ配線層で形成され、このＹ
ＣがＭＡ１内を走るので、ＭＡ１の面積がその分だけ大
きくなる、■本来なら、ＹＣには、ＳＡを制御するだけ
の機能をもてばよいよら、ＭＡ２側は不要である。しか
し、Ｄ０，Ｄ０￣の電気的平衡を保つために、ＭＡ２側
にも必要となる。したがって、ＭＡ２もＭＡ１と同様に
面積が大となる、■１交点セルなので雑音が大きい、■
Ｉ／Ｏ線が２対必要である、などがあげられる。図６は
他の従来例である。データ対線が近接してレイアウトさ
れているメモリセル（ｆｏｌｄｅｄ　ｄａｔａｌｉｎｅ
　ａｒｒａｒｇｅｍｅｎｔ、あるいは２交点セルと称す
）なので一般に高Ｓ／Ｎであり、またＳＡをＹＤＥＣと
Ｉ／Ｏ線とは無関係にＭＡ１とＭＡ２の片端に配置でき
るので、レイアウトが容易である。しかし欠点としては
、データ線の容量を小にして、ＳＡ入力端への読み出し
信号を大にする目的で、１本のデータ線を２ｎ分割（本
例ではｎ＝２）すると、Ｉ／Ｏ線とＳＡはｎ組、ＹＤＥ
Ｃはｎ／２組必要となり、ｎが大になるほど、すなわち
高集積化、大容量化されるほど面積が大となる。

【０００５】図７は他の従来例である。利点としては、
２交点セルのレイアウトだから、データ線を２分割し、
ＭＯＳＴＱ０，Ｑ１，Ｑ０￣，Ｑ１￣で選択すれば、そ
の中点でセンスできる。したがってメモリセルＭＣから
のＳＡ入力端への読み出し信号は、データ線の容量が分
割によって半分となるから、従来方式（図６）の２倍に
できる。欠点としては、■レイアウトは２交点セルだが
、動作は１交点セルなので雑音が大きい。■Ｉ／Ｏ線の
とり出しが片側なので、ＭＡ１側のメモリセルＭＣへの
書きこみ動作が、Ｉ／Ｏ線からＱ１￣とＱ０ならびにＱ
１とＱ０￣を介して行われるので低速である、■読み出
し時に、増幅された信号が、Ｑ１￣とＱｙ￣、ならびに
Ｑ０とＱｙを介して、Ｉ／Ｏ￣￣，Ｉ／Ｏに出力される
ので低速である、■２交点セルのレイアウトでは、デー
タ線ピッチが１交点セルのはほぼ２倍なので、ＹＤＥＣ
とＩ／Ｏ線をＭＡ１とＭＡ２の中点であるＳＡ部に配置
できない。したがって上記のように低速になる、■Ｉ／
Ｏ線をＭＡ１側からもとり出そうとすると、上記の低速
の欠点は解決できる。しかしＩ／Ｏ線とＹＤＥＣの分だ
け面積が増大する、などである。尚本従来例はＩＥＥＥ
　Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ，ｖ
ｏｌ．　ＳＣ−１５，Ｎｏ．５，Ｏｃｔ．　１９８０，
　Ｐ．８３１に記載されている。

【０００６】図８は従来の他の例で、詳細はＩＳＳＣＣ
８１　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ，Ｐ．８４に
記載されている。利点は、２交点セルなので、低雑音で
ある上に、データ線を２分割し、その中点でセンスでき
る。すなわちＳＡ入力端への読み出し信号は従来方式（
図６）の２倍にできる、ことである。しかし欠点として
は、■Ｉ／Ｏ線のとり出しが片側だから、ＭＡ１に属す
るメモリセルＭＣへの書きこみ動作が、Ｑｙ￣とＱ１と
Ｑ０、ならびにＱｙとＱ１￣とＱ０￣を介して行われる
ので低速である。■読み出し時に、増幅された信号が、
Ｑ１とＱｙ￣ならびにＱ１￣とＱｙを介して、Ｉ／Ｏ線
に出力されるので、読み出し動作が低速である、■２交
点セルでは、データ線ピッチが１交点セルの２倍なので
、ＹＤＥＣとＩ／Ｏ線をＭＡ１とＭＡ２の中点であるＳ
Ａ部に配置できない。したがって上記のように低速とな
る、■Ｉ／Ｏ線をＭＡ１例からもとり出そうとすると、
上記の低速の欠点は解決できる。しかしＩ／Ｏ線とＹＤ
ＥＣ分だけ面積が増大する、などがあげられる。

【０００７】

【課題を解決するための手段】本発明は上述した従来例
の欠点をとり除くものである。すなわち本発明は、複数
のワード線と、該ワード線と交叉するように配置された
複数のデータ線対と、上記複数のワード線のうちの一本
のワード線と上記複数のデータ線対のうちの一対のデー
タ線対とが交叉する二つの部分のうち一方に設けられた
信号を蓄積する容量と信号を読み出すトランジスタとを
有するメモリセルと、を有する複数のメモリアレーと、
上記信号を増幅する複数の差動増幅器と、上記複数のメ
モリアレーのうちの第１のメモリアレーに属する第１の
データ線対に接続されるように設けられた第１の共通信
号線と、上記複数のメモリアレーのうちの第２のメモリ
アレーに属する第２のデータ線対に接続されるように設
けられた第２の共通信号線と、上記第１のデータ線、第
１の共通信号線とを接続するように設けられた第１のス
イッチ手段と、上記第２のデータ線対と、第２の共通信
号線とを接続するように設けられた第２のスイッチ手段
と、上記第１及び第２のスイッチ手段を制御するための
制御信号を伝える制御線と、上記複数のワード線のうち
少なくとも１つを選択するための第１のデコード手段と
、上記データ線対と上記共通信号線との接続を上記制御
線を介して制御する第２のデコード手段とを有する半導
体装置において、上記データ線対はそれぞれ異なる信号
を有するように設けられ、かつ、該信号は対応する差動
増幅器で増幅され、上記第１及び第２のメモリアレーは
上記第２のデコード手段の一方の側に配置され、かつ、
上記第１のメモリアレーと上記第２のデコード手段との
間に上記第２のメモリアレーが存在するように配置され
、かつ、上記共通信号線は上記ワード線とほぼ同じ方向
に配置され、かつ、上記第１のスイッチ手段を制御する
ための制御信号を伝える制御線は、上記第２のメモリア
レー上を通っていることを特徴とする半導体メモリ装置
である。

【０００８】すなわち、折り返しデータ線方式の複数の
メモリアレーでデコーダを共有し、その制御線をいくつ
かのメモリアレー上を通してそれぞれのメモリアレーに
接続するものである。

【０００９】

【作用】デコーダ部の面積を縮小することができ、また
制御線の占める面積を実質的になくした。そのため、メ
モリの高集積化が図れる。

【００１０】

【実施例】以下実施例を用いて説明する。

【００１１】図９は本発明の概念を示したものである。すなわち、ワード線Ｗとデータ線Ｄｉｊでマトリクスを
構成してメモリアレーを形成するメモリにおいて、１本
のデータ線を図示するようにＤ００，Ｄ０１，Ｄ０２，
Ｄ０３のように分割し、分割した各データ線の一部に、
ＹデコーダとＹドライバ（図中ではＹＤＥＣ）による出
力制御信号ＹＣ０で制御されるスイッチＳＷ００，ＳＷ
０１，ＳＷ０２，ＳＷ０３を設け、他に属する分割され
たデータ線（たとえばＤ１０）と共通な共通入出力線Ｉ
／Ｏ０，Ｉ／Ｏ１，Ｉ／Ｏ２，Ｉ／Ｏ３との間でデータ
の授受を行うようにしたものである。こうすることによ
って、データ線が細分化されるために、Ｘデコーダとワ
ードドライバ（図中ではＸＤＥＣにて総称）で選択ワー
ド線Ｗに現われたワード電圧によってメモリセルＭＣか
らデータ線Ｄ００に高速で高出力電圧の読み出し信号が
得られる。本方式では細分化することによるチップ面積
の増加は抑えられる。すなわち従来例（図３）のように
各スイッチ部分にＹＤＥＣをレイアウトする必要がなく
、細分化されたデータ線に共通なＹＤＥＣでまに合うか
らである。

【００１２】さらに図９で、ＹＣをＤｉｊと異なる製造
工程で形成すれば、立体配線が可能となるから、メモリ
アレーの面積増加はない。たとえばワード線をポリＳｉ
あるいはＭｏなどの金属で、Ｄｉｊの主要部を第１層目
のＡ１で、ＹＣを第２層目のＡ１で形成することも考え
られる。あるいはワード線を第１層目のＡ１で、Ｄｉｊ
の主要部をｐｏｌｙ　Ｓｉあるいは拡散層で形成し、Ｙ
Ｃを第２層目のＡ１で形成することも考えられる。これ
は第１０，１１の１トランジスタセルに示すようにメモ
リセル（図１０は２交点セル、１１図は１交点セル）に
よって異なるわけであるが、要するに立体配線を行えば
よい。

【００１３】即ち、図１２に示す１交点セルの場合の従
来例ａと本発明ｂ、及び図１３に示す２交点セルの場合
の本発明ａ，ｂに於て、本発明ではＹＣ（図中破線）を
ワード線Ｗやデータ線Ｄを設ける層とは別の層に設ける
ことにより、レイアウト上の問題やＹＣを設けることに
よるセル面積増大の問題を解決したのである。

【００１４】更に、図１４及び図１５は２交点セルにお
いて、データ対線２組で１本のＹＣを共有する例である
。図１４は同じサブアレー内の隣接対線と共有した場合
で、ｂはａのデータ線を２分割してＩ／Ｏを中間に配置
した例である。図１５は、異なるサブアレー内の対線と
ＹＣを共有したもので、ｂは上記同様にデータ対線をさ
らに２分割した例である。

【００１５】また、図１６は、２交点セルを用いた図９
の具体例であり、図１７は図１６のさらに詳細な具体例
を示す。すなわち図１６は、データ対線、Ｄｉｊ，Ｄｉ
ｊ￣と他のデータ対線Ｄ′ｉｊ，Ｄ′ｉｊ￣￣に共通に
差動増幅器（センスアンプ：以下ＳＡと略す）を配置し
た例である。ＳＡを共通にしＸＤＥＣで制御されるゲー
トコントロールＧＣを介してＤｉｊ，Ｄｉｊ￣あるいは
Ｄ′ｉｊ，Ｄ′ｉｊ￣￣に結線し、いずれか一方の、選
択されたメモリセルＭＣに属するＧＣをＯＮにすれば、
ＭＣからの読み出し信号電圧は図８同様に十分得られる
。その信号電圧は各ＳＡで増幅され、この増幅された信
号は、ＹＤＥＣで制御されて出力されるＹＣによって制
御される。たとえばＹＣ０が選択された結果、ＹＣ０に
パルス電圧が現われると、ＹＣ０によって制御されるＳ
Ａの出力だけが各Ｉ／Ｏ線Ｉ／Ｏ０，Ｉ／Ｏ１，……に
現われ、さらにリード／ライトコントロール回路（ＲＷ
Ｃ）によって、アドレス信号Ａと書き込み読み出し制御
信号ＷＥに制御されたデータ出力Ｄｏｕｔがチップ外部
にとり出される。書きこみも同様に、チップ外部からの
データ入力Ｄｉが選択されたＩ／Ｏ線に入力されて、選
択されたＭＣに入力されることによって行われる。

【００１６】図１７及び図１８を用いてさらに詳細に説
明する。まずプリチャージ信号φｐによって全ノード（
Ｄ０，Ｄ０￣，ＣＤ０，ＣＤ０￣￣，Ｄ′０，Ｄ′０￣
￣など）が高電位にプリチャージされた後、ＸＤＥＣに
よってワード線Ｗが選択されてワードパルスφｗが出力
されると、それに接続されるＭＣが選択されて、それに
対応したデータ線（たとえばＤ０）に、ＭＣの記憶容量
Ｃｓとデータ線の容量とで決定される微少信号電圧が出
力される。同時にダミーセルＤＣからも、φＤＷをＯＮ
することによってＣＤ０に参照電圧が発生する。尚、ワ
ード線が選択される以前に、選択されるＭＣが属さない
ゲートコントロールＧＣ′は、ＧＣＬ′はプリチャージ
時の高レベルから低レベルにすることによってＯＦＦと
なり、ＧＣはＯＮのままとなっている。したがっとＤ０
，ＣＤ０にはＭＣからの情報に対応した信号電圧が、Ｄ
０￣，ＣＤ０￣￣にはＤＣからの参照電圧が現われる。この参照電圧は、ＤＣの容量がＣｓ／２に選ばれている
ために、ＭＣの情報“１”“０”に対応してＤ０，ＣＤ
０に現われる読み出し電圧の中間に設定されるから、セ
ンスアンプＳＡの入力端には、情報“１”、“０”に対
応した微妙な変動電圧が常に現われることになる。その
後に起動パルスφａによってＳＡを動作させて上記の差
動電圧を増幅する。その後でＹデコーダＹＤＥＣで選択
されたＹＣにφｙが出力され、増幅された差動電圧は、
スイッチＳＷを経てＩ／Ｏ線に差動でとり出される。本
回路の特長は、■図８のようにＩ／Ｏ線のとり出しが片
側ではなく、ＭＡとＭＡ′の中間になっているので高速
に読み出し書き込み動作ができる、■プリチャージ回路
ＰＣや、ＤＣがＭＡ，ＭＡ′に共通化されているのでそ
れだけ面積が小になる、ことである。もちろんこれらの
回路を共通にせずに従来のように各ＭＡ，ＭＡ′に配置
することもできる。尚図１８は電源電圧Ｖｃｃ＝５Ｖの
例であり、φｐ，ＧＣＬ，ＧＣＬ′が７．５Ｖなのは、
データ線Ｄ０，Ｄ０￣に同じ電圧がプリチャージされる
ように、十分高電圧を与えるためである。また、φＷ，
φＤＷを７．５Ｖにしているのは、ワード線をコンデン
サで７．５Ｖに昇圧することによって、メモリセルから
の読み出し電圧を高くとるためである。このための具体
的回路はよく知られているので図中には省略してある。またφｙが７．５Ｖなのは、ＣＤ０，ＣＤ０￣￣からＩ
／Ｏ，Ｉ／Ｏ￣￣に高速に信号がとり出せるように、Ｓ
Ｗ内のＭＯＳＴのｇｍを高めるためである。φｙを７．
５Ｖに昇圧する方式は、本発明の方式に特有なものなの
で図１９〜２１に具体的に示した。すなわち従来は、図
６のようなデータ線Ｄ０，Ｄ０￣から高速でＩ／Ｏ線に
信号をとり出す為に図１９のような回路が用いられてい
る。本回路の欠点はＱｔとＱｔ￣のゲート電圧が、非選
択の場合にフローティング状態になることである。しか
したとえフローティングになっていても、このゲートか
らの引出線は短いために、結合電圧が現われてＱｔ，Ｑ
ｔ￣が非選択のはずなのにＯＮになることはない。しか
しこの回路を本発明にそのまま使うわけにはいかない。なぜならＹＣはメモリアレー内をかなり長く走る配線に
なり結合電圧も増大するからである。そこで図２０及び
図２１の回路を用いればよい。Ｑ１とＱ２により非選択
ＹＣは低インピーダンスでアース電位になるので結合電
圧はＹＣにほとんど現われない。

【００１７】図２２は、図１７において、ＹＣとデータ
対線Ｄ０，Ｄ０￣との結合容量を等しくし、Ｄ０とＤ０
￣の容量を等しくして等価的に雑音を減少させるための
一実施例である。２交点セルの場合には、図１０に示す
ように、ＹＣをＤ０，Ｄ０￣の中間にレイアウトしたと
しても、層が異なるために、製造工程でおこるマスクず
れによってＤ０，Ｄ０￣の容量が異なってしまい、これ
が雑音源にもなる。そこでマスクずれがおきても、ＹＣ
を対線（Ｄ０，Ｄ０￣）内のいずれか一方のデータ線に
奇数回交叉させる（図では１回交叉）ことによって、Ｄ
０，Ｄ０￣ともにＣ０＋Ｃ１の容量を等しく分かつこと
ができる。図２３は他の一実施例で、対線同志を奇数回
交叉させた例である。

【００１８】図２４は、図１６及び図１７の実施例にお
いて、ＳＷがＹＣだけで制御されるのに対して、ＹＣと
ＸＤＥＣによって制御されるＩＯＣで制御される例であ
る。すなわち選択されたＸとＹの交点に存在するＳＷの
みがＯＮとなるから図１６のＩ／Ｏ０，Ｉ／Ｏ１などに
任意に出力をとり出すことができる。これは前もってＩ
／Ｏ０，Ｉ／Ｏ１をデコードできることを意味するから
、ＲＷＣに簡略化された回路が採用できる。

【００１９】図２５は、図２４を拡張することによって
、ＹＣを各データ対線対応ではなく、２組のデータ対線
対応に設けた例である。こうすることによってＹＣの配
線本数が半分、すなわち配線ピッチはこれまでの実施例
の２倍に拡がるので製造が容易となる。本回路の動作は
、図２４と同様に、ＩＯＣ０，ＩＯＣ１とＹＣとの一致
が取れたＳＷのみがＯＮとなるが、ここでは、ＩＯＣ０
とＩＯＣ１にＸ系アドレス信号の他にＹ系アドレス信号
の情報が含まれている点で異なる。すなわち、データ線
Ｄ０，Ｄ０￣の対が選ばれるときは、ＩＯＣ０データ線
Ｄ１，Ｄ１￣の対が選ばれるときは、ＩＯＣ１がＸ，Ｙ
ＤＥＣによって選択される（通常は信号“１”が出力さ
れる）。なお、上に述べたＸ系、Ｙ系アドレス信号とは
、単純に平面的な２次点の配置におけるＸ，Ｙを意味す
るものであり、メモリの論理的なアドレスとは区別され
るべきものであることは言うまでもない。

【００２０】なお、ここでは２組のデータ対線対応にＹ
Ｃを設けたが、任意の組数のデータ対線に対応して設け
ることのできることは言うまでもない。

【００２１】図２６は、上記同様のＹＣの配線ピッチを
たとえば２倍に拡げる別の実施例であり、ここでは、Ｉ
／Ｏ線を２組設け、ＣＤＯ，ＣＤＯ￣￣￣にはＩ／Ｏ−
０，Ｉ／Ｏ−０￣￣￣￣￣，ＣＤ１，ＣＤ１￣￣￣は、
Ｉ／Ｏ−１，Ｉ／Ｏ−１￣￣￣￣￣をＳＷによって接続
し、外部との信号授受を行なう構成になっている。この
２組のＩ／Ｏ線は、たとえば図９で述べたＲＷＣによっ
てそのいずれかを選択して、Ｄｉ，Ｄｏｕｔと接続する
が、この他にＤｉ，Ｄｏｕｔを複数本設け選択動作なし
に、直接Ｄｉ、Ｄｏｕｔとの接続することも可能である
。

【００２２】本実施例によっても、図２５と同様にＹＣ
の配線ピッチを拡げることができ、製造が容異になる。

【００２３】さてこれまでの実施例は、図９，１６及び
１７を基本としてきたが、図１に示すようにＸ，Ｙデコ
ーダを近接に配置した構成がとれることも明らかである
。図２７はそのための一実施例である。ここでは、前に
述べた図１７の実施例において、Ｘ，Ｙデコーダを共用
した例を示したが、他の実施例においても同様に適用可
能なことは言うまでもない。

【００２４】同図のＸＤＥＣ，Ｙ−ＤＥＣは図２８に示
すように、時間帯を分けてＸデコーダの動作ＡおよびＹ
デコーダの動作Ｂを行なう。ＷＤ，ＹＤによってこの出
力φｘｙとφｘ，φｙの一致がとられ、Ｗ，ＹＣの出力
が形成される。また図２７でＷＤ，ＹＤは単なる論理積
の記号で示してあるが、具体的にはたとえば図２０に示
すような回路のように構成される。以上のように形成さ
れた、Ｗ，ＹＤは既に述べた他の実施例と同じように、
配置、配線がなされ、所定の動作を行なう。

【００２５】本実施例においても図１の従来技術で指摘
した問題点のうち、■のデコーダの制御性に関する問題
点は残るが、ＷとＹＣと異なる層の導体で形成し、また
２交点形のメモリセルを用いることにより、■，■の問
題点は解決でき、実用価値が高くなる。

【００２６】なお、図２７において、図面右部に示した
ＸＤＥＣにはＹデコーダの機能を持たしていないが、こ
れはＹＣの形成に必要とするデコーダの数が図面左部の
デコーダの数以内であることを仮定したためであり、場
合によっては右部のデコーダにも左部デコーダと同様の
機能を持たせる場合もありうる。また、ＷＤとＹＤを並
置して設計することが占有面積の関係で困難な場合には
、ＹＤの回路を複数のデコーダ部に分配して設計するこ
とも可能である。

【００２７】図２９及び図３０は、これまで述べてきた
実施例が２交点セルを対象にしてきたのに対して、１交
点セルあるいはフリップフロップ型のスタティック型メ
モリセルに対する実施例である。図２９のＸＤＥＣの配
置について述べる。通常の２交点セルはワード線は比較
的抵抗の高い配線材（たとえば、ｐｏｌｙ　Ｓｉ）が使
用されるので、そのワード線遅延時間が問題となる。そ
こでその時間を極力小さく抑えるために、図１６のよう
に、ワード線を分割しその中心にＸデコーダやドライバ
（ＸＤＥＣと総称して図示してある）を配置したわけで
ある。これに対し、１交点セルではワード線が抵抗の低
いＡ１で形成されているために、ワード線を分割する必
要はなく、図２９のようにＸＤＥＣは一端に配置でき、
ドライバも片側１個でよいために面積が小にできる。し
たがって使用するメモリセルに応じてＸＤＥＣの位置も
適宜変えることができる。

【００２８】次に以上の実施例を用いて実際にチップ設
計する場合に問題となる周辺回路の配置について、本発
明と直接関連する具体的実施例を述べる。

【００２９】メモリＬＳＩは汎用性が重視されるために
、世界標準のＤＩＰ（Ｄｕａｌ　ｉｎ　ＬｉｎｅＰａｃ
ｋａｇｅ）が用いられる。このＤＩＰには細長いチップ
形状のものほど収容しやすい。一方本発明では、データ
線を細分化することに特長がある。しかしデータ線を細
分化するほどデータ線方向、つまりＹＣ方向は長くなる
。そこでＹＣ方向をチップ長辺方向に一致させるように
メモリセルを配置すれば、ＤＩＰに収容しやすいメモリ
を設計できることになる。図１６及び図１７を用いたこ
の場合のチップの概念図を図３１に示す。ここでＰＲＣ
１，ＰＲＣ２はアドレスバッファ回路やその他の制御回
路を示す。

【００３０】なお、この場合はＹＣ線がメモリアレーＭ
Ａ０′の上を通るが、末端のメモリアレーＭＡ０の上を
通らないことになる。もしメモリアレーＭＡ０，ＭＡ０
′が１交点セルあるいはフリップフロップ型のスタティ
ック型メモリセルの配置であった場合、対となるデータ
線の一方のみにＹＣ線が並置されることになり、ＹＣ線
からの雑音が対となるデータ線の一方のみに与えられる
ことになる。しかしながら、本実施例では２交点セルす
なわち折り返しデータ線方式なので、必ず対となるデー
タ線の両方にＹＣ線が並置されることになり、ＹＣ線か
らの雑音の影響は低減されるという利点をもつ。

【００３１】図３２は、前述したようにＹＣのピッチを
拡げ、その中にＹＣとは異なる信号や給電線をＹＣと同
じ層を用いて配置した例である。たとえばこの信号が周
辺回路ＰＲＣ１，ＰＲＣ２間のやりとりだけに関係する
信号とすれば、メモリアレー内をメモリアレーの面積を
大きくすることなく走らせることができるから、チップ
面積の低減になる。

【００３２】

【発明の効果】以上から明らかなように、本発明によれ
ば、高速、高集積メモリが実現できる。

【図面の簡単な説明】

【図１】従来例を説明するための図である。

【図２】従来例を説明するための図である。

【図３】従来例を説明するための図である。

【図４】従来例を説明するための図である。

【図５】従来例を説明するための図である。

【図６】従来例を説明するための図である。

【図７】従来例を説明するための図である。

【図８】従来例を説明するための図である。

【図９】本発明を説明するための概念を示す図である。

【図１０】メモリセルを説明するための図である。

【図１１】メモリセルを説明するための図である。

【図１２】従来例（ａ）と本発明（ｂ）との比較説明す
るための図である。

【図１３】本発明の一実施例を示す図である。

【図１４】本発明の一実施例を示す図である。

【図１５】本発明の一実施例を示す図である。

【図１６】本発明の一実施例を示す図である。

【図１７】本発明の一実施例を示す図である。

【図１８】本発明の一実施例を示す図である。

【図１９】本発明の一実施例を示す図である。

【図２０】本発明の一実施例を示す図である。

【図２１】本発明の一実施例を示す図である。

【図２２】本発明の一実施例を示す図である。

【図２３】本発明の一実施例を示す図である。

【図２４】本発明の一実施例を示す図である。

【図２５】本発明の一実施例を示す図である。

【図２６】本発明の一実施例を示す図である。

【図２７】本発明の一実施例を示す図である。

【図２８】本発明の一実施例を示す図である。

【図２９】本発明の一実施例を示す図である。

【図３０】本発明の一実施例を示す図である。

【図３１】本発明の一実施例を示す図である。

【図３２】本発明の一実施例を示す図である。

【符号の説明】

ＳＡ…センスアンプ、ＹＣ…制御線、ＭＡ…メモリアレ
ー、Ｗ…ワード線、Ｄ…データ線、ＭＣ…メモリセル、
ＳＷ…スイッチ、ＤＣ…ダミーセル。

Claims

【特許請求の範囲】

【請求項１】複数のワード線と、該ワード線と交叉する
ように配置された複数のデータ線対と、上記複数のワー
ド線のうちの一本のワード線と上記複数のデータ線対の
うちの一対のデータ線対とが交叉する二つの部分のうち
一方に設けられた信号を蓄積する容量と信号を読み出す
トランジスタとを有するメモリセルと、を有する複数の
メモリアレーと、上記信号を増幅する複数の差動増幅器
と、上記複数のメモリアレーのうちの第１のメモリアレ
ーに属する第１のデータ線対に接続されるように設けら
れた第１の共通信号線と、上記複数のメモリアレーのう
ちの第２のメモリアレーに属する第２のデータ線対に接
続されるように設けられた第２の共通信号線と、上記第
１のデータ線対と、第１の共通信号線とを接続するよう
に設けられた第１のスイッチ手段と、上記第２のデータ
線対と、第２の共通信号線とを接続するように設けられ
た第２のスイッチ手段と、上記第１及び第２のスイッチ
手段を制御するための制御信号を伝える制御線と、上記
複数のワード線のうち少なくとも１つを選択するための
第１のデコード手段と、上記データ線対と上記共通信号
線との接続を上記制御線を介して制御する第２のデコー
ド手段とを有する半導体メモリ装置において、上記デー
タ線対はそれぞれ異なる信号を有するように設けられ、
かつ、該信号は対応する差動増幅器で増幅され、上記第
１及び第２のメモリアレーは上記第２のデコード手段の
一方の側に配置され、かつ、上記第１のメモリアレーと
上記第２のデコード手段との間に上記第２のメモリアレ
ーが存在するように配置され、かつ、上記共通信号線は
上記ワード線とほぼ同じ方向に配置され、かつ、上記第
１のスイッチ手段を制御するための制御信号を伝える制
御線は、上記第２のメモリアレー上を通っていることを
特徴とする半導体メモリ装置。
【請求項２】請求項１に記載の半導体メモリ装置におい
て、上記第１のスイッチ手段はアドレス信号によって制
御され、かつ、上記第１及び、第２のスイッチ手段を制
御するための制御信号を伝える制御線は、同じ制御線で
あることを特徴とする半導体メモリ装置。
【請求項３】請求項１又は請求項２のいずれかに記載の
半導体メモリ装置において、上記差動増幅器は上記第１
及び第２のメモリアレーの間に配置されることを特徴と
する半導体メモリ装置。
【請求項４】請求項１乃至請求項３のいずれかに記載の
半導体メモリ装置において、上記共通信号線は対線から
なり、かつ、上記第２のメモリアレーと上記第２のデコ
ード手段との間に更に第３のメモリアレーが配置される
ことを特徴とする半導体メモリ装置。
【請求項５】請求項１乃至請求項４のいずれかに記載の
半導体メモリ装置において、上記差動増幅器は上記第１
及び第２のメモリアレーで共有するように設けられ、か
つ、上記第１及び第２のメモリアレーの間に配置される
ことを特徴とする半導体メモリ装置。
【請求項６】請求項１乃至請求項５のいずれかに記載の
半導体メモリ装置において、上記ワード線に印加される
電圧は、上記データ線に表れる高い電圧又は、電源電圧
よりも高いことを特徴とする半導体メモリ装置。
【請求項７】請求項１乃至請求項６のいずれかに記載の
半導体メモリ装置において、上記メモリアレーを少なく
とも１６個有し、かつ、チップの長手方向に少なくとも
８個ずつ２列に配置され、該列の間には上記第１若しく
は第２のデコード手段が配置されていることを特徴とす
る半導体メモリ装置。
【請求項８】請求項１乃至請求項７のいずれかに記載の
半導体メモリ装置において、上記データ線は、上記ワー
ド線及び上記制御線を構成する層とは異なる層で設けら
れたことを特徴とする半導体メモリ装置。
【請求項９】請求項１乃至請求項８のいずれかに記載の
半導体メモリ装置において、上記データ線はチップの長
手方向とほぼ同じ方向に配置されたことを特徴とする半
導体メモリ装置。
【請求項１０】請求項１乃至請求項９のいずれかに記載
の半導体メモリ装置において、上記データ線は上記制御
線とほぼ平行に配置されることを特徴とする半導体メモ
リ装置。
【請求項１１】請求項１乃至請求項１０のいずれかに記
載の半導体メモリ装置において、上記第２のデコード手
段は、非選択である制御線を非選択電位に固定するよう
に動作する手段を有することを特徴とする半導体メモリ
装置。