JPH03137891A

JPH03137891A - 半導体メモリ装置

Info

Publication number: JPH03137891A
Application number: JP2126713A
Authority: JP
Inventors: Kiyoo Ito; 清男伊藤; Ryoichi Hori; 堀　陵一
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-05-18
Filing date: 1990-05-18
Publication date: 1991-06-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【産業上の利用分野１本発明は、高速、高Ｓ／Ｎでチップ面積の縮少可能な半
導体メモリに関するものである。【従来の技術】今後半導体メモリが高集積・大容量化されるにつれて、
メモリアレーの占める面積ならびにこのメモリアレー自
身が直接関係する速度あるいはＳ／Ｎに充分配慮した設
計がますます重要になる。しかし従来方式では不充分であったが、この従来例を、
１トランジスタＭＯＳメモリを例に説明する。第１図は、ＸとＹデコーダ（ＸＤＥＣ。ＹＤＥＣ）をほぼ同じ位置に配慮することによって、後
述するような、ＸＤＥＣとＹＤＥＣを分離した方式に比
べてデコーダ部の面積を減少させた例である。しかし欠
点としては、■センスアップの制御信号φツ用の線が、
第２図に示すようにメモリアレー内を途中で直角に曲が
ること、この制御線の材料が、ワード線とデータ線の材
料と同じなので、この制御線の分だけ、実効的なメモリ
セル面積が大となる。したがってデコーダ面積は小にな
っても、メモリアレー面積が大となり、結果的にチップ
面積の縮少は望めない。■デコーダの制御が複雑で、誤
操作の原因となる、■電気的に平衡すべきデータ対線り
、、Ｄｏが空間的に離れている方式のセル（ｏｐｅｎ　
ｄａｔａ　１ｉｎｅ　ａｒｒａｎｇｅｍｅｎｔあるいは
１交点セルと称す）なので雑音が大きい、ことなどがあ
げられる。

【発明が解決しようとする課題１第３図は上記欠点を解消するための方式である。すなわち、ＹＤＥＣとＸＤＥＣを分離し、センスアンプ
ＳＡに近接してレイアウトされたＹＤＥＣで選択された
φｙが出力し、これでＳＡの出力を制御し、共通の出力
線Ｉ１０．Ｉ１０に出力させ方式である。しかし本方式
の欠点は、■ＹＤＥＣ。Ｉ１０線、ＳＡを、メモＵ　７　Ｌ／−ＭＡ　１　トＭ
Ａ　２、あるいはＭＡ３とＭＡ４の中点にレイアウトす
るので、レイアウト困難である上に、レイアウト上から
みて、データ対称Ｄ０．　Ｄ。に容量の不平衡が生じ易
くなり雑音が大きくなる、■データ線の容量を小にして
、ＳＡ入力端への読み出し信号を大にする目的で、１本
のデータ線を２ｎ分割（本図ではｎ　＝　２　）すると
、ＹＤＥＣ，Ｉ１０線、ＳＡともｎ組必要となり、ｎが
大になるほど面積が増大する、■１１交セルなので雑音
が大きい、ことなどがあげられる。第４図は、ＳＡとＹ
ＤＥＣを近接してレイアウトすることの困難さを解消す
るために、ＹＤＥＣをチップの片端に配置した例である
。しかし欠点としては、■ＳＡの出力を制御するφγ用
の制御線ＹＣは、第５図に示すように、データ線Ｄ０．
　Ｄ、と同じ配線機で形成され、二〇ＹＣがＭＡＬ図を
走るので、ＭＡＬの面積がその分だけ大きくなる、■本
来なら、ＹＣには、ＳＡを制御するだけの機能をもてば
よいなら１ＭＡ２例は不要である。しかしり。、Ｄ、の
電気的平衡を保つために、ＭＡ２例にも必要となる。し
たがってＭＡ２もＭＡＬと同様に面積が大となる、■１
１交セルなので雑音が大きい、■工／○線が２対必要で
ある、などがあげられる。第６図は他の従来例である。データ対線が近接してレイアウトされているメモリセル
（ｆｏｌｄｅｄ　ｄａｔａ　ｌｉｎｅａｒｒａｒｇｅｍ
ｅｎｔ、あるいは２交点セルと称す）なので一般に高Ｓ
／Ｎであり、また５Ａｔ−ＹＤＥＣとＩ１０線とは無関
係にＭＡＬとＭＡ２の片端に配線できるので、レイアウ
トが容易である。しかし欠点としては、データ線の容量
を小にして、ＳＡ入力端への読み出し信号を大にする目
的で、１本のデータ線を２ｎ分割く本例ではｎ＝２）す
ると、Ｉ１０′ａとＳＡはｎ組、ＹＤＥＣは７組必要と
なり、ｎが大になるほど、すなわち高集積化、大容量化
されるほど面積が大となる。第７図は他の従来例である。利点としては、２交点セル
のレイアウトだから、データ線を２分割し、ＭＯ５Ｔ　
　Ｑ。ｌ　Ｑｔ＋　ＱＯＩ　ＱＬで選択すれば。その中点でセンスできる。したがってメモリセルＭＣか
らのＳＡ入力端への読み出し信号は、データ線の容量が
分割によって半分となるから、従来方式（第６図）の２
倍にできる。欠点としては、■レイアウトは２交点セル
だが、動作は１交点セルなので雑音が大きい。■Ｉ　、
／　Ｏ線のとり出しが片側なので、ＭＡＬ列のメモリセ
ルＭＣへの書き込み動作が、Ｉ１０線からＱ工とＱｏな
らびにＱｏとＱ、を介して行われるので低速である、■
読み出し時に、増幅された信号が、可、とＱｙ、ならび
に”ζ−０とＱｙを介して、Ｉｌｏ、Ｉｌｏに出力され
るので低速である。■２２交セルのレイアウトでは、デ
ータ線ピッチが１交点セルのほぼ２倍なので、ＹＤＥＣ
と工／○線をＭＡＬとＭＡ２の中点であるＳＡ部に配置
できない。したがって上記のように低速になる、■Ｉ１
０線をＭＡＬ例からもとり出そうとすると、上記の低速
の欠点は解決できる。しかしＩ１０線とＹＤＥＣの分だ
け面積が増大する、などである６尚本従来例はＩ　ＥＥ
ＥＪ　、５ｏｌｉｄ　−５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ
、　Ｖｏｌ、Ｓ　Ｃ−１５。Ｎｏ、５．Ｏｃｔ、１９８０．Ｐ、８３１に記載されて
いる。第８図は従来の他の例で、詳細はｌ５ＳＣＣ８１Ｔｅｃ
ｈｎｉｃａｌ　Ｄｉｇｅｓｔ、　Ｐ、８４に記載されて
いる。利点は、２交点セルなので、低雑音である上に、
データ線を２分割し、その中点でセンスできる。すなわ
ちＳＡ入力端への読み出し信号は従来方式（第６図）の
２倍にできる、ことである。しかし欠点としては、■Ｉ１０線のとり出、しが片側だ
から、ＭＡＬに属するメモリセルＭ、Ｃへの書きこみ動
作が、ＱｙとＱｌとＱｏ、ならびにＱｙとＱ工とＱｏを
介して行われるので低速である、■読み出し時に、増幅
された信号が、ＱｌとＱｙならびにＱｌとＱｙを介して
、Ｉ１０線に出力されるので、読み出し動作が低速であ
る、■２２交セルでは、データ線ピッチが１交点セルの
２倍なので、ＹＤＥＣとＩ１０線をＭＡＬとＭＡ２の中
点であるＳＡ部に配置できない。したがって上記のよう
に低速となる。■Ｉ１０線をＭＡＬ例からもとり出そう
とすると、上記の低速の欠点は解決できる。しかしＩ１０線とＹＤＥＣ分だけ面積が増大する、など
があげられる。更に、データ線を分割することにより、データ線が他の
配線、特にワード線の電位変動の影響を受けやすくなる
という新たな問題も生じる。本発明は上述した従来例の欠点をとり除くものである。【課題を解決するための手段】上記目的を達成する為に本発明では、メモリアレーを少
なくとも１６個のアレーに分割し、各アレーに属する複
数のデータ線に共通な共通信号線を有し、上記データ線
と共通信号線を接続する手段を有し、該手段を制御する
制御線を有し、更に、データ線対をいわゆる折り返しデ
ータ線構成とすることにより、ワードブーストを行なっ
た場合のデータ線への悪影響が最小になるようにした。（作用］本発明の構成により、大規模半導体集積回路の構成が容
易になり、メモリアレー分割及び、共通信号線らにより
、高速化が達成され、その制御を制御線によって行うの
で、装置設計の自由度が増大することができる。

【実施例】

以下実施例で具体的に説明する。第９図は本発明の概念を示したものである。すなわち、
ワード線Ｗとデータ９８　Ｄ　ｓ　Ｊでマトリクスを構
成してメモリアレーを形成するメモリにおいて、１本の
データ線を図示するようにり。。、Ｄ、１゜Ｄ、、、Ｄ
、３のように分割し、分割した各データ線の一部に、Ｙ
デコーダとＹドライバ（図中ではＹＤＥＣ）による出力
制御信号ＹＣ，で制御されるスイッチｓｗ０゜、ｓｗｏ
ｌ、ｓｗＯ，、ｓｗ、、を設け、他に属する分割された
データ線（たとえばＤ工。）と共通な共通入出力ＩＩ／
○（０）。Ｉｌｏ　（１）、Ｉｌｏ　（２）、Ｉｌｏ　（３）との
間でデータの授受を行うようにしたものである。こうすることによって、データ線が細分化されるために
、Ｘデコーダとワードドライバ（図中ではＸＤＥＣの総
称）で選択ワード線Ｗに現われたワード電圧によってメ
モリセルＭＣからデータ線Ｄ０゜に高速で高出力電圧の
読み出し信号が得られる。本方式では細分化することに
よるチップ面積の増加は抑えられる。すなわち従来例（
第３図）のように各スイッチの部分にＹＤＥＣをレイア
ウトする必要がなく、細分化されたデータ線に共通なＹ
ＤＥＣまでに合うからである。さらに第９図で、ＹＣをＤ　ｉＪと異なる製造工程で形
成すれば、立体配線が可能となるから、メモリアレーの
面積増加はない。たとえばワード線をポリＳｉあるいは
Ｍｏなどの金属で、ＤＩＪの主要部を第１層目のＡＱで
、ＹＣを第２層目のＡＱで形成することも考えられる。あるいはワード線を第１層目のＡＱで、Ｄｓａの主要部
をρｏｌｙｓｉあるいは拡散層で形成し、ＹＣを第２層
目のＡＱで形成することも考えられる。これは第１０．
１１の１トランジスタセルに示すようにメモリセル（第
１０図は２交点セル、第１１図は１交点セル）によって
異なるわけであるが、要するに立体配線を行えばよい。即ち、第１２図に示す１交点セルの場合の従来例（ａ）
と本発明（ｂ）、及び第１３図に示す２交点セルの場合
の本発明（ａ）（ｂ）に於て、本発明ではＹＣ（図中破
線）をワード線Ｗやデータ線りを設ける層とは別の層に
設けることにより、レイアウト上の問題やＹＣを設ける
ことによるセル面積増大の問題を解決したのである。更に、第１４．１５図は２交点セルにおいて、データ対
線２組で１本のＹＣを共有する例である。第１４図は同じサブアレー内の隣接対線と共有した場合
で、（ｂ）は（ａ）のデータ線を２分割してＩｌｏを中
間に配置した例である。第１５図は、異なるサブアレー
内の対線とＹＣを共有したもので、（ｂ）は上記同様に
データ対線をさらに２分割した例である。また、第１６図は、２交点セルを用いた第９図の具体例
であり、第１７図は第１６図のさらに詳細な具体例を示
す。すなわち第１６図は、データ対線、Ｄ　Ｉ　Ｊ　、
　Ｄ　ｔ　ａと他のデータ対線Ｄ　ｔ　Ｊ　’　ｌ　Ｄ
　Ｉ　Ｊに共通にＳＡを配置した例である。ＳＡを共通
にＸＤＥＣで制御されるゲートコントロールＧＣを介し
てＤｔａ、ＤｔＪあるいはＤＩＪ　、　Ｄ、、／に結線
し、いずれか一方の、選択されたメモリセルＭＣに属す
るＧＣをＯＮにすれば、ＭＣからの読み出し信号電圧は
第８図同様に充分得られる。その信号電圧は各ＳＡで増
幅され、この増幅された信号は、ＹＤＥＣで制御されて
出力されるＹＣによって制御される。たとえばＹＣ，が
選択された結果。ＹＣｌｌにパルス電圧が現われると、ＹＣｏによって制
御されるＳＡの出力Ｅけが各Ｉ１０線工／○（０）、Ｉ
ｌｏ　（１）、・・・・・・に現われ、さらにす−ド／
ラインコントロール回路（ＲＷＣ）によって、アドレス
信号Ａと書き込み読み出し制御信号ＷＥに制御されたデ
ータ出力Ｄｏｕｉがチップ外部にとり出される。書き込
みも同様に、チップ外部からのデータ人力Ｄｉが選択さ
れたＩ１０線に入力されて、選択されたＭＣに入力され
ることによって行われる。第１７図第１８図を用いてさらに詳細に説明する。まず
プリチャージ信号φｐによって全ノード（Ｄ０２石、、
ＣＤ。、ＣＤ、、Ｄ、’　、Ｄ。′など）が高電位にプ
リチャージされた後、ＸＤＥＣによってワード線Ｗが選
択されてワードパルスφＷが８力されると、それに接続
される全ＨＣが選択されて、それに対応したデータ線（
たとえばＤＯ）に、ＭＣの記憶容量Ｃｓとデータ線の容
量とで決定される微小信号電圧が出力される。同時にダ
ミーセルＤＣからも、φｏｗをＯＮすることによってＣ
Ｄ、に参照電圧が発生する。尚、ワード線が選択される
以前に、選択されるＭＣが属さないゲートコントロール
ＧＣ’は、ＧＣＬ’はプリチャージ時の高レベルから低
レベルにすることによってＯＦＦとなり、ＧＣはＯＮの
ままとなっている。したがって、Ｄ、、ＣＤ、にはＭＣからの情報に対応し
た信号電圧が、Ｄ、、ＣＤ０にはＤＣからの参照電圧が
現われる。この参照電圧は、ＤＣの容量ｓがｉ−にばれているために、ＭＣの情報（ｔ　Ｉ　Ｉ？
“０”に対応してり、、ＣＤ０に現われる読み出し電圧
の中間に設定されるから、センスアンプＳＡの入力端に
は、情報“１　ｔＴ　ＩＩ　Ｏ１３に対応した微妙な変
動電圧が常に現われることになる。その後に起動パルス
φａによってＳＡを動作させて上記の差動電圧を増幅す
る。その後でＹデコーダＹＤＥＣで選択されたＹＣにφ
ツが８力され、増幅された差動電圧は、スイッチＳＷを
経てＩ１０線に差動でとり出される。本回路の特長は、
■第８図のようにＩ１０線のとり出しが片側ではなく、
ＭＡとＭＡ’の中間になっているので高速に読み出し書
き込み動作ができる、■プリチャージ回路ｐｃや、ＤＣ
がＭＡ、ＭＡ’　に共通化されているのでそれだけ面積
が小になる、ことである。もちろんこれらの回路を共通
にせずに従来のように各ＭＡ、ＭＡ’　に配置すること
もできる。尚第１８図は電源電圧Ｖｃｃ＝５Ｖの例であ
り、φデ。ＧＣＬ、ＧＣＬ’が７．５ｖなのは、データ線り、、　
Ｄｌｌに同じ電圧がプリチャージされるように。充分高電圧を与えるためである。また、φＷ。 φｏｗを７．５ｖにしているのは、ワード線をコンデン
サで７．５ｖに昇圧することによって、メモリセルから
の読み出し電圧を高くとるためである。このための具体的回路はよく知られているので図中には
省略しである。またφツが７．５ｖなのは、ＣＤ０．　
ＣＤ０からＩｌｏ、Ｉ／ＣＨ：高速に信号がとり出せる
ように、ＳＷ内のＭＯ８Ｔのｇｍを高めるためである。 φアを７．５ｖに昇圧する方式は、本発明の方式に特有
なものなので第１９〜２１図に具体的に示した。すなわ
ち従来は、第６図のようなデータ線り。、Ｄ、から高速
でＩ１０線に信号をとり出す為に第１５図のような回路
が用いられている。本回路の欠点はＱ、とゐτのゲート
電圧が、非選択の場合にフローティング状態になること
である。しかしたとえフローティングになっていても、
このゲートからの引出線は短いために、結合電圧が現わ
れてＱ、、Ｑ、が非選択のはずなのにＯＮになることは
ない。しかしこの回路を本発明にそのまま使うわけには
いかない。なぜならＹＣはメモリアレー内をかなり長く
走る配線になり結合電圧も増大するからである。そこで
第２０゜２１図の回路を用いればよい。Ｑ工とＱ２によ
り非選択ＹＣは低インピーダンスでアース電位になるの
で結合電圧はＹＣにほとんど現われない。第２２図は、第１７図において、ＹＣとデータ対線り。、下７との結合容量を等しく、Ｄｏと３７の容量を等し
くして等価的に雑音を減少させるための一実施例である
。２交点セルの場合には、第１０図に示すように、ＹＣ
を００９毛７の中間にレイアウトしたとしても、層が異
なるために、製造工程でおこるマスクずれによってり、
、　Ｄ、−の容量が異なってしまい、これが雑音源にも
なる。そこでマスクずれがおきても、ＹＣを対！　（Ｄ
ｏ、万７）内のいずれか一方のデータ線に奇数回交叉さ
せる（図では１回交叉）ことによって、Ｄ、、　Ｄ、と
もにＣ，＋Ｃ１の容量を等しく分かつことができる。第２３図は他の一実施例で、対線同志を奇数回交叉させ
た例である。第２４図は、第１６．１７図の実施例において。ＳＷがＹＣだけで制御されるのに対して、ＹＣとＸＤＥ
Ｃによって制御されるＩＯＣで制御される例である。す
なわち選択されたＸとＹの交点に存在するＳＷのみがＯ
Ｎとなるから第１６図の■１０　（０）、Ｉｌｏ　（１
）などに任意に出力をとり出すことができる。これは前
もってＩｌｏ　（０）。Ｉｌｏ　（１）をデコードできることを意味するから、
ＲＷＣに簡略化された回路が採用できる。第２５図は、第２４図を拡張することによって、ＹＣを
各データ対線対応ではなく、２組のデータ対線対応に設
けた例である。こうすることはよってＹＣの配線本数が
半分、すなわち配線ピッチはこれまでの実施例の２倍に
拡がるので製造が容易となる。本回路の動作は、第２４
図と同様に、ＩＯＣ（０）、ＩＯＣ（１）とｙｃとの一
致が取れたＳＷのみがＯＮとなるが、ここでは、ｌ０Ｃ
（０）と工○Ｃ（１）にＸ系アドレス信号の他にＹ系ア
ドレス信号の情報が含まれている点で異なる。すなわち
、データ線Ｄａ、Ｄ、の対が選ばれるときは、ＩＯＣ（
０）データ線り工、Ｄ１の対が選ばれるときは、ＩＯＣ
（０）がＸ　（Ｙ）ＤＥＣによって選択される（通常は
信号″１″′が出力される）、なｉ、上に述べたＸ系、
Ｙ系アドレス信号とは、単純に平面的な２次点の配置に
おけるＸ。Ｙを意味するものであり、メモリの論理的なアドレスと
は区別されるべきものであることは言うまでもない。なお、ここでは２組のデータ対線対応にＹＣを設けたが
、任意の組数のデータ対線に対応して設けることのでき
ることは言うまでもない。第２６図は、上記と同様ＹＣの配線ピッチをたとえば２
倍に拡げる別の実施例であり、ここでは、Ｉｌｏ線を２
組設け、ＣＤＯ，ＣＤＯにはｌ１０Ｉ１０−１をＳＷに
よって接続し、外部との受信授受を行なう構成になって
いる。この２組のＩｌｏ線は、たとえば第９図に述べた
ＲＷＣによってそのいずれかを選択して、Ｄｉ　　Ｄｏ
ｕｔと接続するが、この他に、ＤｉＤｏｕｔを複数本設
は選択動作なしに、直接Ｄｉ、Ｄｏｕｔとの接続するこ
とも可能である。本実施例によっても、第２５図と同様にＹＣの配線ピッ
チを拡げることができ、製造が容具になる。さてこれまでの実施例は、第９．１６．１７図を基本と
してきたが、第１図に示すようにＸ、Ｙデコーダを近接
に配置した構成がとれることも明らかである。第２７図
はそのための一実施例である。ここでは、前に述べた第
１７図の実施例において、Ｘ、Ｙデコーダを共用した例
を示したが、他の実施例においても同様に適用可能なこ
とは言うまでもない。同図（７）ＸＤＥＣ，Ｙ−ＤＥＣは第２８図に示すよう
に、時間帯を分けてＸデコーダの動作（Ａ）およびＹデ
コーダの動作（Ｂ）を行なう。ＷＤ。ＹＤによってこの出力φｘｙとφ８．φツの一致がとら
れ、Ｗ、ＶＣの出力が形成される。また第２７図でＷＤ
、ＹＤは単なる論理積の記号で示しであるが、具体的に
はたとえば第２０図に示すような回路のように構成され
る。以上のように形成された、Ｗ、ＹＤは既に述べた他
の実施例と同じように、配置、配線がなされ、所定の動
作を行なう。本実施例においても第１図の従来技術で指摘した問題点
のうち、■のデコーダの制御性に関する問題点は残るが
、ＷとＹＣと異なる層の導体で形成し、また２交点形の
メモリセルを用いることにより、■、■の問題点は解決
でき、実用価値が高くなる。なお、第２７図において、図面右部に示したＸＤＥＣに
はＹデコーダの機能を持たしていないが、これはＹＣの
形成に必要とするデコーダの数が図面左部のデコーダの
数以内であることを仮定したためであり、場合によって
は右部のデコーダにも左部デコーダと同様の機能を持た
せる場合もありうる。また、ＷＤとＹＤを並置して設計
することが占有面積の関係で困難な場合には、ＹＤの回
路を複数のデコーダ部に分配して設計することも可能で
ある。第２９図、３０図は、これまで述べてきた実施例が２交
点セルを対象にしてきたのに対して、１交点セルあるい
はフリップフロップ型のスタティック型メモリセルに対
する実施例である。第２９図のＸＤＥＣの配置について
述べる。通常の２交点セルはワード線は比較的抵抗の高
い配線機（たとえば、ｐｏｌｙｓｉ）が使用されるので
、そのワード線遅延時間が問題となる。そこでその時間
を極力小さく抑えるために、第１６図のように、ワード
線を分割しその中心にＸデコーダやドライバ（ＸＤＥＣ
と総称して図示しである）を配置したわけである。これ
に対し、１交点セルではワード線が抵抗の低いＡＱで形
成されているために、ワード線を分割する必要はなく、
第２９図のようにＸＤＥＣは一端に配置でき、ドライバ
も片側１個でよいために面積が小にできる。したがって
使用するメモリセルに応じてＸＤＥＣの位置も適宜変え
ることができる。次に以上の実施例を用いて実際にチップ設計する場合に
問題となる周辺回路の配置について、本発明と直接関連
する具体的実施例を述べる。メモリＬＳＩは汎用性が重視されるために、世界標準の
Ｄ　Ｉ　Ｐ　（Ｄｕａｌ　Ｉｎ　Ｌｉｍｅ　Ｐａｃｈａ
ｇｅ）が用いられる。このＤＩＰには細長いチップ形状
のものほど収容しやすい。−力木発明では、データ線を
細分化することに特長がある。しかしデータ線を細分化
するほどデータ線方向、つまりＹＣ方向は長くなる。そ
こでＹＣ方向をチップ長辺方向に一致させるようにメモ
リセルを配置すれば、ＤＩＰに収容しやすいメモリセル
を設計できることになる。第１６．１７図を用いたこの
場合のチップの概念図を第３１図に示す。ここでＰＲＣ
Ｉ。ＰＲＣ２はアドレスバッファ回路やその他の制御回路を
示す。第３２図は、前述したようにＹＣのピッチを拡げ、その
中にＹＣとは異なる信号や給電線をＹＣと同じ層を用い
て配置した例である。たとえばこの信号が周辺回路ＰＲ
ＣＩ、ＰＲＣＺ間のやりとりだけに関係する信号とすれ
ば、メモリアレー内をメモリアレーの面積を大きくする
ことなく走らせることができるから、チップ面積の低減
になる。

【発明の効果】

以上から明らかなように、本発明によれば、高速、高集
積メモリが実現できる。

【図面の簡単な説明】

第１図乃至第８図は、従来例を説明するための図、第９
図は、本発明を説明するための概念図、第１０図及び第
１１図は、メモリセルを説明するための図、第１２図（
ａ）は、本発明の一実施例（同図（ｂ））を説明するた
めの比較対照用従来例、第１２図（ｂ）及び第１３図乃
至第３２図は本発明の一実施例もしくは一実施例の要部
を示す図である。ＳＡ・・・センスアンプ、ＹＣ・・・制御線、ＭＡ・・
・メモリアレー、Ｗ・・・ワード線、Ｄ・・・データ線
、ＭＣ・・・メモリセル、ＳＷ・・・スイッチ、ＤＣ・
・・ダミーセル。５第２図千４０ □ｔ察５０（ＡＪ！、ｐｏｔγ２）さＬΣ う隼１１図Ａ−Ａ’＠逸第７２図第！４区（ａ−）（４）第１３図察／、？　ｆｆＪＬ／ρ 一一争ｔ「＝二］隼／フ　図ｒＤＥ（：第２１１．区第２２図竿２３記率ｚ、５図第２乙区キｚｇ図一一−−−−→−と蓼２’？Ｔ￥１

Claims

【特許請求の範囲】１、複数のワード線と、該ワード線と交叉するように配
置された複数のデータ線対と、上記複数のワード線のう
ちの一本のワード線と上記複数のデータ線対のうちの一
対のデータ線対とが交叉する二つの部分のうち一方に設
けられた信号を蓄積する容量と信号を読み出すトランジ
スタとを有するメモリセルと、を有する複数のメモリア
レーと、上記信号を増幅する複数の差動増幅器と、上記データ線対に接続されるように設けられた共通信号
線と、上記データ線対と共通信号線とを接続するように設けら
れた第１のスイッチ手段と、上記第１のスイッチ手段を制御するための制御信号を伝
える制御線と、上記複数のワード線のうち少なくとも１つを選択するた
めの第１のデコード手段と、上記データ線対と上記共通信号線との接続を上記制御線
を介して制御する第２のデコード手段とを有する半導体
メモリ装置において、上記データ線対はそれぞれ異なる信号を有するように設
けられ、かつ、該信号は対応する差動増幅器で増幅され
、上記メモリアレーを少なくとも１６個有し、かつ、上
記ワード線に印加される電圧は、上記データ線に表れる
高い電圧、又は電源電圧よりも高いことを特徴とする半
導体メモリ装置。２、特許請求の範囲第１項記載の半導体メモリ装置にお
いて、上記第１のスイッチは、アドレス信号によって制御され
ることを特徴とする半導体メモリ装置。３、特許請求の範囲第１項又は第２項記載の半導体メモ
リ装置において、上記差動増幅器は、上記複数のメモリアレーの間に配置
されることを特徴とする半導体メモリ装置。４、特許請求の範囲第１項乃至第３項のいずれかに記載
の半導体メモリ装置において、上記共通信号線は対線からなることを特徴とする半導体
メモリ装置。５、特許請求の範囲第１項乃至第４項のいずれかに記載
の半導体メモリ装置において、上記差動増幅器は上記複数のメモリアレーで共有するよ
うに設けられ、かつ、上記複数のメモリアレーの間に配
置されることを特徴とする半導体メモリ装置。６、特許請求の範囲第１項乃至第５項のいずれかに記載
の半導体メモリ装置において、上記共通信号線は、上記ワード線とほぼ同じ方向に配置
されることを特徴とする半導体メモリ装置。７、特許請求の範囲第１項乃至第６項のいずれかに記載
の半導体メモリ装置において、上記１６個のメモリアレーは、チップの長手方向に少な
くとも８個ずつ２列に配置され、該列の間には、上記第
１若しくは第２のデコード手段が配置されていることを
特徴とする半導体メモリ装置。８、特許請求の範囲第１項乃至第７項のいずれかに記載
の半導体メモリ装置において、上記データ線は、上記ワード線及び上記制御線を構成す
る層とは異なる層で設けられたことを特徴とする半導体
メモリ装置。９、特許請求の範囲第１項乃至第８項のいずれかに記載
の半導体メモリ装置において、上記データ線はチップの長手方向とほぼ同じ方向に配置
されたことを特徴とする半導体メモリ装置。１０、特許請求の範囲第１項乃至第９項のいずれかに記
載の半導体メモリ装置において、上記データ線は上記制御線とほぼ平行に配置されること
を特徴とする半導体メモリ装置。