JPH0381235B2 - - Google Patents
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- JPH0381235B2 JPH0381235B2 JP62263785A JP26378587A JPH0381235B2 JP H0381235 B2 JPH0381235 B2 JP H0381235B2 JP 62263785 A JP62263785 A JP 62263785A JP 26378587 A JP26378587 A JP 26378587A JP H0381235 B2 JPH0381235 B2 JP H0381235B2
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- semiconductor device
- line
- data
- circuit
- lines
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- 230000015654 memory Effects 0.000 claims description 44
- 239000004065 semiconductor Substances 0.000 claims description 27
- 238000003491 array Methods 0.000 claims description 7
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 102000002273 Polycomb Repressive Complex 1 Human genes 0.000 description 2
- 108010000598 Polycomb Repressive Complex 1 Proteins 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 235000008733 Citrus aurantifolia Nutrition 0.000 description 1
- 101000848675 Homo sapiens DNA-directed RNA polymerase III subunit RPC2 Proteins 0.000 description 1
- 102100027566 RNA 3'-terminal phosphate cyclase-like protein Human genes 0.000 description 1
- 101100465401 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SCL1 gene Proteins 0.000 description 1
- 235000011941 Tilia x europaea Nutrition 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004571 lime Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高速、高Ｓ／Ｎでチツプ面積の縮少
可能な半導体メモリに関するものである。
可能な半導体メモリに関するものである。
今後半導体メモリが高集積・大容量化されるに
つれて、メモリアレーの占める面積ならびにこの
メモリアレー自身が直接関係する速度あるいは
Ｓ／Ｎに充分配慮した設計がますます重要にな
る。しかし従来方式では不充分であつたが、この
従来例を、１トランジスタMOSメモリを例に説
明する。
つれて、メモリアレーの占める面積ならびにこの
メモリアレー自身が直接関係する速度あるいは
Ｓ／Ｎに充分配慮した設計がますます重要にな
る。しかし従来方式では不充分であつたが、この
従来例を、１トランジスタMOSメモリを例に説
明する。
第１図は、ＸとＹデコーダ（XDEC，YDEC）
をほぼ同じ位置に配慮することによつて、後述す
るような、XDECとYDECを分離した方式に比べ
てデコーダ部の面積を減少させた例である。しか
し欠点としては、センスアツプの制御信号φy
用の線が、第２図に示すようにメモリアレー内を
途中で直角に曲がること、この制御線の材料が、
ワード線とデータ線の材料と同じなので、この制
御線の分だけ、実効的なメモリセル面積が大とな
る。したがつてデコーダ面積は小になつても、メ
モリアレー面積が大となり、結果的にチツプ面積
の縮少は望めない。デコーダの制御が複雑で、
誤操作の原因となる。電気的に平衡すべきデー
タ対線Do，ｏが空間的に離れている方式のセ
ル（open data line arrangementあるいは１交
点セルと称す）なので雑音が大きい、ことなどが
あげられる。
をほぼ同じ位置に配慮することによつて、後述す
るような、XDECとYDECを分離した方式に比べ
てデコーダ部の面積を減少させた例である。しか
し欠点としては、センスアツプの制御信号φy
用の線が、第２図に示すようにメモリアレー内を
途中で直角に曲がること、この制御線の材料が、
ワード線とデータ線の材料と同じなので、この制
御線の分だけ、実効的なメモリセル面積が大とな
る。したがつてデコーダ面積は小になつても、メ
モリアレー面積が大となり、結果的にチツプ面積
の縮少は望めない。デコーダの制御が複雑で、
誤操作の原因となる。電気的に平衡すべきデー
タ対線Do，ｏが空間的に離れている方式のセ
ル（open data line arrangementあるいは１交
点セルと称す）なので雑音が大きい、ことなどが
あげられる。
第３図は上記欠点を解消するための方式であ
る。すなわち、YDECとXDECを分離し、センス
アンプSAに近接してレイアウトされたYDECで
選択されたφyが出力し、これでSAの出力を制御
し、共通の出力線Ｉ／Ｏ，に出力させ方式
である。しかし本方式の欠点は、YDEC，Ｉ／
Ｏ線，SAを、メモリアレーMA1とMA2、ある
いはMA3とMA4の中点にレイアウトするので、
レイアウト困難である上に、レイアウト上からみ
て、データ対称Do，ｏに容量の不平衡が生じ
易くなり雑音が大きくなる、データ線の容量を
小にして、SA入力端への続み出し信号を大にす
る目的で、１本のデータ線を2n分割（本図では
ｎ＝２）すると、YDEC，Ｉ／Ｏ線，SAともｎ
組必要となり、ｎが大になるほど面積が増大す
る、１交点セルなので雑音が大きい、ことなど
があげられる。第４図は、SAとYDECを近接し
てレイアウトすることの困難さを解消するたに、
YDECをチツプの片端に配置した例である。しか
し欠点としては、SAの出力を制御するφy用の
制御線YCは、第５図に示すように、データ線
Do，ｏと同じ配線機で形成され、このYCが
MA１図を走るので、MA１の面積がその分だけ
大きくなる、本来なら、YCには、SAを制御す
るだけの機能をもてばよいなら、MA２例は不要
である。しかしDo，ｏの電気的平衡を保つた
めに、MA２例にも必要となる。したがつてMA
２もMA１と同様に面積が大となる、１交点セ
ルなので雑音が大きい、Ｉ／Ｏ線が２対必要で
ある、などがあげられる。第６図は他の従来例で
ある。データ対線が近接してレイアウトされてい
るメモリセル（folded data line arrargement、
あるいは２交点セルと称す）なので一般に高Ｓ／
Ｎであり、またSAをYDECとＩ／Ｏ線とは無関
係にMA１とMA２の片平端に配線できるので、
レイアウトが容易である。しかし欠点としては、
データ線の容量を小にして、SA入力端への読み
出し信号を大にする目的で、１本のデータ線を
2n分割（本例ではｎ＝２）とすると、Ｉ／Ｏ線
とSAはｎ組、YDECはｎ／２組必要となり、ｎが大 になるほど、すなわち高集積化、大容量化される
ほど面積が大となる。
る。すなわち、YDECとXDECを分離し、センス
アンプSAに近接してレイアウトされたYDECで
選択されたφyが出力し、これでSAの出力を制御
し、共通の出力線Ｉ／Ｏ，に出力させ方式
である。しかし本方式の欠点は、YDEC，Ｉ／
Ｏ線，SAを、メモリアレーMA1とMA2、ある
いはMA3とMA4の中点にレイアウトするので、
レイアウト困難である上に、レイアウト上からみ
て、データ対称Do，ｏに容量の不平衡が生じ
易くなり雑音が大きくなる、データ線の容量を
小にして、SA入力端への続み出し信号を大にす
る目的で、１本のデータ線を2n分割（本図では
ｎ＝２）すると、YDEC，Ｉ／Ｏ線，SAともｎ
組必要となり、ｎが大になるほど面積が増大す
る、１交点セルなので雑音が大きい、ことなど
があげられる。第４図は、SAとYDECを近接し
てレイアウトすることの困難さを解消するたに、
YDECをチツプの片端に配置した例である。しか
し欠点としては、SAの出力を制御するφy用の
制御線YCは、第５図に示すように、データ線
Do，ｏと同じ配線機で形成され、このYCが
MA１図を走るので、MA１の面積がその分だけ
大きくなる、本来なら、YCには、SAを制御す
るだけの機能をもてばよいなら、MA２例は不要
である。しかしDo，ｏの電気的平衡を保つた
めに、MA２例にも必要となる。したがつてMA
２もMA１と同様に面積が大となる、１交点セ
ルなので雑音が大きい、Ｉ／Ｏ線が２対必要で
ある、などがあげられる。第６図は他の従来例で
ある。データ対線が近接してレイアウトされてい
るメモリセル（folded data line arrargement、
あるいは２交点セルと称す）なので一般に高Ｓ／
Ｎであり、またSAをYDECとＩ／Ｏ線とは無関
係にMA１とMA２の片平端に配線できるので、
レイアウトが容易である。しかし欠点としては、
データ線の容量を小にして、SA入力端への読み
出し信号を大にする目的で、１本のデータ線を
2n分割（本例ではｎ＝２）とすると、Ｉ／Ｏ線
とSAはｎ組、YDECはｎ／２組必要となり、ｎが大 になるほど、すなわち高集積化、大容量化される
ほど面積が大となる。
第７図は他の従来例である。利点としては、２
交点セルのレイアウトだから、データ線を２分割
し、MOST Q0，Q1，Q0，Q1で選択すれば、そ
の中点でセンスできる。したがつてメモリセル
MCからのSA入力端への読み出し信号は、デー
タ線の容量が分割によつて半分となるから、従来
方式（第６図）の２倍にできる。欠点としては、
レイアウトは２交点セルだが、動作は１交点セ
ルなので雑音が大きい。Ｉ／Ｏ線のとり出しが
片側なので、MA１列のメモリセルMCへの書き
込み動作が、Ｉ／Ｏ線から1とQ0ならびにQ1と
Ｑ0を介して行われるので低速である、読み出
し時に、増幅された信号が1とy、ならびに
０とQyを介して、，Ｉ／Ｏに出力されるの
で低速である。２交点セルのレイアウトでは、
データ線ピツチが１交点セルのほぼ２倍なので、
YDECとＩ／Ｏ線をMA１とMA２の中点である
SA部に配置できない。したがつて上記のように
低速になる。Ｉ／Ｏ線をMA１列からもとり出
そうとすると、上記の低速の欠点は解決できる。
しかしＩ／Ｏ線とYDECの分だけ面積が増大す
る、などである。尚本従来例はIEEE J.Solid−
State Circuits，Vol.SC−15，No.５，Oct.1980，
P.831に記載されている。
交点セルのレイアウトだから、データ線を２分割
し、MOST Q0，Q1，Q0，Q1で選択すれば、そ
の中点でセンスできる。したがつてメモリセル
MCからのSA入力端への読み出し信号は、デー
タ線の容量が分割によつて半分となるから、従来
方式（第６図）の２倍にできる。欠点としては、
レイアウトは２交点セルだが、動作は１交点セ
ルなので雑音が大きい。Ｉ／Ｏ線のとり出しが
片側なので、MA１列のメモリセルMCへの書き
込み動作が、Ｉ／Ｏ線から1とQ0ならびにQ1と
Ｑ0を介して行われるので低速である、読み出
し時に、増幅された信号が1とy、ならびに
０とQyを介して、，Ｉ／Ｏに出力されるの
で低速である。２交点セルのレイアウトでは、
データ線ピツチが１交点セルのほぼ２倍なので、
YDECとＩ／Ｏ線をMA１とMA２の中点である
SA部に配置できない。したがつて上記のように
低速になる。Ｉ／Ｏ線をMA１列からもとり出
そうとすると、上記の低速の欠点は解決できる。
しかしＩ／Ｏ線とYDECの分だけ面積が増大す
る、などである。尚本従来例はIEEE J.Solid−
State Circuits，Vol.SC−15，No.５，Oct.1980，
P.831に記載されている。
第８図は従来の他の例で、詳細はISSCC81
Technical Digest，P.84に記載されている。利
点は、２交点セルなので、低雑音である上に、デ
ータ線を２分割し、その中点でセンスできる。す
なわちSA入力端への読み出し信号は従来方式
（第６図）の２倍にできる、ことである。しかし
欠点としては、Ｉ／Ｏ線のとり出しが片側だか
ら、MA１に属するメモリセルMCへの書きこみ
動作がyとQ1とQ0、ならびにQyと1と0を介
して行われるので低速である、読み出し時に、
増幅された信号が、Q1とyならびに1とQyを
介して、Ｉ／Ｏ線に出力されるので、読み出し動
作が低速である。２交点セルでは、データ線ピ
ツチが１交点セルの２倍なので、YDECとＩ／Ｏ
線をMA１とMA２の中点であるSA部に配置で
きない。したがつて上記のように低速となる、
Ｉ／Ｏ線をMA１例からもとり出そうとすると、
上記の低速の欠点は解決できる。しかしＩ／Ｏ線
とYDEC分だけ面積が増大する、などがあげられ
る。
Technical Digest，P.84に記載されている。利
点は、２交点セルなので、低雑音である上に、デ
ータ線を２分割し、その中点でセンスできる。す
なわちSA入力端への読み出し信号は従来方式
（第６図）の２倍にできる、ことである。しかし
欠点としては、Ｉ／Ｏ線のとり出しが片側だか
ら、MA１に属するメモリセルMCへの書きこみ
動作がyとQ1とQ0、ならびにQyと1と0を介
して行われるので低速である、読み出し時に、
増幅された信号が、Q1とyならびに1とQyを
介して、Ｉ／Ｏ線に出力されるので、読み出し動
作が低速である。２交点セルでは、データ線ピ
ツチが１交点セルの２倍なので、YDECとＩ／Ｏ
線をMA１とMA２の中点であるSA部に配置で
きない。したがつて上記のように低速となる、
Ｉ／Ｏ線をMA１例からもとり出そうとすると、
上記の低速の欠点は解決できる。しかしＩ／Ｏ線
とYDEC分だけ面積が増大する、などがあげられ
る。
本発明は上述した従来例の欠点をとり除くもの
である。
である。
上記目的を達成する為に本発明では、メモリア
レーを多数のアレーに分割し、各アレーに属する
複数のデータ線に共通な共通信号線を有し、上記
データ線と共通信号線を接続する手段を有し、該
手段を制御する制御線を有するものである。
レーを多数のアレーに分割し、各アレーに属する
複数のデータ線に共通な共通信号線を有し、上記
データ線と共通信号線を接続する手段を有し、該
手段を制御する制御線を有するものである。
本発明の構成により、大規模半導体集積回路の
構成が、容易になり、メモリアレー分割及び、共
通信号線らにより、高速化が達成され、その制御
を制御線によつて行うので、装置設計の自由度が
増大する。
構成が、容易になり、メモリアレー分割及び、共
通信号線らにより、高速化が達成され、その制御
を制御線によつて行うので、装置設計の自由度が
増大する。
以下実施例で具体的に説明する。
第９図は本発明の概念を示したものである。す
なわち、ワード線Ｗとデータ線Dijでマトリクス
を構成してメモリアレーを形成するメモリにおい
て、１本のデータ線を図示するようにD00，D01，
D02，D03のように分割し、分割した各データ線
の一部に、ＹデコーダとＹドライバ（図中では
YDEC）による出力制御信号YC0で制御されるス
イツチSW00，SW01，SW02，SW03を設け、他に
属する分割されたデータ線（たとえばD10）と共
通な共通入出力線Ｉ／Ｏ（０），Ｉ／Ｏ(1)，Ｉ／Ｏ
(2)，Ｉ／Ｏ(3)との間でデータの授受を行うように
したものである。こうすることによつて、データ
線が細分化されるために、Ｘデコーダとワードド
ライバ（図中ではXDECの総称）で選択ワード線
Ｗで現われたワード電圧によつてメモリセルMC
からデータ線D00に高速で高出力電圧の読み出し
信号が得られる。本方式では細分化することによ
るチツプ面積の増加は抑えられる。すなわち従来
例（第３図）のように各スイツチの部分にYDEC
をレイアウトする必要がなく、細分化されたデー
タ線に共通なYDECまでに合うからである。
なわち、ワード線Ｗとデータ線Dijでマトリクス
を構成してメモリアレーを形成するメモリにおい
て、１本のデータ線を図示するようにD00，D01，
D02，D03のように分割し、分割した各データ線
の一部に、ＹデコーダとＹドライバ（図中では
YDEC）による出力制御信号YC0で制御されるス
イツチSW00，SW01，SW02，SW03を設け、他に
属する分割されたデータ線（たとえばD10）と共
通な共通入出力線Ｉ／Ｏ（０），Ｉ／Ｏ(1)，Ｉ／Ｏ
(2)，Ｉ／Ｏ(3)との間でデータの授受を行うように
したものである。こうすることによつて、データ
線が細分化されるために、Ｘデコーダとワードド
ライバ（図中ではXDECの総称）で選択ワード線
Ｗで現われたワード電圧によつてメモリセルMC
からデータ線D00に高速で高出力電圧の読み出し
信号が得られる。本方式では細分化することによ
るチツプ面積の増加は抑えられる。すなわち従来
例（第３図）のように各スイツチの部分にYDEC
をレイアウトする必要がなく、細分化されたデー
タ線に共通なYDECまでに合うからである。
さらに第９図で、YCをDijと異なる製造工程で
形成すれば、立体配線が可能となるから、メモリ
アレーの面積増加はない。たとえばワード線をポ
リSiあるいはMoなどの金属で、Dijの主要部を第
１層目のAlで、YCを第２層目のAlで形成するこ
とも考えられる。あるいはワード線を第１層目の
Alで、Dijの主要部をpoly Siあるいは拡散層で形
成し、YCを第２層目のAlで形成することも考え
られる。これは第10，11の１トランジスタセルに
示すようにメモリセル（第１０図は２交点セル、
第１１図は１交点セル）によつて異なるわけであ
るが、要するに立体配線を行えばよい。
形成すれば、立体配線が可能となるから、メモリ
アレーの面積増加はない。たとえばワード線をポ
リSiあるいはMoなどの金属で、Dijの主要部を第
１層目のAlで、YCを第２層目のAlで形成するこ
とも考えられる。あるいはワード線を第１層目の
Alで、Dijの主要部をpoly Siあるいは拡散層で形
成し、YCを第２層目のAlで形成することも考え
られる。これは第10，11の１トランジスタセルに
示すようにメモリセル（第１０図は２交点セル、
第１１図は１交点セル）によつて異なるわけであ
るが、要するに立体配線を行えばよい。
即ち、第１２図に示す第１交点セルの場合の従
来例ａと本発明ｂ、及び第１３図に示す２交点セ
ルの場合の本発明ａ，ｂに於て、本発明ではYC
（図中破線）をワード線Ｗやデータ線Ｄを設ける
層とは別の層に設けることにより、レイアウト上
の問題やYCを設けることによるセル面積増大の
問題を解決したのである。
来例ａと本発明ｂ、及び第１３図に示す２交点セ
ルの場合の本発明ａ，ｂに於て、本発明ではYC
（図中破線）をワード線Ｗやデータ線Ｄを設ける
層とは別の層に設けることにより、レイアウト上
の問題やYCを設けることによるセル面積増大の
問題を解決したのである。
更に、第１４，１５図は２交点セルにおいて、
データ対線２組で１本のYCを共有する例である。
第１４図は同じサブアレー内の隣接対線と共有し
た場合で、ｂはａのデータ線を２分割してＩ／Ｏ
を中間に配置した例である。第１５図は、異なる
サブアレー内の対線とYCを共有したもので、ｂ
は上記同様にデータ対線をらに２分割した例であ
る。
データ対線２組で１本のYCを共有する例である。
第１４図は同じサブアレー内の隣接対線と共有し
た場合で、ｂはａのデータ線を２分割してＩ／Ｏ
を中間に配置した例である。第１５図は、異なる
サブアレー内の対線とYCを共有したもので、ｂ
は上記同様にデータ対線をらに２分割した例であ
る。
また、第１６図は、２交点セルを用いた第９図
の具体例であり、第１７図は第１６図のさらに詳
細な具体例を示す。すなわち第１６図は、データ
対線、Dij，と他のデータ対線Dij′，′に
共
通にSAを配置した例である。SAを共通にXDEC
で制御されるゲートコントロールGCを介して
Dij，あるいはDij′，′に結線し、いずれ
か
一方の、選択されたメモリセルMCに属するGC
をONにすれば、MCからの読み出し信号電圧は
第８図同様に充分得られる。その信号電圧は各
SAで増幅され、この増幅された信号は、YDEC
で制御されて出力されるYCによつて制御される。
たとえばYC0が選択された結果、YC0にパルス電
圧が現われると、YC0によつて制御されるSAの
出力だけが各Ｉ／Ｏ線Ｉ／Ｏ（０），Ｉ／Ｏ(1)，…
…に現われ、さらにリード／ライトコントロール
回路（RWC）によつて、アドレス信号Ａと書き
込み読み出し制御信号WEに制御されたデータ出
力Doutがチツプ外部にとり出される。書き込み
も同様に、チツプ外部からのデータ入力Diが選
択されたＩ／Ｏ線に入力されて、選択されたMC
に入力されることによつて行われる。
の具体例であり、第１７図は第１６図のさらに詳
細な具体例を示す。すなわち第１６図は、データ
対線、Dij，と他のデータ対線Dij′，′に
共
通にSAを配置した例である。SAを共通にXDEC
で制御されるゲートコントロールGCを介して
Dij，あるいはDij′，′に結線し、いずれ
か
一方の、選択されたメモリセルMCに属するGC
をONにすれば、MCからの読み出し信号電圧は
第８図同様に充分得られる。その信号電圧は各
SAで増幅され、この増幅された信号は、YDEC
で制御されて出力されるYCによつて制御される。
たとえばYC0が選択された結果、YC0にパルス電
圧が現われると、YC0によつて制御されるSAの
出力だけが各Ｉ／Ｏ線Ｉ／Ｏ（０），Ｉ／Ｏ(1)，…
…に現われ、さらにリード／ライトコントロール
回路（RWC）によつて、アドレス信号Ａと書き
込み読み出し制御信号WEに制御されたデータ出
力Doutがチツプ外部にとり出される。書き込み
も同様に、チツプ外部からのデータ入力Diが選
択されたＩ／Ｏ線に入力されて、選択されたMC
に入力されることによつて行われる。
第１７図第１８図を用いてさらに詳細に説明す
る。まずプリチヤージ信号φpによつて全ノード
（D0，0，CD0，0，D0′，0′など）が高電位
にプリチヤージされた後、XDECによつてワード
線Ｗが選択されてワードパルスφwが出力される
と、それに接続される全HCが選択されて、それ
に対応したデータ線（たとえばD0）に、MCの記
憶容量Csとデータ線の容量とで決定される微小
信号電圧が出力される。同時にダミーセルDCか
らも、φDWをONすることによつてCD0に参照電
圧が発生する。尚、ワード線が選択される以前
に、選択されるMCが属さないゲートコントロー
ルGC′は、GCL′はプリチヤージ時の高レベルか
ら低レベルにすることによつてOFFとなり、GC
はONのままとなつている。したがつて、D0，
CD0にはMCからの情報に対応した信号電圧が、
D0，0にはDCからの参照電圧が現われる。こ
の参照電圧は、DCの容量がCs 2にばれているため
に、MCの情報“１”“０”に対応してD0，CD0
に現われる読み出し電圧の中間に設定されるか
ら、センスアンプSAの入力端には、情報“１”
“０”に対応した微妙な変動電圧が常に現われる
ことになる。その後に起動パルスφaによつてSA
を動作させて上記の差動電圧を増幅する。その後
でＹデコーダYDECで選択されたYCにφyが出力
され、増幅された差動電圧は、スイツチSWを経
てＩ／Ｏ線に差動でとり出される。本回路の特長
は、第８図のようにＩ／Ｏ線のとり出しが片側
ではなく、MAとMA′の中間になつているので高
速に読み出し書き込み動作ができる。プリチヤ
ージ回路PCや、DCがMA，MA′に共通化されて
いるのでそれだけ面積が小になる。ことである。
もちろんこれらの回路を共通にせずに従来のよう
に各MA，MA′に配置することもできる。尚第１
８図は電源電圧Vcc＝5Vの例であり、φp，GCL，
GCL′が7.5Vなのは、データ線D0，0に同じ電圧
がプリチヤージされるように、充分高電圧を与え
るためである。また、φw，φDWを7.5Vにしてい
るのは、ワード線をコンデンサで7.5Vに昇圧す
ることによつて、メモリセルからの読み出し電圧
を高くとるためである。このための具体的回路は
よく知られているので図中には省略してある。ま
たφyが7.5Vなのは、CD0，0からＩ／Ｏ，
Ｏに高速に信号がとり出せるように、SW内の
MOSTのgmを高めるためである。φyを7.5Vに昇
圧する方式は、本発明の方式に特有なものなので
第１９〜２１図に具体的に示した。すなわち従来
は、第６図のようなデータ線D0，0から高速で
Ｉ／Ｏ線に信号をとり出す為に第１５図のような
回路が用いられている。本回路の欠点はQtと
ｔのゲート電圧が、非選択の場合にフローテイン
グ状態になることである。しかしたとえフローテ
イングになつていても、このゲートからの引出線
は短いために、給合電圧が現われてQt，ｔが
非選択のはずなのにONになることはない。しか
しこの回路を本発明にそのまま使うわけにはいか
ない。なぜならYCはメモリアレー内をかなり長
く走る配線になり結合電圧も増大するからであ
る。そこで第２０，２１図の回路を用いればよ
い。Q1とQ2により非選択YCは低インピーダンス
でアース電位になるので結合電圧はYCにほとん
ど現われない。
る。まずプリチヤージ信号φpによつて全ノード
（D0，0，CD0，0，D0′，0′など）が高電位
にプリチヤージされた後、XDECによつてワード
線Ｗが選択されてワードパルスφwが出力される
と、それに接続される全HCが選択されて、それ
に対応したデータ線（たとえばD0）に、MCの記
憶容量Csとデータ線の容量とで決定される微小
信号電圧が出力される。同時にダミーセルDCか
らも、φDWをONすることによつてCD0に参照電
圧が発生する。尚、ワード線が選択される以前
に、選択されるMCが属さないゲートコントロー
ルGC′は、GCL′はプリチヤージ時の高レベルか
ら低レベルにすることによつてOFFとなり、GC
はONのままとなつている。したがつて、D0，
CD0にはMCからの情報に対応した信号電圧が、
D0，0にはDCからの参照電圧が現われる。こ
の参照電圧は、DCの容量がCs 2にばれているため
に、MCの情報“１”“０”に対応してD0，CD0
に現われる読み出し電圧の中間に設定されるか
ら、センスアンプSAの入力端には、情報“１”
“０”に対応した微妙な変動電圧が常に現われる
ことになる。その後に起動パルスφaによつてSA
を動作させて上記の差動電圧を増幅する。その後
でＹデコーダYDECで選択されたYCにφyが出力
され、増幅された差動電圧は、スイツチSWを経
てＩ／Ｏ線に差動でとり出される。本回路の特長
は、第８図のようにＩ／Ｏ線のとり出しが片側
ではなく、MAとMA′の中間になつているので高
速に読み出し書き込み動作ができる。プリチヤ
ージ回路PCや、DCがMA，MA′に共通化されて
いるのでそれだけ面積が小になる。ことである。
もちろんこれらの回路を共通にせずに従来のよう
に各MA，MA′に配置することもできる。尚第１
８図は電源電圧Vcc＝5Vの例であり、φp，GCL，
GCL′が7.5Vなのは、データ線D0，0に同じ電圧
がプリチヤージされるように、充分高電圧を与え
るためである。また、φw，φDWを7.5Vにしてい
るのは、ワード線をコンデンサで7.5Vに昇圧す
ることによつて、メモリセルからの読み出し電圧
を高くとるためである。このための具体的回路は
よく知られているので図中には省略してある。ま
たφyが7.5Vなのは、CD0，0からＩ／Ｏ，
Ｏに高速に信号がとり出せるように、SW内の
MOSTのgmを高めるためである。φyを7.5Vに昇
圧する方式は、本発明の方式に特有なものなので
第１９〜２１図に具体的に示した。すなわち従来
は、第６図のようなデータ線D0，0から高速で
Ｉ／Ｏ線に信号をとり出す為に第１５図のような
回路が用いられている。本回路の欠点はQtと
ｔのゲート電圧が、非選択の場合にフローテイン
グ状態になることである。しかしたとえフローテ
イングになつていても、このゲートからの引出線
は短いために、給合電圧が現われてQt，ｔが
非選択のはずなのにONになることはない。しか
しこの回路を本発明にそのまま使うわけにはいか
ない。なぜならYCはメモリアレー内をかなり長
く走る配線になり結合電圧も増大するからであ
る。そこで第２０，２１図の回路を用いればよ
い。Q1とQ2により非選択YCは低インピーダンス
でアース電位になるので結合電圧はYCにほとん
ど現われない。
第２２図は、第１７図において、YCとデータ
対線D0，0との結合容量を等しく、D0と0の容
量を等しくして等価的に雑音を減少させるための
一実施例である。２交点セルの場合には、第１０
図に示すように、YCをD0，0の中間にレイアウ
トしたとしても、層が異なるために、製造工程で
おこるマスクずれによつてD0，0の容量が異な
つてしまい、これが雑音源にもなる。そこでマス
クずれがおきても、YCを対線（D0，0）内の
いずれか一方のデータ線に寄数回交叉させる（図
では１回交叉）ことによつて、D0，0ともにC0
＋C1の容量を等しく分かつことができる。第２
３図は他の一実施例で、対線同志を寄数回交叉さ
せた例である。
対線D0，0との結合容量を等しく、D0と0の容
量を等しくして等価的に雑音を減少させるための
一実施例である。２交点セルの場合には、第１０
図に示すように、YCをD0，0の中間にレイアウ
トしたとしても、層が異なるために、製造工程で
おこるマスクずれによつてD0，0の容量が異な
つてしまい、これが雑音源にもなる。そこでマス
クずれがおきても、YCを対線（D0，0）内の
いずれか一方のデータ線に寄数回交叉させる（図
では１回交叉）ことによつて、D0，0ともにC0
＋C1の容量を等しく分かつことができる。第２
３図は他の一実施例で、対線同志を寄数回交叉さ
せた例である。
第２４図は、第１６，１７図の実施例におい
て、ＳがYCだけで制御されるのに対して、YCと
XDECによつて制御されるIOCで制御される例で
ある。すなわち選択されたＸとＹの交点に存在す
るＷのみがONとなるから第１６図のＩ／Ｏ
（０），Ｉ／Ｏ(1)などに任意に出力をとり出すこと
ができる。これは前もつてＩ／Ｏ（０），Ｉ／Ｏ(1)
をデコードできることを意味するから、RWCに
簡略化された回路が採用できる。
て、ＳがYCだけで制御されるのに対して、YCと
XDECによつて制御されるIOCで制御される例で
ある。すなわち選択されたＸとＹの交点に存在す
るＷのみがONとなるから第１６図のＩ／Ｏ
（０），Ｉ／Ｏ(1)などに任意に出力をとり出すこと
ができる。これは前もつてＩ／Ｏ（０），Ｉ／Ｏ(1)
をデコードできることを意味するから、RWCに
簡略化された回路が採用できる。
第２５図は、第２４図を拡張することによつ
て、YCを各データ対線対応ではなく、２組のデ
ータ対線対応に設けた例である。こうすることは
よつてYCの配線本数が半分、すなわち配線ピツ
チはこれまでの実施例の２倍に拡がるので製造が
容易となる。本回路の動作は、第２４図と同様
に、IOC（０），IOC(1)とYCとの一致が取れたSW
のみがONとなるが、ここでは、IOC（０）とIOC
(1)にＸ系アドレス信号の他にＹ系アドレス信号の
情報が含まれている点で異なる。すなわち、デー
タ線D0，0の対が選ばれるときは、IOC（０）の
データ線D1，1の対が選ばれるときは、IOC
（０）がＸ（Ｙ）DECによつて選択される（通常
は信号“１”が出力される）。なお、上に述べた
Ｘ系，Ｙ系アドレス信号とは、単純に平面的な２
次点の配置におけるＸ，Ｙを意味するものであ
り、メモリの論理的なアドレスとは区別されるべ
きものであることは言うまでもない。
て、YCを各データ対線対応ではなく、２組のデ
ータ対線対応に設けた例である。こうすることは
よつてYCの配線本数が半分、すなわち配線ピツ
チはこれまでの実施例の２倍に拡がるので製造が
容易となる。本回路の動作は、第２４図と同様
に、IOC（０），IOC(1)とYCとの一致が取れたSW
のみがONとなるが、ここでは、IOC（０）とIOC
(1)にＸ系アドレス信号の他にＹ系アドレス信号の
情報が含まれている点で異なる。すなわち、デー
タ線D0，0の対が選ばれるときは、IOC（０）の
データ線D1，1の対が選ばれるときは、IOC
（０）がＸ（Ｙ）DECによつて選択される（通常
は信号“１”が出力される）。なお、上に述べた
Ｘ系，Ｙ系アドレス信号とは、単純に平面的な２
次点の配置におけるＸ，Ｙを意味するものであ
り、メモリの論理的なアドレスとは区別されるべ
きものであることは言うまでもない。
なお、ここでは２組のデータ対線対応にYCを
設けたが、任意の組数のデータ対線に対応して設
けることのできることは言うまでもない。
設けたが、任意の組数のデータ対線に対応して設
けることのできることは言うまでもない。
第２６図は、上記と同様YCの配線ピツチをた
とえば２倍に拡げる別の実施例であり、ここで
は、Ｉ／Ｏ線を２組設け、CDO，にはＩ／
Ｏ−０，−０，CD1，1はＩ／Ｏ−１，
Ｉ／Ｏ−１をSWによつて接続し、外部との受信
授受を行なう構成になつている。この２組のＩ／
Ｏ線は、たとえば第９図に述べたRWCによつて
そのいずれかを選択して、Di Doutと接続する
が、この他に、Di Doutを複数本設け選択動作な
しに、直接Di，Doutとの接続することも可能で
ある。
とえば２倍に拡げる別の実施例であり、ここで
は、Ｉ／Ｏ線を２組設け、CDO，にはＩ／
Ｏ−０，−０，CD1，1はＩ／Ｏ−１，
Ｉ／Ｏ−１をSWによつて接続し、外部との受信
授受を行なう構成になつている。この２組のＩ／
Ｏ線は、たとえば第９図に述べたRWCによつて
そのいずれかを選択して、Di Doutと接続する
が、この他に、Di Doutを複数本設け選択動作な
しに、直接Di，Doutとの接続することも可能で
ある。
本実施例によつても、第２５図と同様にYCの
配線ピツチを拡げることができ、製造が容異にな
る。
配線ピツチを拡げることができ、製造が容異にな
る。
さてこれまでの実施例は、第９，１６，１７図
を基本としてきたが、第１図に示すようにＸ，Ｙ
デコーダを近接に配置した構成がとれることも明
らかである。第２７図はそのための一実施例であ
る。ここでは、前に述べた第１７図の実施例にお
いて、Ｘ，Ｙデコーダを共用した例を示したが、
他の実施例においても同様に適用可能なことは言
うまでもない。
を基本としてきたが、第１図に示すようにＸ，Ｙ
デコーダを近接に配置した構成がとれることも明
らかである。第２７図はそのための一実施例であ
る。ここでは、前に述べた第１７図の実施例にお
いて、Ｘ，Ｙデコーダを共用した例を示したが、
他の実施例においても同様に適用可能なことは言
うまでもない。
同図をXDEC，Ｙ−DECは第２８図に示すよ
うに、時間帯を分けてＸデコーダの動作Ａおよび
Ｙデコーダの動作Ｂを行なう。WD，YDによつ
てこの出力φxyとφx，φyの一致がとられ、Ｗ，
YCの出力が形成される。また第２７図でWD，
YDは単なる論理積の記号で示してあるが、具体
的にはたとえば第２０図に示すような回路のよう
に構成される。以のように形成された。Ｗ，YD
は既に述べた他の実例と同じように、配置，配線
がなされ、所定の動作を行なう。
うに、時間帯を分けてＸデコーダの動作Ａおよび
Ｙデコーダの動作Ｂを行なう。WD，YDによつ
てこの出力φxyとφx，φyの一致がとられ、Ｗ，
YCの出力が形成される。また第２７図でWD，
YDは単なる論理積の記号で示してあるが、具体
的にはたとえば第２０図に示すような回路のよう
に構成される。以のように形成された。Ｗ，YD
は既に述べた他の実例と同じように、配置，配線
がなされ、所定の動作を行なう。
本実施例においても第１図の従来技術で指摘し
た問題点のうち、のデコーダの制御性に関する
問題点は残るが、ＷとYCと異なる層の導体で形
成し、また２交点形のメモリセルを用いることに
より、，の問題点は解決でき、実用価値が高
くなる。
た問題点のうち、のデコーダの制御性に関する
問題点は残るが、ＷとYCと異なる層の導体で形
成し、また２交点形のメモリセルを用いることに
より、，の問題点は解決でき、実用価値が高
くなる。
なお、第２７図において、図面右部に示した
XDECにはＹデコーダの機能を持たしていない
が、これはYCの形成に必要とするデコーダの数
が図面左部のデコーダの数以内であることを仮定
したためであり、場合によつては右部のデコーダ
にも左部デコーダと同様の機能を持たせる場合も
ありうる。また、WDとYDを並置して設計する
ことが占有面積の関係で困難な場合には、YDの
回路を複数のデコーダ部に分配して設計すること
も可能である。
XDECにはＹデコーダの機能を持たしていない
が、これはYCの形成に必要とするデコーダの数
が図面左部のデコーダの数以内であることを仮定
したためであり、場合によつては右部のデコーダ
にも左部デコーダと同様の機能を持たせる場合も
ありうる。また、WDとYDを並置して設計する
ことが占有面積の関係で困難な場合には、YDの
回路を複数のデコーダ部に分配して設計すること
も可能である。
第２９図，３０図は、これまで述べてきた実施
例が２交点セルを対象にしてきたのに対して、１
交点セルあるいはフリツプフロツプ型のスタテイ
ツク型メモリセルに対する実施例である。第２９
図のXDECの配置について述べる。通常の２交点
セルはワード線は比較的抵抗の高い配線機（たと
えば、poly Si）が使用されるので、そのワード
線遅延時間が問題となる。そこでその時間を極力
小さく抑えるために、第１６図のように、ワード
線を分割しその中心にＸデコーダがドライバ
（XDECと総称して図示してある）を配置したわ
けである。これに対し、１交点セルではワード線
が抵抗の低いAlで形成されているために、ワー
ド線を分割する必要はなく、第２９図のように
XDECは一端に配置でき、ドライバも片側１個で
よいために面積が小にできる。したがつて使用す
るメモリセルに応じてXDECの位置も適宜変える
ことができる。
例が２交点セルを対象にしてきたのに対して、１
交点セルあるいはフリツプフロツプ型のスタテイ
ツク型メモリセルに対する実施例である。第２９
図のXDECの配置について述べる。通常の２交点
セルはワード線は比較的抵抗の高い配線機（たと
えば、poly Si）が使用されるので、そのワード
線遅延時間が問題となる。そこでその時間を極力
小さく抑えるために、第１６図のように、ワード
線を分割しその中心にＸデコーダがドライバ
（XDECと総称して図示してある）を配置したわ
けである。これに対し、１交点セルではワード線
が抵抗の低いAlで形成されているために、ワー
ド線を分割する必要はなく、第２９図のように
XDECは一端に配置でき、ドライバも片側１個で
よいために面積が小にできる。したがつて使用す
るメモリセルに応じてXDECの位置も適宜変える
ことができる。
次に以上の実施例を用いて実際にチツプ設計す
る場合に問題となる周辺回路の配置について、本
発明と直接関連する具体的実施例を述べる。
る場合に問題となる周辺回路の配置について、本
発明と直接関連する具体的実施例を述べる。
メモリLSIは汎用性が重視されるために、世界
標準のDIP（Dual In Lime Pachage）が用いら
れる。このDIPには細長いチツプ形状のものほど
収容しやすい。一方本発明では、データ線を細分
化することに特長がある。しかしデータ線を細分
化するほどデータ線方向、つまりYC方向は長く
なる。そこでYC方向をチツプ長辺方向に一致さ
せるようにメモリセルを配置すれば、DIPに収容
しやすいメモリを設計できることになる。第１
６，１７図を用いたこの場合のチツプの概念図を
第３１図に示す。ここでPRC１，RPC２はアド
レスバツフア回路やその他の制御回路を示す。
標準のDIP（Dual In Lime Pachage）が用いら
れる。このDIPには細長いチツプ形状のものほど
収容しやすい。一方本発明では、データ線を細分
化することに特長がある。しかしデータ線を細分
化するほどデータ線方向、つまりYC方向は長く
なる。そこでYC方向をチツプ長辺方向に一致さ
せるようにメモリセルを配置すれば、DIPに収容
しやすいメモリを設計できることになる。第１
６，１７図を用いたこの場合のチツプの概念図を
第３１図に示す。ここでPRC１，RPC２はアド
レスバツフア回路やその他の制御回路を示す。
第３２図は、前述したようにYCのピツチを拡
げ、その中にYCとは異なる信号線や給電線をYC
と同じ層を用いて配置した例である。たとえばこ
の信号が周辺回路PRC１，PRC２間のやりとり
だけに関係する信号とすれば、メモリアレー内を
メモリアレーの面積を大きくすることなく走らせ
ることができるから、チツプ面積の低減になる。
げ、その中にYCとは異なる信号線や給電線をYC
と同じ層を用いて配置した例である。たとえばこ
の信号が周辺回路PRC１，PRC２間のやりとり
だけに関係する信号とすれば、メモリアレー内を
メモリアレーの面積を大きくすることなく走らせ
ることができるから、チツプ面積の低減になる。
以上から明らかなように、本発明によれば、高
速，高集積メモリが実現できる。
速，高集積メモリが実現できる。
第１図乃至第８図は、従来例を説明するための
図、第９図は、本発明を説明するための概念図、
第１０図及び第１１図は、メモリセルを説明する
ための図、第１２図ａは、本発明の一実施例（同
図ｂ）を説明するための比較対照用従来例、第１
２図ｂ及び第１３図乃至第３２図は本発明の一実
施例もしくは一実施例の要部を示す図である。 SA…センスアンプ、YC…制御線、MA…メモ
リアレー、Ｗ…ワード線、Ｄ…データ線、MC…
メモリセル、SW…スイツチ、DC…ダミーセル。
図、第９図は、本発明を説明するための概念図、
第１０図及び第１１図は、メモリセルを説明する
ための図、第１２図ａは、本発明の一実施例（同
図ｂ）を説明するための比較対照用従来例、第１
２図ｂ及び第１３図乃至第３２図は本発明の一実
施例もしくは一実施例の要部を示す図である。 SA…センスアンプ、YC…制御線、MA…メモ
リアレー、Ｗ…ワード線、Ｄ…データ線、MC…
メモリセル、SW…スイツチ、DC…ダミーセル。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線と、該ワード線と交叉するよ
うに配置された複数のデータ線と、上記複数のワ
ード線と上記複数のデータ線とが交叉する部分に
設けられた情報を記憶するメモリセルと、を有す
る複数のメモリアレーと、 上記メモリセルの信号を増幅する増幅器と、 上記データ線対に接続されるように設けられた
共通信号線と、 上記データ線対と共通信号線とを接続するよう
に設けられた第１のスイツチ手段と、 上記第１のスイツチ手段を制御するための制御
信号を伝える制御線と、 上記複数のワード線のうち少なくとも１つを選
択するための第１のデコード手段と、 上記データ線と上記共通信号線との接続を上記
制御線を介して制御する第２のデコード手段と、 第１の回路と、第２の回路とを有する半導体装
置において、 上記第１と第２の回路とを接続する配線が上記
メモリアレー上に配置されていることを特徴とす
る半導体装置。 ２ 特許請求の範囲第１項記載の半導体装置にお
いて、上記メモリアレーを少なくとも16個有し、
かつ、チツプの長手方向に少なくとも８個ずつ２
列に配置され、該列の間には上記第１若しくは第
２のデコード手段が配置されていることを特徴と
する半導体装置。 ３ 特許請求の範囲第１項又は第２項記載の半導
体装置において、 上記増幅器は上記複数のメモリアレーの間に配
置されることを特徴とする半導体装置。 ４ 特許請求の範囲第１項乃至第３項のいずれか
に記載の半導体装置において、 上記データ線は、上記ワード線及び上記制御線
を構成する層とは異なる層で設けられたことを特
徴とする半導体装置。 ５ 特許請求の範囲第１項乃至第４項のいずれか
に記載の半導体装置において、 上記増幅器は上記複数のメモリアレーで共有す
るように設けられ、かつ、上記複数のメモリアレ
ーの間に配置されることを特徴とする半導体装
置。 ６ 特許請求の範囲第１項乃至第５項のいずれか
に記載の半導体装置において、 上記メモリセルは情報を蓄積する容量と情報を
続み出すトランジスタとを有し、かつ、 上記ワード線に印加される電圧は、上記データ
線に表れる高い電圧又は、電源電圧よりも高いこ
とを特徴とする半導体装置。 ７ 特許請求の範囲第１項乃至第６項のいずれか
に記載の半導体装置において、 上記第１のスイツチはアドレス信号によつて制
御されることを特徴とする半導体装置。 ８ 特許請求の範囲第１項乃至第７項のいずれか
に記載の半導体装置において、 上記共通信号線は対線からなることを特徴とす
る半導体装置。 ９ 特許請求の範囲第１項乃至第８項のいずれか
に記載の半導体装置において、 上記データ線はチツプの長手方向とほぼ同じ方
向に配置されたことを特徴とする半導体装置。 １０ 特許請求の範囲第１項乃至第９項のいずれ
かに記載の半導体装置において、 上記データ線は上記制御線とほぼ平行に配置さ
れることを特徴とする半導体装置。 １１ 特許請求の範囲第１項乃至第１０項のいず
れかに記載の半導体装置において、 上記共通信号線は、上記ワード線とほぼ同じ方
向に配置されることを特徴とする半導体装置。 １２ 特許請求の範囲第１項乃至第１１項のいず
れかに記載の半導体装置において、 上記配線は、チツプの長手方向とほぼ同じ方向
に配置されることを特徴とする半導体装置。 １３ 特許請求の範囲第１項乃至第１２項のいず
れかに記載の半導体装置において、 上記第１の回路と、第２の回路とは、チツプの
端部に配置されることを特徴とする半導体装置。 １４ 特許請求の範囲第１項乃至第１３項のいず
れかに記載の半導体装置において、 上記第１の回路と、第２の回路とは、上記メモ
リアレーの周辺回路であることを特徴とする半導
体装置。 １５ 特許請求の範囲第１項乃至第１３項のいず
れかに記載の半導体装置において、 上記第１の回路と、第２の回路とは、上記メモ
リアレーの制御回路であることを特徴とする半導
体装置。 １６ 特許請求の範囲第１項乃至第１５項のいず
れかに記載の半導体装置において、 上記配線は、上記制御線と同じ層に配置される
ことを特徴とする半導体装置。 １７ 特許請求の範囲第１項乃至第１６項のいず
れかに記載の半導体装置において、 上記配線は、給電線であることを特徴とする半
導体装置。 １８ 特許請求の範囲第１項乃至第１６項のいず
れかに記載の半導体装置において、 上記配線は、上記制御線とは異なる信号を伝達
する信号線であることを特徴とする半導体装置。 １９ 特許請求の範囲第１項乃至第１６項のいず
れかに記載の半導体装置において、 上記配線は、上記制御線とは異なる信号を伝達
する信号線及び給電線であることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62263785A JPS63247990A (ja) | 1987-10-21 | 1987-10-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62263785A JPS63247990A (ja) | 1987-10-21 | 1987-10-21 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56081042A Division JPS57198592A (en) | 1981-05-29 | 1981-05-29 | Semiconductor memory device |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2126711A Division JPH03116486A (ja) | 1990-05-18 | 1990-05-18 | 半導体メモリ装置 |
| JP2126713A Division JPH03137891A (ja) | 1990-05-18 | 1990-05-18 | 半導体メモリ装置 |
| JP2126712A Division JPH0316081A (ja) | 1990-05-18 | 1990-05-18 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63247990A JPS63247990A (ja) | 1988-10-14 |
| JPH0381235B2 true JPH0381235B2 (ja) | 1991-12-27 |
Family
ID=17394232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62263785A Granted JPS63247990A (ja) | 1987-10-21 | 1987-10-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63247990A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246090A (ja) * | 1989-03-17 | 1990-10-01 | Fujitsu Ltd | 半導体記憶装置 |
| JPH03241590A (ja) * | 1990-02-16 | 1991-10-28 | Mitsubishi Electric Corp | ガリウム砒素半導体集積回路装置 |
| US7332815B2 (en) * | 2003-12-12 | 2008-02-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP4989847B2 (ja) * | 2003-12-12 | 2012-08-01 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5287329A (en) * | 1975-12-29 | 1977-07-21 | Mostek Corp | Mosfet integrated circuit chip |
| JPS5381021A (en) * | 1976-12-27 | 1978-07-18 | Nippon Telegr & Teleph Corp <Ntt> | Address input circuit |
| JPS5461429A (en) * | 1977-10-26 | 1979-05-17 | Hitachi Ltd | Dynamic mis memory circuit |
-
1987
- 1987-10-21 JP JP62263785A patent/JPS63247990A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5287329A (en) * | 1975-12-29 | 1977-07-21 | Mostek Corp | Mosfet integrated circuit chip |
| JPS5381021A (en) * | 1976-12-27 | 1978-07-18 | Nippon Telegr & Teleph Corp <Ntt> | Address input circuit |
| JPS5461429A (en) * | 1977-10-26 | 1979-05-17 | Hitachi Ltd | Dynamic mis memory circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63247990A (ja) | 1988-10-14 |
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