JPH0561712B2

JPH0561712B2 -

Info

Publication number: JPH0561712B2
Application number: JP2041009A
Authority: JP
Inventors: Kyoo Ito; Ryoichi Hori
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-02-23
Filing date: 1990-02-23
Publication date: 1993-09-06
Also published as: JPH02236893A

Description

【発明の詳細な説明】【産業上の利用分野】

本発明は、高速、高Ｓ／Ｎでチツプ面積の縮少
可能な半導体メモリに関するものである。

【従来の技術】

今後半導体メモリが高集積・大容量化されるに
つれて、メモリアレーの占める面積ならびにこの
メモリアレー自身が直接関係する速度あるいは
Ｓ／Ｎに充分配慮した設計がますます重要にな
る。しかし従来方式では不充分であつたが、この
従来例を、１トランジスタMOSメモリを例に説
明する。第１図は、ＸとＹデコーダ（XDEC，YDEC）
をほぼ同じ位置に配慮することによつて、後述す
るような、XDECとYDECを分離した方式に比べ
てデコーダ部の面積を減少させた例である。しか
し欠点としては、センスアツプの制御信号φ_y
用の線が、第２図に示すようにメモリアレー内を
途中で直角に曲がること、この制御線の材料が、
ワード線とデータ線の材料と同じなので、この制
御線の分だけ、実効的なメモリセル面積が大とな
る。したがつてデコーダ面積は小になつても、メ
モリアレー面積が大となり、結果的にチツプ面積
の縮少は望めない。デコーダの制御が複雑で、
誤操作の原因となる、電気的に平衡すべきデー
タ対線D₀，₀が空間的に離れている方式のセル
（open data line arrangementあるいは１交点セ
ルと称す）なので雑音が大きい、ことなどがあげ
られる。

【発明が解決しようとする課題】

第３図は上記欠点を解消するための方式であ
る。すなわち、YDECとXDECを分離し、センス
アンプSAに近接してレイアウトされたYDECで
選択されたφ_yが出力し、これでSAの出力を制御
し、共通の出力線Ｉ／Ｏ，に出力させ方式
である。しかし本方式の欠点は、YDEC，Ｉ／
Ｏ線、SAを、メモリアレーMA１とMA２、あ
るいはMA３とMA４の中点にレイアウトするの
で、レイアウト困難である上に、レイアウト上か
らみて、データ対称D₀，₀に容量の不平衡が生
じ易くなり雑音が大きくなる。データ線の容量
を小にして、SA入力端への読み出し信号を大に
する目的で、１本のデータ線を2n分割（本図で
はｎ＝２）すると、YDEC，Ｉ／Ｏ線、SAとも
ｎ組必要となり、ｎが大になるほど面積が増大す
る、１交点セルなので雑音が大きい、ことなど
があげられる。第４図は、SAとYDECを近接し
てレイアウトすることの困難さを解消するため
に、YDECをチツプの片端に配置した例である。
しかし欠点としては、SAの出力を制御するφ_y
用の制御線YCは、第５図に示すように、データ
線対D₀，₀と同じ配線機で形成され、このYC
がMA１図を走るので、MA１の面積がその分だ
け大きくなる。本来なら、YCには、SAを制御
するだけの機能をもてばよいなら、MA２例は不
要である。しかしD₀，₀の電気的平衡を保つた
めに、MA２例にも必要となる。したがつてMA
２もMA１と同様に面積が大となる。１交点セ
ルなので雑音が大きい、Ｉ／Ｏ線が２対必要で
ある。などがあげられる。第６図は他の従来例で
ある。データ対線が近接してレイアウトされてい
るメモリセル（folded data line arrargement、
あるいは２交点セルと称す）なので一般に高Ｓ／
Ｎであり、またSAをYDECとＩ／Ｏ線とは無関
係にMA１とMA２の片端に配線できるので、レ
イアウトが容易である。しかし欠点としては、デ
ータ線の容量を小にして、SA入力端への読み出
し信号を大にする目的で、１本のデータ線を2n
分割（本例ではｎ＝２）すると、Ｉ／Ｏ線とSA
はｎ組、YDECはｎ／２組必要となり、ｎが大になるほど、すなわち高集積化、大容量化されるほど
面積が大となる。第７図は他の従来例である。利点としては、２
交点セルのレイアウトだから、データ線を２分割
し、MOST Q₀，Q₁，₀，₁で選択すれば、そ
の中点でセンスできる。したがつてメモリセル
MCからSA入力端への読み出し信号は、データ
線の容量が分割によつて半分となるから、従来方
式（第６図）の２倍にできる。欠点としては、
レイアウトは２交点セルだが、動作は１交点セル
なので雑音が大きい。Ｉ／Ｏ線のとり出しが片
側なので、MA１列のメモリセルMCへの書き込
み動作が、Ｉ／Ｏ線から₁とQ₀ならびにQ₁と
_０を介して行われるので低速である。読み出し
時に、増幅された信号が、₁と_y、ならびに
_０とQ_yを介して、、Ｉ／Ｏに出力されるの
で低速である。２交点セルのレイアウトでは、
データ線ピツチが１交点セルのほぼ２倍なので、
YDECとＩ／Ｏ線をMA１とMA２の中点である
SA部に配置できない。したがつて上記のように
低速になる。Ｉ／Ｏ線をMA１例からもとり出
そうとすると、上記の低速の欠点は解決できる。
しかしＩ／Ｏ線とYDECの分だけ面積が増大す
る、などである。尚本従来例はIEEEJ.Solid−
State Circuits，Vol.SC−15、No.５、Oct.1980、
P.831に記載されている。第８図は従来の他の例で、詳細はISSCC81
Technical Digest，P.84に記載されている。利
点は、２交点セルなので、低雑音である上に、デ
ータ線を２分割し、その中点でセンスできる。す
なわちSA入力端への読み出し信号は従来方式
（第６図）の２倍にできる、ことである。しかし
欠点としては、Ｉ／Ｏ線のとり出しが片側だか
ら、MA１に属するメモリセルMCへの書きこみ
動作が、_yとQ₁とQ₀、ならびにQ_yと₁と₀を
介して行われるので低速である。読み出し時
に、増幅された信号が、Q₁と_yならびに₁と
Q_yを介して、Ｉ／Ｏ線に出力されるので、読み
出し動作が低速である、２交点セルでは、デー
タ線ピツチが１交点セルの２倍なので、YDECと
Ｉ／Ｏ線をMA１とMA２の中点であるSA部に
配置できない。したがつて上記のように低速とな
る。Ｉ／Ｏ線をMA１例からもとり出そうとす
ると、上記の低速の欠点は解決できる。しかし
Ｉ／Ｏ線とYDEC分だけ面積が増大する、などが
あげられる。本発明は上述した従来例の欠点をとり除くもの
である。

【課題を解決するための手段】

本発明の代表的な実施形態による半導体メモリ
装置は、制御線が複数のメモリアレイのデータ線対に沿
つてほぼ並行に配置され、制御線と複数のメモリ
アレーのデータ線対との大きな容量結合に伴う問
題を解消するものであつて、複数のワード線（Ｗ）と、複数のデータ線対
（D₀，₀）と、上記複数のワード線と上記複数
のデータ線対とに接続された複数のメモリセル
（MC）とを有する複数のメモリアレー（MA，
MA′）と、上記データ線対に接続されるように設けられた
共通信号線（Ｉ／Ｏ，）と、上記データ線対と上記共通信号線とを接続する
ように設けられた第１のスイツチ手段（SW）
と、上記第１のスイツチ手段を制御するための制御
信号（φ_y）を伝える制御線（YC）と、上記複数のワード線のうち少なくとも１つを選
択するための第１のデコード手段（XDEC）と、上記データ線対と上記共通信号線との接続を上
記制御線を介して制御する第２のデコード手段
（YDEC）とを具備してなり、上記制御線（YC）は上記複数のメモリアレー
（MA，MA′）の上記データ線対（D₀，₀）に沿
つてほぼ並行に配置され、上記第２のデコード手段（YDEC）は非選択で
ある上記制御線（YC）を非選択電位に固定する
ように動作する手段（Q₁，Q₂）を有してなるこ
とを特徴とする（第１７図および第２０図参照）。本発明のより好適な実施形態によれば、上記制
御線（YC）は上記データ線対（D₀，₀）の一本
のデータ線（D₀）と交叉する如く上記制御線の
一部が部分的に曲がりを有してなることを特徴と
する（第２２図参照）。本発明のより好適な実施形態によれば、上記デ
ータ線対（D₀，₀）のデータ線同士が互いに交
叉する如くその一部が部分的に曲がりを有してな
ることを特徴とする（第２３図参照）。

【作用】

本発明の代表的な実施形態による半導体メモリ
装置によれば、制御線（YC）が上記複数のメモ
リアレー（MA，MA′）のデータ線対（D₀，₀）
に沿つてがほぼ並行に配置されることによりその
間の大きな容量結合が形成され、この大きな容量
結合を介してデータ線対（D₀，₀）の読み出し
データ信号もしくは書き込みデータ信号が制御線
（YC）に伝達され、非選択の制御線（YC）の電
位が選択レベルに変動しようとしても、第２のデ
コード手段（YDEC）の手段（Q₁，Q₂）は制御
線（YC）を非選択電位に固定するように動作す
るので、データ線対（D₀，₀）と共通信号線
（Ｉ／Ｏ，）との間の第１のスイツチ手段
（SW）の誤動作を解消することが可能となる
（第１７図および第２０図参照）。本発明のより好適な実施形態によれば、制御線
（YC）はデータ線対（D₀，₀）の一本のデータ
線（D₀）と交叉しているので、製造工程でおこ
るマスクずれに起因する制御線（YC）のデータ
線対（D₀，₀）に対する配置位置誤差が生じて
も、データ線対（D₀，₀）の容量を互いにC₀＋
C₁と等しい値にすることができる（第２２図参
照）。本発明のより好適な実施形態によれば、上記デ
ータ線対（D₀，₀）のデータ線同士が互いに交
叉しているので、同様にデータ線対（D₀，₀）
の容量を互いにC₀＋C₁と等しい値にすることが
できる（第２３図参照）。このように、データ線対（D₀，₀）の容量が
互いにC₀＋C₁と等しくなると、制御線（YC）か
らデータ線対（D₀，₀）に伝達される雑音レベ
ルが等しくなり、またデータ線対（D₀，₀）か
ら制御線（YC）に伝達される雑音が互いに相殺
されることができる。データ線対（D₀，₀）には一般にセンス用の
差動増幅器が接続されるので、制御線（YC）か
らデータ線対（D₀，₀）に等しい雑音レベルが
伝達されても、この雑音は差動増幅器の同相信号
除去機能によつて差動増幅器の出力にはほとんど
伝達されなくなると言う効果を第２２図の本発明
の代表的な実施形態が奏することができる。本発明のその他の目的と特徴は、以下の実施例
から明らかとなろう。

【実施例】

以下実施例で具体的に説明する。第９図は本発明の概念を示したものである。す
なわち、ワード線Ｗとデータ線D_ijでマトリクス
を構成してメモリアレーを形成するメモリにおい
て、１本のデータ線を図示するようにD₀₀，D₀₁，
D₀₂，D₀₃のように分割し、分割した各データ線
の一部、ＹデコーダとＹドライバ（図中では
YDEC）による出力制御信号YC₀で制御されるス
イツチSW₀₀，SW₀₁，SW₀₂，SW₀₃を設け、他に
属する分割されたデータ線（たとえばD₁₀）と共
通は共通入出力線Ｉ／Ｏ（０），Ｉ／Ｏ(1)，Ｉ／Ｏ
(2)，Ｉ／Ｏ(3)との間でデータの授受を行うように
したものである。こうすることによつて、データ
線が細分化されるために、Ｘデコーダとワードド
ライバ（図中ではXDECの総称）で選択ワード線
Ｗに現われたワード電圧によつてメモリセルMC
からデータ線D₀₀に高速で高出力電圧の読み出し
信号が得られる。本方式では細分化することによ
るチツプ面積の増加は抑けられる。すなわち従来
例（第３図）のように各スイツチの部分にYDEC
をレイアウトする必要がなく、、細分化されたデ
ータ線に共通なYDECまでに合うからである。さらに第９図で、YCをD_ijと異なる製造工程で
形成すれば、立体配線が可能となるから、メモリ
アレーの面積増加はない。たとえばワード線をポ
リSiあるいはMoなどの金属で、D_ijの主要部を第
１層目のAlで、YCを第２層目のAlで形成するこ
とも考えられる。あるいはワード線を第１層目の
Alで、D_ijの主要部をpolySiあるいは拡散層で形
成し、YCを第２層目のAlで形成することも考え
られる。これは第10，11の１トランジスタセルに
示すようにメモリセル（第１０図は２交点セル、
第１１図は１交点セル）によつて異なるわけであ
るが、要するに立体配線を行えばよい。即ち、第１２図に示す１交点セルの場合の従来
例(a)と本発明(b)、及び第１３図に示す２交点セル
の場合の本発明(a)(b)に於て、本発明ではYC（図中
破線）をワード線Ｗやデータ線Ｄを設ける層とは
別の層に設けることにより、レイアウト上の問題
やYCを設けることによるセル面積増大の問題を
解決したのである。更に第１４，１５図は２交点セルにおいて、デ
ータ対線２組で１本のYCを共有する例である。
第１４図は同じサブアレー内の隣接対線と共有し
た場合で、(b)は(a)のデータ線を２分割してＩ／Ｏ
を中間に配置した例である。第１５図は、異なる
サブアレー内の対線とYCを共有したもので、(b)
は上記同様にデータ対線をさらに２分割した例で
ある。また、第１６図は、２交点セルを用いた第９図
の具体例であり、第１７図は第１６図のさらに詳
細な具体例を示す。すなわち第１６図は、データ
対線、D_ij，_ijと他のデータ対線D_ij′，_ij′に共通
にSAを配置した例である。SAを共通にXDECで
制御されるゲートコントロールGCを介してD_ij，
D_ijあるいはD_ij′，_ij′に結線し、いずれか一方の、
選択されたメモリセルMCに属するGCをONにす
れば、MCからの読み出し信号電圧は第８図同様
に充分得られる。その信号電圧は各SAで増幅さ
れ、この増幅された信号は、YDECで制御されて
出力されるYCによつて制御される。たとえば
YC₀が選択された結果、YO₀にパルス電圧が現わ
れると、YC₀によつて制御されるSAの出力だけ
が各Ｉ／Ｏ線Ｉ／Ｏ（０）、Ｉ／Ｏ(1)，……に現わ
れ、さらにリード／ラインコントロール回路
（RWC）によつて、アドレス信号Ａと書き込み読
み出し制御信号WEに制御されたデータ出力D_put
がチツプ外部にとり出される。書き込みも同様
に、チツプ外部からのデータ入力Diが選択され
たＩ／Ｏ線に入力されて、選択されたMCに入力
されることによつて行われる。第１７図第１８図を用いてさらに詳細に説明す
る。まずプリチヤージ信号φ_pによつて全ノード
（D₀，₀，CD₀，₀，D₀′，₀′など）が高電位
にプリチヤージされた後、XDECによつてワード
線Ｗが選択されてワードパルスφ_Wが出力される
と、それに接続される全HCが選択されて、それ
に対応したデータ線（たとえばD₀）に、MCの記
憶容量Csとデータ線の容量とで決定される微小
信号電圧が出力される。同時にダミーセルDCか
らも、φ_DWをONすることによつてCD₀に参照電
圧が発生する。尚、ワード線が選択される以前
に、選択されるMCが属さないゲートコントロー
ルGC′は、GCL′はプリチヤージ時の高レベルか
ら低レベルにすることによつてOFFとなり、GC
はONのままとなつている。したがつて、D₀，
CD₀にはMCからの情報に対応した信号電圧が、
D₀，₀にはDCからの参照電圧が現われる。こ
の参照電圧は、DCの容量がCs／２にばれているために、MCの情報“１”“０”に対応してD₀，
CD₀に現われる読み出し電圧の中間に設定される
から、センスアンプSAの入力端には情報“１”
“０”に対応した微妙な変動電圧が常に現われる
ことになる。その後に起動パルスφ_aによつてSA
を動作させて上記の差動電圧を増幅する。この後
でＹデコーダYDECで選択されたYCにφ_yが出力
され、増幅された差動電圧は、スイツチSWを経
てＩ／Ｏ線に差動でとり出される。本回路の特長
は、第８図のようにＩ／Ｏ線のとり出しが片側
ではなく、MAとMA′の中間になつているので高
速に読み出し書き込み動作ができる。プリチヤ
ージ回路PCが、DCがMA，MA′に共通化されて
いるのでそれだけ面積が小になる、ことである。
もちろんこれらの回路を共通にせずに従来のよう
に各MA，MA′に配置することもできる。尚第１
８図は電源電圧Vcc＝5Vの例であり、φ_p，GCL，
GCL′が7.5Vなのは、データ線D₀，₀に同じ電圧
がプリチヤージされるように、充分高電圧を与え
るためである。また、φ_W，φ_DWを7.5Vにしている
のは、ワ−ド線をコンデンサで7.5Vに昇圧する
ことによつて、メモリセルからの読み出し電圧を
高くとるためである。このための具体的回路はよ
く知られているので図中には省略してある。また
φ_yが7.5Vなのは、CD₀，₀からＩ／Ｏ，
に高速に信号がとり出せるように、SW内の
MOSTのgmを高めるためである。φ_yを7.5Vに昇
圧する方式は、本発明の方式に特有なものなので
第１９〜２１図に具体的に示した。すなわち従来
は、第６図のようなデータ線D₀，₀から高速で
Ｉ／Ｏ線に信号をとり出す為に第１９図のような
回路が用いられている。本回路の欠点はQ_tと_t
のゲート電圧が、非選択の場合にフローテイング
状態になることである。しかしたとえフローテイ
ングになつていても、このゲートからの引出線は
短いために、結合電圧が現われてQ_t，_tが非選
択のはずなのにONになることはない。しかしこ
の回路を本発明にそのまま使うわけにはいかな
い。なぜならYCはメモリアレー内をかなり長く
走る配線になり結合電圧も増大するからである。
そこで第２０，２１図の回路を用いればよい。第
２１図の波形に示すように、プリチヤージ電圧
φ_pがハイレベルで、アドレス信号a_i〜a_jがローレ
ベルで、制御信号φ_Lがハイレベルで、制御信号
φ_yがローレベルである間は、、ＹデコーダYDEC
の出力はハイレベルとなり、ローレベルの制御信
号φ_yはオン状態のQ_Dを介して制御線YCに出力さ
れる一方、ハイレベルの制御信号φ_Lはオン状態
のQ₁を介してQ₂のゲートに供給されて、Q₂はオ
ンとなり、制御信号線YCは接地電位に固定され
る。プリチヤージ電圧φ_pがローレベルに、制御信
号φ_Lがローレベルに、制御信号φ_yがハイレベル
に変化し、アドレス信号a_i〜a_jに従つてＹデコー
ダYDECの出力からハイレベルの選択レベルが出
力される場合は、ハイレベルの制御信号φ_yはオ
ン状態のQ_Dを介して制御線YCに出力される一
方、ローレベルの制御信号φ_Lはオン状態のQ₁を
介しQ₂のゲートに供給され、Q₂はオフとなり、
第２１図に示すように制御信号線YCの電位は上
昇する。逆に、アドレス信号a_i〜a_jに従つてＹデ
コーダYDECの出力からローレベルの非選択レベ
ルが出力される場合は、Q_D，Q₁はオフとなるの
でQ₂のゲートには先のプリチヤージ時の電圧が
保持されているので、Q₂はオン状態を保ち制御
信号線YCは接地電位に固定され、データ線対
D₀，₀の読み出しデータ信号もしくは書き込み
データ信号が容量結合によつて制御線YCに伝達
され、非選択の制御線YCの電位が選択レベルに
変動しようとしても、ＹデコーダYDECのトラン
ジスタQ₁，Q₂は制御線YCを非選択電位に固定す
るので、データ線対D₀，₀と共通信号線Ｉ／Ｏ，
Ｉ／Ｏとの間のスイツチSWの誤動作を解消する
ことが可能となる。Q₁とQ₂により非選択YCは低
インピーダンスでアース電位になるので結合電圧
はYCにほとんど現われない。第２２図は、第１７図において、YCとデータ
対線D₀，₀との結合容量を等しく、D₀と₀の容
量を等しくして等価的に雑音を減少させるための
一実施例である。２交点セルの場合には、第１０
図に示すように、YCをD₀，₀の中間にレイアウ
トしたとしても、層が異なるために、製造工程で
おこるマスクずれによつてD₀，₀の容量が異な
つてしまい、これが雑音源にもなる。そこでマス
クずれがおきても、YCを対線（D₀，₀）内のい
ずれか一方のデータ線に奇数回交叉させる（図で
は１回交叉）ことによつて、D₀，₀ともにC₀＋
C₁の容量を等しく分かつことができる。第２３
図は他の一実施例で、対線同志を奇数回交叉させ
た例である。第２４図は、第１６，１７図の実施例におい
て、SWがYCだけで制御されるのに対して、YC
とXDECによつて制御されるIOCで制御される例
である。すなわち選択されたＸとＹの交点に存在
するSWのみがONとなるから第１６図のＩ／Ｏ
（０）、Ｉ／Ｏ(1)などに任意に出力をとり出すこと
ができる。これは前もつてＩ／Ｏ（０）、Ｉ／Ｏ(1)
をデコードできることを意味するから、RWCに
簡略化された回路が採用できる。第２５図は、第２４図を拡張することによつ
て、YCを各データ対線対応ではなく、２組のデ
ータ対線対応に設けた例である。こうすることに
よつてYCの配線本数が半分、すなわち配線ピツ
チはこれまでの実施例の２倍に拡がるので製造が
容易となる。本回路の動作は、第２４図と同様
に、IOC（０）、IOC(1)とYCとの一致が取れたSW
のみがONとなるが、ここでは、IOC（０）とIOC
(1)にＸ系アドレス信号の他にＹ系アドレス信号の
情報が含まれている点で異なる。すなわち、デー
タ線D₀，₀の対が選ばれるときは、IOC（０）デ
ータ線D₁，₁の対が選ばれるときは、IOC（０）
がＸ(Y)DECによつて選択される（通常は信号
“１”が出力される）。なお、上に述べたＸ系、Ｙ
系アドレス信号とは、単純に平面的な２次点の配
置におけるＸ、Ｙを意味するものであり、メモリ
の論理的なアドレスとは区別されるべきものであ
ることは言うまでもない。なお、ここでは２組のデータ対線対応にYCを
設けたが、任意の組数のデータ対線に対応して設
けることのできることは言うまでもない。第２６図は、上記と同様YCの配線ピツチをた
とえば２倍に拡げる別の実施例であり、ここで
は、Ｉ／Ｏ線を２組設け、CDO，にはＩ／
Ｏ−０，−０，CD₁，₁はＩ／Ｏ−１，
Ｉ／Ｏ−１をSWによつて接続し、外部との受信
授受を行なう構成になつている。この２組のＩ／
Ｏ線は、たとえば第９図に述べたRWCによつて
そのいずれかを選択して、Di Doutと接続する
が、この他に、Di Doutを複数本設け選択動作な
しに、直後Di，Doutとの接続することも可能で
ある。本実施例によつても、第２５図と同様にYCの
配線ピツチを拡げることができ、製造が容異にな
る。さてこれまでの実施例は、第９，１６，１７図
を基本としてきたが、第１図に示すようにＸ、Ｙ
デコーダを近接に配置した構成がとれることも明
らかである。第２７図はそのための一実施例であ
る。ここでは、前に述べた第１７図の実施例にお
いて、Ｘ、Ｙデコーダを共用した例を示したが、
他の実施例においても同様に適用可能なことは言
うまでもない。同図のXDEC、Ｙ−DECは第２８図に示すよ
うに、時間帯を分けてＸデコーダの動作(A)および
Ｙデコーダの動作(B)を行なう。WD，YDによつ
てこの出力φ_xyとφ_x，φ_yの一致がとられ、Ｗ，
YCの出力が形成される。また第２７図でWD，
YDは単なる論理積の記号で示してあるが、具体
的にはたとえば第２０図に示すような回路のよう
に構成される。以上のように形成された、Ｗ，
YDは既に述べた他の実施例と同じように、配
置、配線がなされ、所定の動作を行なう。本実施例においても第１図の従来技術で指摘し
た問題点のうち、のデコーダの制御性に関する
問題点は残るが、ＷとYCと異なる層の導体で形
成し、また２交点形のメモリセルを用いることに
より、，の問題点は解決でき、実用価値が高
くなる。なお、第２７図において、図面右部に示した
XDECにはＹデコーダの機能を持たしていない
が、これはYCの形成に必要とするデコーダの数
が図面左部のデコーダの数以内であることを仮定
したためであり、場合によつては右部のデコーダ
にも左部デコーダと同様の機能を持たせる場合も
ありうる。また、WDとYDを並置して設計する
ことが占有面積の関係で困難な場合には、YDの
回路を複数のデコーダ部に分配して設計すること
も可能である。第２９図，３０図は、これまで述べてきた実施
例が２交点セルを対象にしてきたのに対して、１
交点セルあるいはフリツプフロツプ型のスタテイ
ツク型メモリセルに対する実施例である。第２９
図のXDECの配置について述べる。通常の２交点
セルはワード線は比較的抵抗の高い配線機（たと
えば、polySi）が使用されるので、そのワード線
遅延時間が問題となる。そこでその時間を極力小
さく抑えるために、第１６図のように、ワード線
を分割しその中心にＸデコーダやドライバ
（XDECと総称して図示してある）を配置したわ
けである。これに対し、１交点セルではワード線
が抵抗の低いAlで形成されているために、ワー
ド線を分割する必要はなく、第２９図のように
XDECは一端に配置でき、ドライバも片側１個で
よいために面積が小にできる。したがつて使用す
るメモリセルに応じてXDECの位置も適宜変える
ことができる。次に以上の実施例を用いて実際にチツプ設計す
る場合に問題となる周辺回路の配置について、本
発明と直接関連する具体的実施例を述べる。メモリLSIは汎用性が重視されるために、世界
標準のDIP（Dual In Lime Pachage）が用いら
れる。このDIPには細長いチツプ形状のものほど
収容しやすい。一方本発明では、データ線を細分
化することに特長がある。しかしデータ線を細分
化するほどデータ線方向、つまりYC方向は長く
なる。そこでYC方向をチツプ長辺方向に一致さ
せるようにメモリセルを配置すれば、DIPに収容
しやすいメモリセルを設計できることになる。第
１６，１７図を用いたこの場合のチツプの概念図
を第３１図に示す。ここでPRC１，PRC２はア
ドレスバツフア回路やその他の制御回路を示す。第３２図は、前述したようにYCのピツチを拡
げ、その中にYCとは異なる信号や給電線をYCと
同じ層を用いて配置した例である。たとえばこの
信号が周辺回路PRC１，PRC２間のやりとりだ
けに関係する信号とすれば、メモリアレー内をメ
モリアレーの面積を大きくすることなく走らせる
ことができるから、チツプ面積の低減になる。

【発明の効果】

以上から明らかなように、本発明によれば、高
速、高集積メモリが実現できる。

【図面の簡単な説明】

第１図乃至第８図は、従来例を説明するための
図、第９図は、本発明を説明するための概念図、
第１０図及び第１１図は、メモリセルを説明する
ための図、第１２図ａは、本発明の一実施例（同
図ｂ）を説明するための比較対照用従来例、第１
２図ｂ及び第１３図乃至第３２図は本発明の一実
施例もしくは一実施例の要部を示す図である。 SA…センスアンプ、YC…制御線、MA…メモ
リアレー、Ｗ…ワード線、Ｄ…データ線、MC…
メモリセル、SW…スイツチ、DC…ダミーセル。

Claims

【特許請求の範囲】１複数のワード線と、複数のデータ線対と、上
記複数のワード線と上記複数のデータ線対とに接
続された複数のメモリセルとを有する複数のメモ
リアレーと、上記データ線対に接続されるように設けられた
共通信号線と、上記データ線対と上記共通信号線とを接続する
ように設けられた第１のスイツチ手段と、上記第１のスイツチ手段を制御するための制御
信号を伝える制御線と、上記複数のワード線のうち少なくとも１つを選
択するための第１のデコード手段と、上記データ線対と上記共通信号線との接続を上
記制御線を介して制御する第２のデコード手段と
を具備してなり、上記制御線は上記複数のメモリアレーの上記デ
ータ線対に沿つてほぼ並列に配置され、上記第２のデコード手段は非選択である上記制
御線を非選択電位に固定するように動作する手段
を有してなることを特徴とする半導体メモリ装
置。２上記制御線は上記データ線対の一本のデータ
線と交叉する如く上記制御線の一部が部分的に曲
がりを有してなることを特徴とする特許請求の範
囲第１項に記載の半導体メモリ装置。３上記データ線対のデータ線同士が互いに交叉
する如くその一部が部分的に曲がりを有してなる
ことを特徴とする特許請求の範囲第１項に記載の
半導体メモリ装置。４上記第１のスイツチ手段はアドレス信号によ
つて制御されることを特徴とする特許請求の範囲
第１項から第３項のいずれかに記載の半導体メモ
リ装置。５上記メモリセルは、上記データ線対の一方の
データ線からの情報を蓄積する容量と、該容量に
蓄積された情報を読み出すトランジスタを有する
ことを特徴とする特許請求の範囲第１項から第４
項のいずれかに記載の半導体メモリ装置。６上記データ線対には差動増幅器が接続されて
なることを特徴とする特許請求の範囲第１項から
第５図のいずれかに記載の半導体メモリ装置。７上記差動増幅器は上記複数のメモリアレーの
間に配置されることを特徴とする特許請求の範囲
第６項に記載の半導体メモリ装置。８上記共通信号線は対線からなることを特徴と
する特許請求の範囲第１項から第７項のいずれか
に記載の半導体メモリ装置。９上記ワード線に印加される電圧は、上記デー
タ線に表れる高い電圧又は、電源電圧よりも高い
ことを特徴とする特許請求の範囲第１項から第８
項のいずれかに記載の半導体メモリ装置。１０複数のメモリアレーは少なくとも16個であ
り、チツプの長手方向に少なくとも８個ずつ２列
に配置され、該列の間には上記第１若しくは第２
のデコード手段が配置されていることを特徴とす
る特許請求の範囲第１項から第９項のいずれかに
記載の半導体メモリ装置。１１上記データ線は、上記ワード線及び上記制
御線を構成する層とは異なる層で設けられたこと
を特徴とする特許請求の範囲第１項から第１０項
のいずれかに記載の半導体メモリ装置。１２上記データ線はチツプの長手方向とほぼ並
行に配置されたことを特徴とする特許請求の範囲
第１項から第１１項のいずれかに記載の半導体メ
モリ装置。１３共通信号線は、上記ワード線とほぼ並行に
に配置されたことを特徴とする特許請求の範囲第
１項から第１２項のいずれかに記載の半導体メモ
リ装置。１４上記複数のワード線のうちの一本のワード
線と上記複数のデータ線対のうちの一対のデータ
線対とが交叉する二つの部分のうち一方に上記メ
モリセルが設けられてなることを特徴とする特許
請求の範囲第１項から第１３項のいずれかに記載
の半導体メモリ装置。