JPH02236893A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH02236893A JPH02236893A JP2041009A JP4100990A JPH02236893A JP H02236893 A JPH02236893 A JP H02236893A JP 2041009 A JP2041009 A JP 2041009A JP 4100990 A JP4100990 A JP 4100990A JP H02236893 A JPH02236893 A JP H02236893A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、高速，高Ｓ／Ｎでチップ面積の縮少可能な半
導体メモリに関するものである．
導体メモリに関するものである．
今後半導体メモリが高集積・大容量化されるにつれて、
メモリアレーの占める面積ならびにこのメモリアレー自
身が直接関係する速度あるいはＳ／Ｎに充分配慮した設
計がますます重要になる．しかし従来方式では不充分で
あったが、この従来例を、１トランジスタＭＯＳメモリ
を例に説明実る。 第１図は、ＸとＹデコーダ（ＸＤＥＣ，ＹＤＥＣ）をほ
ぼ同じ位置に配慮することによって、後述するような、
ＸＤＥＣとＹＤＥＣを分離した方式に比べてデコーダ部
の面積を減少させた例である。しかし欠点としては，■
センスアップの制御信号φｙ用の線が、第２図に示すよ
うにメモリアレー内を途中で直角に曲がること，この制
御線の材料が，ワード線とデータ線の材料と同じなので
、この制御線の分だけ，実効的なメモリセル面積が大と
なる。したがってデコーダ面積は小になっても、メモリ
アレー面積が大となり，結果的にチップ面積の縮少は望
めない．■デコーダの制御が複雑で、誤操作の原因とな
る、■電気的に平衡すべきデータ対線Ｄ ｏ ，Ｄ ｏ
が空間的に離れている方式のセル（ｏｐｅｎ ｄａｔａ
ｌｉｎｅ ａｒｒａｎｇｅｍｅｎｔあるいは１交点セ
ルと称す）なので雑音が大きい、ことなどがあげられる
．
メモリアレーの占める面積ならびにこのメモリアレー自
身が直接関係する速度あるいはＳ／Ｎに充分配慮した設
計がますます重要になる．しかし従来方式では不充分で
あったが、この従来例を、１トランジスタＭＯＳメモリ
を例に説明実る。 第１図は、ＸとＹデコーダ（ＸＤＥＣ，ＹＤＥＣ）をほ
ぼ同じ位置に配慮することによって、後述するような、
ＸＤＥＣとＹＤＥＣを分離した方式に比べてデコーダ部
の面積を減少させた例である。しかし欠点としては，■
センスアップの制御信号φｙ用の線が、第２図に示すよ
うにメモリアレー内を途中で直角に曲がること，この制
御線の材料が，ワード線とデータ線の材料と同じなので
、この制御線の分だけ，実効的なメモリセル面積が大と
なる。したがってデコーダ面積は小になっても、メモリ
アレー面積が大となり，結果的にチップ面積の縮少は望
めない．■デコーダの制御が複雑で、誤操作の原因とな
る、■電気的に平衡すべきデータ対線Ｄ ｏ ，Ｄ ｏ
が空間的に離れている方式のセル（ｏｐｅｎ ｄａｔａ
ｌｉｎｅ ａｒｒａｎｇｅｍｅｎｔあるいは１交点セ
ルと称す）なので雑音が大きい、ことなどがあげられる
．
第３図は上記欠点を解消するための方式である。
すなわち．ＹＤＥＣとＸＤＥＣを分離し、センスアンプ
ＳＡに近接してレイアウトされたＹＤＥＣで選択された
φ，が出力し、これでＳＡの出力を制御し、共通の出力
線工／○，Ｉ／Ｏに出力させ方式である。しかし本方式
の欠点は、■ＹＤＥＣ，Ｉ／Ｏ線，ＳＡを、メモリアレ
ーＭＡＬとＭＡ２、あるいはＭＡ３とＭＡ４の中点にレ
イアウトするので、レイアウト困難である上に、レイア
ウト上からみて、データ対称Ｄ０，Ｄ．に容量の不平衡
が生じ易くなり雑音が大きくなる、■データ線の容量を
小にして、ＳＡ入力端への読み出し信号を大にする目的
で，１本のデータ線を２ｎ分割（本図ではｎ＝２）する
と、ＹＤＥＣ，Ｉ／Ｏ線，ＳＡともｎ組必要となり、ｎ
が大になるほど面積が増大する、■１交点セルなので雑
音が大きい、ことなどがあげられる。第４＠は．ＳＡと
ＹＤＥＣを近接してレイアウトすることの困難さを解消
するために、ＹＤＥＣをチップの片端に配置した例であ
る。しかし欠点としては、■ＳＡの出力を制御するφｙ
用の制御ａＹＣは、第５図に示すように，データ線Ｄ．
， Ｄ．と同じ配線機で形成され，このＹＣがＭＡＬ図
を走るので、ＭＡＬの面積がその分だけ大きくなる，■
本来なら、ＶＣには、ＳＡを制御するだけの機能をもて
ばよいなら，ＭＡ２例は不要である．しかしＤ，，Ｄ，
の電気的平衡を保つために、ＭＡ２例にも必要となる．
したがってＭＡ２もＭＡＩと同様に面積が大となる．■
１交点セルなので雑音が大きい，■Ｉ／Ｏ線が２対必要
である、などがあげられる．第６図は他の従来例である
。データ対線が近接してレイアウトされているメモリセ
ル（ｆｏｌｄｅｄ ｄａｔａ ｌｉｎｅａｒｒａｒｇｅ
ｍｅｎｔ、あるいは２交点セルと称す）なので一般に高
Ｓ／Ｎであり、またＳＡをＹＤＥＣとＩ／Ｏ線とは無関
係にＭＡＬとＭＡ２の片端に配線できるので、レイアウ
トが容易である。しかし欠点としては、データ線の容量
を小にして、ＳＡ入力端への読み出し信号を大にする目
的で、１本のデータ線を２ｎ分割（本例ではｎ＝２）す
ると、Ｉ／Ｏ線とＳＡはｎ組、ＹＤＥＣはｆ組必要とな
り，ｎが大になるほど，すなわち高・集積化，大容量化
されるほど面積が大となる． 第７図は他の従来例である．利点としては，２交点セル
のレイアウトだから、データ線を２分割し、ＭＯＳＴ
Ｑ．， Ｑ．， Ｑ．， Ｑ．で選択すれば、その中
点でセンスできる．したがってメモリセルＭＣからのＳ
Ａ入力端への読み出し信号は、データ線の容量が分割に
よって半分となるから，従来方式（第６図）の２倍にで
きる．欠点としては、■レイアウトは２交点セルだが、
動作は１交点セ？なので雑音が大きい．■Ｉ／Ｏ線のと
り出しが片側なので、ＭＡＬ列のメモリセルＭＣへの書
き込み動作が、Ｉ／Ｏ線からｉ１とＱ．ならびにＱ１と
Ｑ０を介して行われるので低速である、■読み出し時に
、増幅された信号が、−６一■とーζ−ｙ，ならびにＱ
．とＱｙを介して，Ｉ／Ｏ，Ｉ／Ｏに出方されるので低
速である、■２交点セルのレイアウトでは，データ線ピ
ッチが１交点セルのほぼ２倍なので、ＹＤＥＣとＩ／Ｏ
線をＭＡＩとＭＡ２の中点であるＳＡ部に配置できない
．したがって上記のように低速になる、■Ｉ／Ｏ線をＭ
ＡＬ例がらもとり出そうとすると、上記の低速の欠点は
解決できる．しかしＩ／Ｏ線とＹＤＥＣの分だけ面積が
増大する、などである．尚本従来例はＩＥＥＥＪ．Ｓｏ
ｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ．Ｓ
Ｃ−１ ５，Ｎｏ．５，Ｏｃｔ．１９８０，Ｐ．８３１
に記載されている． 第８図は従来の他の例で、詳細はＩＳＳＣＣ８ １
Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， Ｐ．８４に記載
されている．利点は，２交点セルなので、低雑音である
上に，データ線を２分割し、その中点でセンスできる．
すなわちＳＡ入力端への読み出し信号は従来方式（第６
図）の２倍にできる，ことである．しかし欠点としては
、■Ｉ／Ｏ線のとり出しが片側だから．ＭＡ１に属する
メモリセルＭＣへの書きこみ動作が．ＱｙとＱ．とＱ．
、ならびにＱ，とＱ．とＱ０を介して行われるので低速
である、■読み出し時に、増幅された信号が，Ｑ１１σ
，ならびにＱ８とＱｙを介して、Ｉ／Ｏ線に出力される
ので、読み出し動作が低速である、■２交点セルでは、
データ線ピッチが１交点セルの２倍なので、ＹＤＥＣと
Ｉ／ＯＭをＭＡ１とＭＡ２（７）中点であるＳＡ部に配
置できない。したがって上記のように低速となる．■Ｉ
／Ｏ線をＭＡＬ例からもとり出そうとすると、上記の低
速の欠点は解決できる。 しかしＩ／Ｏ線とＹＤＥＣ分だけ面積が増大する、など
があげられる． 本発明は上述した従来例の欠点をとり除くものである．
ＳＡに近接してレイアウトされたＹＤＥＣで選択された
φ，が出力し、これでＳＡの出力を制御し、共通の出力
線工／○，Ｉ／Ｏに出力させ方式である。しかし本方式
の欠点は、■ＹＤＥＣ，Ｉ／Ｏ線，ＳＡを、メモリアレ
ーＭＡＬとＭＡ２、あるいはＭＡ３とＭＡ４の中点にレ
イアウトするので、レイアウト困難である上に、レイア
ウト上からみて、データ対称Ｄ０，Ｄ．に容量の不平衡
が生じ易くなり雑音が大きくなる、■データ線の容量を
小にして、ＳＡ入力端への読み出し信号を大にする目的
で，１本のデータ線を２ｎ分割（本図ではｎ＝２）する
と、ＹＤＥＣ，Ｉ／Ｏ線，ＳＡともｎ組必要となり、ｎ
が大になるほど面積が増大する、■１交点セルなので雑
音が大きい、ことなどがあげられる。第４＠は．ＳＡと
ＹＤＥＣを近接してレイアウトすることの困難さを解消
するために、ＹＤＥＣをチップの片端に配置した例であ
る。しかし欠点としては、■ＳＡの出力を制御するφｙ
用の制御ａＹＣは、第５図に示すように，データ線Ｄ．
， Ｄ．と同じ配線機で形成され，このＹＣがＭＡＬ図
を走るので、ＭＡＬの面積がその分だけ大きくなる，■
本来なら、ＶＣには、ＳＡを制御するだけの機能をもて
ばよいなら，ＭＡ２例は不要である．しかしＤ，，Ｄ，
の電気的平衡を保つために、ＭＡ２例にも必要となる．
したがってＭＡ２もＭＡＩと同様に面積が大となる．■
１交点セルなので雑音が大きい，■Ｉ／Ｏ線が２対必要
である、などがあげられる．第６図は他の従来例である
。データ対線が近接してレイアウトされているメモリセ
ル（ｆｏｌｄｅｄ ｄａｔａ ｌｉｎｅａｒｒａｒｇｅ
ｍｅｎｔ、あるいは２交点セルと称す）なので一般に高
Ｓ／Ｎであり、またＳＡをＹＤＥＣとＩ／Ｏ線とは無関
係にＭＡＬとＭＡ２の片端に配線できるので、レイアウ
トが容易である。しかし欠点としては、データ線の容量
を小にして、ＳＡ入力端への読み出し信号を大にする目
的で、１本のデータ線を２ｎ分割（本例ではｎ＝２）す
ると、Ｉ／Ｏ線とＳＡはｎ組、ＹＤＥＣはｆ組必要とな
り，ｎが大になるほど，すなわち高・集積化，大容量化
されるほど面積が大となる． 第７図は他の従来例である．利点としては，２交点セル
のレイアウトだから、データ線を２分割し、ＭＯＳＴ
Ｑ．， Ｑ．， Ｑ．， Ｑ．で選択すれば、その中
点でセンスできる．したがってメモリセルＭＣからのＳ
Ａ入力端への読み出し信号は、データ線の容量が分割に
よって半分となるから，従来方式（第６図）の２倍にで
きる．欠点としては、■レイアウトは２交点セルだが、
動作は１交点セ？なので雑音が大きい．■Ｉ／Ｏ線のと
り出しが片側なので、ＭＡＬ列のメモリセルＭＣへの書
き込み動作が、Ｉ／Ｏ線からｉ１とＱ．ならびにＱ１と
Ｑ０を介して行われるので低速である、■読み出し時に
、増幅された信号が、−６一■とーζ−ｙ，ならびにＱ
．とＱｙを介して，Ｉ／Ｏ，Ｉ／Ｏに出方されるので低
速である、■２交点セルのレイアウトでは，データ線ピ
ッチが１交点セルのほぼ２倍なので、ＹＤＥＣとＩ／Ｏ
線をＭＡＩとＭＡ２の中点であるＳＡ部に配置できない
．したがって上記のように低速になる、■Ｉ／Ｏ線をＭ
ＡＬ例がらもとり出そうとすると、上記の低速の欠点は
解決できる．しかしＩ／Ｏ線とＹＤＥＣの分だけ面積が
増大する、などである．尚本従来例はＩＥＥＥＪ．Ｓｏ
ｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ．Ｓ
Ｃ−１ ５，Ｎｏ．５，Ｏｃｔ．１９８０，Ｐ．８３１
に記載されている． 第８図は従来の他の例で、詳細はＩＳＳＣＣ８ １
Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， Ｐ．８４に記載
されている．利点は，２交点セルなので、低雑音である
上に，データ線を２分割し、その中点でセンスできる．
すなわちＳＡ入力端への読み出し信号は従来方式（第６
図）の２倍にできる，ことである．しかし欠点としては
、■Ｉ／Ｏ線のとり出しが片側だから．ＭＡ１に属する
メモリセルＭＣへの書きこみ動作が．ＱｙとＱ．とＱ．
、ならびにＱ，とＱ．とＱ０を介して行われるので低速
である、■読み出し時に、増幅された信号が，Ｑ１１σ
，ならびにＱ８とＱｙを介して、Ｉ／Ｏ線に出力される
ので、読み出し動作が低速である、■２交点セルでは、
データ線ピッチが１交点セルの２倍なので、ＹＤＥＣと
Ｉ／ＯＭをＭＡ１とＭＡ２（７）中点であるＳＡ部に配
置できない。したがって上記のように低速となる．■Ｉ
／Ｏ線をＭＡＬ例からもとり出そうとすると、上記の低
速の欠点は解決できる。 しかしＩ／Ｏ線とＹＤＥＣ分だけ面積が増大する、など
があげられる． 本発明は上述した従来例の欠点をとり除くものである．
【課題を解決するための手段１
上記目的を達成する為に本発明では、メモリアレーを多
数のアレーに分割し、各アレーに属する複数のデータ線
に共通な共通信．号線を有し、上記データ線と共通信号
線を接続する手段を有し、該手段を制御する制御線を有
し、更に、該制御線を低インピーダンスの電位に固定す
る手段を有するものである。 【作用】 本発明の構成により、大規模半導体集積回路の構成が、
容易になり、メモリアレー分割及び、共通信号線らによ
り、高速化が達成され、その制御を制御線によって行う
ので，装置設計の自由度が増大する。
数のアレーに分割し、各アレーに属する複数のデータ線
に共通な共通信．号線を有し、上記データ線と共通信号
線を接続する手段を有し、該手段を制御する制御線を有
し、更に、該制御線を低インピーダンスの電位に固定す
る手段を有するものである。 【作用】 本発明の構成により、大規模半導体集積回路の構成が、
容易になり、メモリアレー分割及び、共通信号線らによ
り、高速化が達成され、その制御を制御線によって行う
ので，装置設計の自由度が増大する。
【実施例１
以下実施例で具体的に説明する．
第９図は本発明の概念を示したものである．すなわち、
ワード線Ｗとデータ線Ｄ Ｉ Ｊでマトリクスを構成し
てメモリアレーを形成するメモリにおいて，１本のデー
タ線を図示するようにＤ０。ｐＤａｚｅＤＯ．， Ｄｏ
３のように分割し、分割した各データ線の一部に、Ｙデ
コーダとＹドライバ（図中ではＹＤＥＣ）による出力制
御信号Ｙ６０で制御されるスイッチＳ Ｗ−ｏ ，Ｓ
Ｗａｘ ，Ｓ Ｗｏｗ ， Ｓ ｗｏ３を設け、他に属
する分割されたデータ線（たとえばＤ１．）と共通な共
通入出力線Ｉ／Ｏ （０），Ｉ／Ｏ （１），Ｉ／Ｏ
（２），Ｉ／Ｏ （３）との間でデータの授受を行うよ
うにしたものである。 こうすることによって、データ線が細分化されるために
、Ｘデコーダとワードドライバ（図中ではＸＤＥＣの総
称）で選択ワード線Ｗに現われたワード電圧によってメ
モリセルＭＣからデータ線Ｄ０。に高速で高出力電圧の
読み出し信号が得られる．本方式では細分化することに
よるチップ面積の増加は抑えられる．すなわち従来例（
第３図）のように各スイッチの部分にＹＤＥＣをレイア
ウトする必要がなく、細分化されたデータ線に共通なＹ
ＤＥＣまでに合うからである． さらに第９図で、ＹＣをＤｉＪと異なる製造工程で形成
すれば、立体配線が可能となるから、メモリアレーの面
積増加はない。たとえばワード線をポリＳｉあるいはＭ
ｏなどの金属で、ＤＩＪの主要部を第１暦目のＡＱで、
ＹＣを第２層目のＡＱで形成することも考えられる．あ
るいはワード線を第１層目のＡＱで、Ｄ Ｉ Ｊの主要
部をｐｏｌｙｓｉあるいは拡散層で形成し，ＹＣを第２
Ｍ目のＡＱで形成することも考えられる。これは第１０
．１１の１トランジスタセルに示すようにメモリセル（
第１０図は２交点セル，第１１図は１交点セル）によっ
て異なるわけであるが，要するに立体配線を行えばよい
。 即ち、第１２図に示す１交点セルの場合の従半例（．）
と本発明（ｂ）、及び第１３図に示す２交点セルの場合
の本発明（ ａ ）（ｂ ）に於で、本発明ではＹＣ（
図中破線）をワード線Ｗやデータ線Ｄを設ける層とは別
の層に設けることにより、レイアウト上の問題やＹＣを
設けることによるセル面積増大の問題を解決したのであ
る。 更に、第１４．１５図は２交点セルにおいて、データ対
線２組で１本のＹＣを共有する例である．第１４図は同
じサブアレー内の隣接対線と共有した場合で，（ｂ）は
（ａ）のデータ線を２分割してＩ／Ｏを中間に配置した
例である．第１５図は、異なるサブアレー内の対線とＹ
Ｃを共有したもので、（ｂ）は上記同様にデータ対線を
さらに２分割した例である． また、第１６図は、２交点セルを用いた第９図の具体例
であり、第１７図は第１６図のさらに詳細な具体例を示
す．すなわち第１６図は，データ対線、ＤＩＪ，ＤＩＪ
ト他のデータ対１ｉ Ｄ ｉ Ｊ − Ｄ Ｉ Ｊに
共通にＳＡを配置した例である，ＳＡを共通にＸＤＥＣ
で制御されるゲートコントロールＧＣを介してＤＩＪ，
Ｄｔ−あるいはＤＩＪ ， ＤＩＪ’ に結線し、い
ずれか一方の、選択されたメモリセルＭＣに属するＧＣ
をＯＮにすれば、ＭＣからの読み出し信号電圧は第８図
同様に充分得られる。その信号電圧は各ＳＡで増幅され
，この増幅された信号は、ＹＤＥＣで制御されて出力さ
れるＹＣによって制御される。たとえばＹＣ．が選択さ
れた結果、ＹＣ．にパルス電圧が現われると、Ｙ００に
よって制御されるＳＡの出力だけが各Ｉ／Ｏ線Ｉ／Ｏ（
０），Ｉ／Ｏ （１），・・・・・・に現われ、さらに
リード／ラインコントロール回路（ＲＷＣ）によって、
アドレス信号Ａと書き込み読み出し制御信号ＷＥに制御
されたデータ出力Ｄ ｏ ｕ ｔがチップ外部にとり出
される。書き込みも同様に，チップ外部からのデータ人
力Ｄｉが選択されたＩ／Ｏ線に入力されて、選択された
ＭＣに入力されることによって行われる． 第１７図第１８図を用いてさらに詳細に説明する。まず
プリチャージ信号φ，によって全ノード（Ｄ，，Ｄ，，
ＣＤ，，ＣＤ，，Ｄ，’ ，Ｄｏ’ など）が高電位に
プリチャージされた後、ＸＤＥＣによってワード線Ｗが
選択されてワードパルスφＷが出力されると、それに接
続される全ＨＣが選択されて、それに対応したデータ線
（たとえば０ ０ ）に、ＭＣの記憶容量Ｃｓとデータ
線の容量とで決定される微小信号電圧が出力される．同
時にダミーセルＤＣからも、φＯＷをＯＮすることによ
ってＣＤ，に参照電圧が発生する。尚、ワード線が選択
される以前に，選択されるＭＣが属さないゲートコント
ロールＧＣ’ は、ＧＣＬ’ はプリチャージ時の高レ
ベルから低レベルにすることによってＯＦＦとなり、Ｇ
ＣはＯＮのままとなっている．したがって、Ｄ０， Ｃ
Ｄ，にはＭＣからの情報に対応した信号電圧が、Ｄ０，
ＣＤ，にはＤＣからの参照電圧が現われる．この参照
電圧は，ＤＣの容量Ｃｓ がｉ−にばれているために．ＭＣの情報Ｉｔ １ ＃１
１０”に対応してＤ．， ＣＤ，に現われる読み出し電
圧の中間に設定されるから、センスアンプＳＡの入力端
には、情報“１”０”に対応した微妙な変動電圧が常に
現われること↓こなる。その後に起動パルスφａによっ
てＳＡを動作させて上記の差動電圧を増幅する．その後
でＹデコーダＹＤＥＣで選択されたＹＣにφ１が出力さ
れ、増幅された差動電圧は、スイッチＳＷを経てＩ／Ｏ
線に差動でとり出される．本回路の特長は、■第８図の
ようにＩ／Ｏ線のとり出しが片側ではなく、ＭＡとＭＡ
’の中間になっているので高速に読み出し書き込み動作
ができる、■ブリチャージ回路ｐｃや、ＤＣがＭＡ，Ｍ
Ａ’に共通化されてぃるのでそれだけ面積が小になる、
ことである．もちろんこれらの回路を共通にせずに従来
のように各ＭＡ，ＭＡ’に配置することもできる．尚第
１８図は電源電圧Ｖｃｃ＝５Ｖの例であり，φ１ＧＣＬ
，ＧＣＬ’が７．５ｖなのは、データ線Ｄ０， Ｄ０に
同じ電圧がプリチャージされるように、充分高電圧を与
えるためである．また，φ豐，φＯＷを７．５ｖにして
いるのは、ワード線をコンデンサで７．５ｖに昇圧する
ことによって、メモリセルからの読み出し電圧を高くと
るためである．このための具体的回路はよく知られてい
るので図中には省略してある。またφ１が７．５ｖなの
は、ＣＤ，， ＣＤ，からＩ／Ｏ，Ｉ／Ｏに高速に信号
がとり出せるように、ＳＷ内のＭＯＳＴのｇｍを高める
ためである，φｙを７．５ｖに昇圧する方式は、本発明
の方式に特有なものなので第１９〜２１図に具体的に示
した．すなわち従来は、第６図のようなデータ線Ｄ０，
Ｄ，から高速でＩ／Ｏ線に信号をとり出す為に第１５
図のような回路が用いられている。本回路の欠点はＱｔ
とＱｔのゲート電圧が、非選択の場合にフローティング
状態になることである．しかしたとえフローティングに
なっていても、このゲートからの引出線は短いために、
結合電圧が現われてＱｔ，Ｑ＝が非選択のはずなのにＯ
Ｎになることはない．しかしこの回路を本発明にそのま
ま使うわけにはいかない．なぜならＹＣはメモリアレー
内をかなり長く走る配線になり結合電圧も増大するから
である．そこで第２０，２１図の回路を用いればよい。 Ｑ１とＱ２により非選択ＹＣは低インピーダンスでアー
ス電位になるので結合電圧はＹＣにほとんど現われない
。 第−２２図は、第１７図において．ＹＣとデータ対線Ｄ
，，Ｄ，との結合容量を等しく、Ｄ０とＤ０の容量を等
しくして等価的に雑音を減少させるための一実施例であ
る．２交点セルの場合には，第１０図に示すように，Ｙ
ＣをＤ，，Ｄ，の中間にレイアウトしたとしても、層が
異なるために、製造工程でおこるマスクずれによってＤ
，，Ｄ．の容量が異なってしまい、これが雑音源にもな
る。そこでマスクずれがおきても、ＹＣを対線（ ｐ
ｏ ＝ Ｄ ＠ ）？のいずれか一方のデ、一夕線に奇
数回交叉させる（図では１回交叉）ことによって、Ｄａ
ｙ毛７ともにＣ。＋Ｃ■の容量を等しく分かつことがで
きる．第２３図は他の一実施例で、対線同志を奇数回交
叉させた例である。 第２４図は、第１６．１７図の実施例において、ＳＷが
ＹＣだけで制御されるのに対して，ＹｃとＸＤＥＣによ
って制御される工○Ｃで制御される例である。すなわち
選択されたＸとＹの交点に存在するＳＷのみがＯＮとな
るから第１６図の工／○（０），Ｉ／Ｏ （１）などに
任意に出力をとり出すことができる。これは前もってＩ
／Ｏ （０），Ｉ／Ｏ （１）をデコードできることを
意味するから、ＲＷＣに簡略化された回路が採用できる
。 第２５図は、第２４図を拡張することによって、ＹＣを
各データ対線対応ではなく、２組のデータ対線対応に設
けた例である．こうすることはよってＹＣの配線本数が
半分、すなわち配線ピッチはこれまでの実施例の２倍に
拡がるので製造が容易となる。本回路の動作は、第２４
図と同様に、エ○Ｃ （０），ＩＯＣ （１） とＹｃ
との一致が取れたＳＷのみがＯＮとなるが、ここでは、
ＩＯＣ（０）とＩＯＣ （１）にＸ系アドレス信号の他
にＹ系アドレス信号の情報が含まれている点で異なる。 すなわち、データ線Ｄ。，毛７の対が選ばれるときは、
ＩＯＣ （０）データ線Ｄ１，■の対が選ばれるときは
、ＩＯＣ （０）がＸ （Ｙ）ＤＥＣによって選択され
る（通常は信号１′１ ３１が出力される）。なお、上
に述べたＸ系，Ｙ系アドレス信号とは、単純に平面的な
２次点の配置におけるＸ，Ｙを意味するものであり、メ
モリの論理的なアドレスとは区別されるべきものである
ことは言うまでもない。 なお、ここでは２組のデータ対線対応にＹｃを設けたが
，任意の組数のデータ対線に対応して設けることのでき
ることは言うまでもない６第２６図は、上記と同様Ｙｃ
の配線ピッチをたとえば２倍に拡げる別の実施例であり
，ここでは、Ｉ／Ｏ線を２組設け、ＣＤＯ，ＣＤ（］Ｃ
はＩ／Ｏ−Ｕ， ｌ／ＩＪ−ＩＪ， （；ｉＪ．， （
；ｖ，ｔ；ｒ．ｌ／（Ｊ−４，Ｉ／Ｏ−１をＳＷによっ
て接続し、外部との受信授受を行なう構成になっている
。この２組のＩ／Ｏ線は、たとえば第９図に述べたＲＷ
Ｃによってそのいずれかを選択して、Ｄｉ Ｄｏｕｔ
と接続するが、この他に．Ｄｉｊ）ｏｕｔを複数本設け
選択動作なしに、直接Ｄ ｉ ， Ｄｏｕｔとの接続す
ることも可能である。 本実施例によっても、第２５図と同様にＹｃの配線ピッ
チを拡げることができ、製造が容具になる。 さてこれまでの実施例は、第９．１６．１７図を基本と
してきたが、第１図に示すようにＸ，Ｙデコーダを近接
に配置した構成がとれることも明らかである。第２７図
はそのための一実施例である。ここでは、前に述べた第
１７図の実施例において、Ｘ，Ｙデコーダを共用した例
を示したが、他の実施例においても同様に適用可能なこ
とは言うまでもない。 同図のＸＤＥＣ，Ｙ−ＤＥＣは第２８図に示すように、
時間帯を分けてＸデコーダの動作（Ａ）およびＹデコー
ダの動作（Ｂ）を行なう．ＷＤ，ＹＤによってこの出力
φｘｌとφ８，φテの一致がとられ，ｗ，ｙｃの出力が
形成される。また第２７図でＷＤ，ＹＤは単なる論理積
の記号で示してあるが、具体的にはたとえば第２０図に
示すような回路のように構成される．以上のように形成
された、Ｗ，ＹＤは既に述べた他の実施例と同じように
、配置，配線がなされ，所定の動作を行なう６本実施例
においても第１図の従来技術で指摘した問題点のうち、
■のデコーダの制御性に関する問題点は残るが、ＷとＹ
Ｃと異なる層の導体で形成し、また２交点形のメモリセ
ルを用いることにより、■，■の問題点は解決でき、実
用価値が高くなる。 なお，第２７図において、図面右部に示したＸＤＥＣに
はＹデコーダの機能を持たしていないが、これはＹＣの
形成に必要とするデコーダの数が図面左部のデコーダの
数以内であることを仮定したためであり、場合によって
は右部のデコーダにも左部デコーダと同様の機能を持た
せる場合もありうる。また．ＷＤとＹＤを並置して設計
することが占有面積の関係で困難な場合には、ＹＤの回
路を複数のデコーダ部に分配して設計することも可能で
ある． 第２９図，３０図は、これまで述べてきた実施例が２交
点セルを対象にしてきたのに対して，１交点セルあるい
はフリップフロップ型のスタティック型メモリセルに対
する実施例である．第２９図のＸＤＥＣの配置について
述べる．通常の２交点セルはワード線は比較的抵抗の高
い配線機（たとえば、ｐｏｌｙｓ ｉ ）が使用される
ので、そのワ『ド線遅延時間が問題となる。そこでその
時間を極力小さく抑えるために、第１６図のように、ワ
ード線を分割しその中心にＸデコーダやドライバ（ＸＤ
ＥＣと総称して図示してある）を配置したわけである。 これに対し、１交点セルではワード線が抵抗の低いＡＱ
で形成されているために，ワード線を分割する必要はな
く，第２９図のようにＸＤＥＣは一端に配置でき、ドラ
イバも片側１個でよいために面積が小にできる．したが
って使用するメモリセルに応じてＸＤＥＣの位置も適宜
変えることができる。 次に以上の実施例を用いて実−際にチップ設計する場合
に問題となる周辺回路の配置について、本発明と直接関
連する具体的実施例を述べる。 メモリＬＳＩは汎用性が重視されるために、世界標準の
Ｄ Ｉ Ｐ （Ｄｕａｌ Ｉｎ Ｌｉｍｅ Ｐａｃｈａ
ｇｅ）が用いられる．このＤＩＰには細長いチップ形状
のものほど収容しやすい。一方本発明では、データ線を
細分化することに特長がある。しかしデータ線を細分化
するほどデータ線方向、つまりｙｃ方向は長くなる。そ
こでＹＣ方向をチップ長辺方向に一致させるようにメモ
リセルを配置すれば、ＤＩＰに収容しやすいメモリセル
を設計できることになる。第１６．１７図を用いたこの
場合のチップの概念図を第３１図に示す。ここでＰＲＣ
Ｉ，ＰＲＣ２はアドレスバッファ回路やその他の制御回
路を示す． 第３２図は、前述したようにＹＣのピッチを拡げ、その
中にＹＣとは異なる信号や給電線をＹＣと同じ層を用い
て配置した例である．たとえばこの信号が周辺回路ＰＲ
ＣＩ，ＰＲＣＺ間のやりとりだけに関係する信号とすれ
ば、メモリアレー内をメモリアレーの面積を大きくする
ことなく走らせることができるから、チップ面積の低減
になる．【発明の効果】 以上から明らかなように、本発明によれば、高速，高集
積メモリが実現できる．
ワード線Ｗとデータ線Ｄ Ｉ Ｊでマトリクスを構成し
てメモリアレーを形成するメモリにおいて，１本のデー
タ線を図示するようにＤ０。ｐＤａｚｅＤＯ．， Ｄｏ
３のように分割し、分割した各データ線の一部に、Ｙデ
コーダとＹドライバ（図中ではＹＤＥＣ）による出力制
御信号Ｙ６０で制御されるスイッチＳ Ｗ−ｏ ，Ｓ
Ｗａｘ ，Ｓ Ｗｏｗ ， Ｓ ｗｏ３を設け、他に属
する分割されたデータ線（たとえばＤ１．）と共通な共
通入出力線Ｉ／Ｏ （０），Ｉ／Ｏ （１），Ｉ／Ｏ
（２），Ｉ／Ｏ （３）との間でデータの授受を行うよ
うにしたものである。 こうすることによって、データ線が細分化されるために
、Ｘデコーダとワードドライバ（図中ではＸＤＥＣの総
称）で選択ワード線Ｗに現われたワード電圧によってメ
モリセルＭＣからデータ線Ｄ０。に高速で高出力電圧の
読み出し信号が得られる．本方式では細分化することに
よるチップ面積の増加は抑えられる．すなわち従来例（
第３図）のように各スイッチの部分にＹＤＥＣをレイア
ウトする必要がなく、細分化されたデータ線に共通なＹ
ＤＥＣまでに合うからである． さらに第９図で、ＹＣをＤｉＪと異なる製造工程で形成
すれば、立体配線が可能となるから、メモリアレーの面
積増加はない。たとえばワード線をポリＳｉあるいはＭ
ｏなどの金属で、ＤＩＪの主要部を第１暦目のＡＱで、
ＹＣを第２層目のＡＱで形成することも考えられる．あ
るいはワード線を第１層目のＡＱで、Ｄ Ｉ Ｊの主要
部をｐｏｌｙｓｉあるいは拡散層で形成し，ＹＣを第２
Ｍ目のＡＱで形成することも考えられる。これは第１０
．１１の１トランジスタセルに示すようにメモリセル（
第１０図は２交点セル，第１１図は１交点セル）によっ
て異なるわけであるが，要するに立体配線を行えばよい
。 即ち、第１２図に示す１交点セルの場合の従半例（．）
と本発明（ｂ）、及び第１３図に示す２交点セルの場合
の本発明（ ａ ）（ｂ ）に於で、本発明ではＹＣ（
図中破線）をワード線Ｗやデータ線Ｄを設ける層とは別
の層に設けることにより、レイアウト上の問題やＹＣを
設けることによるセル面積増大の問題を解決したのであ
る。 更に、第１４．１５図は２交点セルにおいて、データ対
線２組で１本のＹＣを共有する例である．第１４図は同
じサブアレー内の隣接対線と共有した場合で，（ｂ）は
（ａ）のデータ線を２分割してＩ／Ｏを中間に配置した
例である．第１５図は、異なるサブアレー内の対線とＹ
Ｃを共有したもので、（ｂ）は上記同様にデータ対線を
さらに２分割した例である． また、第１６図は、２交点セルを用いた第９図の具体例
であり、第１７図は第１６図のさらに詳細な具体例を示
す．すなわち第１６図は，データ対線、ＤＩＪ，ＤＩＪ
ト他のデータ対１ｉ Ｄ ｉ Ｊ − Ｄ Ｉ Ｊに
共通にＳＡを配置した例である，ＳＡを共通にＸＤＥＣ
で制御されるゲートコントロールＧＣを介してＤＩＪ，
Ｄｔ−あるいはＤＩＪ ， ＤＩＪ’ に結線し、い
ずれか一方の、選択されたメモリセルＭＣに属するＧＣ
をＯＮにすれば、ＭＣからの読み出し信号電圧は第８図
同様に充分得られる。その信号電圧は各ＳＡで増幅され
，この増幅された信号は、ＹＤＥＣで制御されて出力さ
れるＹＣによって制御される。たとえばＹＣ．が選択さ
れた結果、ＹＣ．にパルス電圧が現われると、Ｙ００に
よって制御されるＳＡの出力だけが各Ｉ／Ｏ線Ｉ／Ｏ（
０），Ｉ／Ｏ （１），・・・・・・に現われ、さらに
リード／ラインコントロール回路（ＲＷＣ）によって、
アドレス信号Ａと書き込み読み出し制御信号ＷＥに制御
されたデータ出力Ｄ ｏ ｕ ｔがチップ外部にとり出
される。書き込みも同様に，チップ外部からのデータ人
力Ｄｉが選択されたＩ／Ｏ線に入力されて、選択された
ＭＣに入力されることによって行われる． 第１７図第１８図を用いてさらに詳細に説明する。まず
プリチャージ信号φ，によって全ノード（Ｄ，，Ｄ，，
ＣＤ，，ＣＤ，，Ｄ，’ ，Ｄｏ’ など）が高電位に
プリチャージされた後、ＸＤＥＣによってワード線Ｗが
選択されてワードパルスφＷが出力されると、それに接
続される全ＨＣが選択されて、それに対応したデータ線
（たとえば０ ０ ）に、ＭＣの記憶容量Ｃｓとデータ
線の容量とで決定される微小信号電圧が出力される．同
時にダミーセルＤＣからも、φＯＷをＯＮすることによ
ってＣＤ，に参照電圧が発生する。尚、ワード線が選択
される以前に，選択されるＭＣが属さないゲートコント
ロールＧＣ’ は、ＧＣＬ’ はプリチャージ時の高レ
ベルから低レベルにすることによってＯＦＦとなり、Ｇ
ＣはＯＮのままとなっている．したがって、Ｄ０， Ｃ
Ｄ，にはＭＣからの情報に対応した信号電圧が、Ｄ０，
ＣＤ，にはＤＣからの参照電圧が現われる．この参照
電圧は，ＤＣの容量Ｃｓ がｉ−にばれているために．ＭＣの情報Ｉｔ １ ＃１
１０”に対応してＤ．， ＣＤ，に現われる読み出し電
圧の中間に設定されるから、センスアンプＳＡの入力端
には、情報“１”０”に対応した微妙な変動電圧が常に
現われること↓こなる。その後に起動パルスφａによっ
てＳＡを動作させて上記の差動電圧を増幅する．その後
でＹデコーダＹＤＥＣで選択されたＹＣにφ１が出力さ
れ、増幅された差動電圧は、スイッチＳＷを経てＩ／Ｏ
線に差動でとり出される．本回路の特長は、■第８図の
ようにＩ／Ｏ線のとり出しが片側ではなく、ＭＡとＭＡ
’の中間になっているので高速に読み出し書き込み動作
ができる、■ブリチャージ回路ｐｃや、ＤＣがＭＡ，Ｍ
Ａ’に共通化されてぃるのでそれだけ面積が小になる、
ことである．もちろんこれらの回路を共通にせずに従来
のように各ＭＡ，ＭＡ’に配置することもできる．尚第
１８図は電源電圧Ｖｃｃ＝５Ｖの例であり，φ１ＧＣＬ
，ＧＣＬ’が７．５ｖなのは、データ線Ｄ０， Ｄ０に
同じ電圧がプリチャージされるように、充分高電圧を与
えるためである．また，φ豐，φＯＷを７．５ｖにして
いるのは、ワード線をコンデンサで７．５ｖに昇圧する
ことによって、メモリセルからの読み出し電圧を高くと
るためである．このための具体的回路はよく知られてい
るので図中には省略してある。またφ１が７．５ｖなの
は、ＣＤ，， ＣＤ，からＩ／Ｏ，Ｉ／Ｏに高速に信号
がとり出せるように、ＳＷ内のＭＯＳＴのｇｍを高める
ためである，φｙを７．５ｖに昇圧する方式は、本発明
の方式に特有なものなので第１９〜２１図に具体的に示
した．すなわち従来は、第６図のようなデータ線Ｄ０，
Ｄ，から高速でＩ／Ｏ線に信号をとり出す為に第１５
図のような回路が用いられている。本回路の欠点はＱｔ
とＱｔのゲート電圧が、非選択の場合にフローティング
状態になることである．しかしたとえフローティングに
なっていても、このゲートからの引出線は短いために、
結合電圧が現われてＱｔ，Ｑ＝が非選択のはずなのにＯ
Ｎになることはない．しかしこの回路を本発明にそのま
ま使うわけにはいかない．なぜならＹＣはメモリアレー
内をかなり長く走る配線になり結合電圧も増大するから
である．そこで第２０，２１図の回路を用いればよい。 Ｑ１とＱ２により非選択ＹＣは低インピーダンスでアー
ス電位になるので結合電圧はＹＣにほとんど現われない
。 第−２２図は、第１７図において．ＹＣとデータ対線Ｄ
，，Ｄ，との結合容量を等しく、Ｄ０とＤ０の容量を等
しくして等価的に雑音を減少させるための一実施例であ
る．２交点セルの場合には，第１０図に示すように，Ｙ
ＣをＤ，，Ｄ，の中間にレイアウトしたとしても、層が
異なるために、製造工程でおこるマスクずれによってＤ
，，Ｄ．の容量が異なってしまい、これが雑音源にもな
る。そこでマスクずれがおきても、ＹＣを対線（ ｐ
ｏ ＝ Ｄ ＠ ）？のいずれか一方のデ、一夕線に奇
数回交叉させる（図では１回交叉）ことによって、Ｄａ
ｙ毛７ともにＣ。＋Ｃ■の容量を等しく分かつことがで
きる．第２３図は他の一実施例で、対線同志を奇数回交
叉させた例である。 第２４図は、第１６．１７図の実施例において、ＳＷが
ＹＣだけで制御されるのに対して，ＹｃとＸＤＥＣによ
って制御される工○Ｃで制御される例である。すなわち
選択されたＸとＹの交点に存在するＳＷのみがＯＮとな
るから第１６図の工／○（０），Ｉ／Ｏ （１）などに
任意に出力をとり出すことができる。これは前もってＩ
／Ｏ （０），Ｉ／Ｏ （１）をデコードできることを
意味するから、ＲＷＣに簡略化された回路が採用できる
。 第２５図は、第２４図を拡張することによって、ＹＣを
各データ対線対応ではなく、２組のデータ対線対応に設
けた例である．こうすることはよってＹＣの配線本数が
半分、すなわち配線ピッチはこれまでの実施例の２倍に
拡がるので製造が容易となる。本回路の動作は、第２４
図と同様に、エ○Ｃ （０），ＩＯＣ （１） とＹｃ
との一致が取れたＳＷのみがＯＮとなるが、ここでは、
ＩＯＣ（０）とＩＯＣ （１）にＸ系アドレス信号の他
にＹ系アドレス信号の情報が含まれている点で異なる。 すなわち、データ線Ｄ。，毛７の対が選ばれるときは、
ＩＯＣ （０）データ線Ｄ１，■の対が選ばれるときは
、ＩＯＣ （０）がＸ （Ｙ）ＤＥＣによって選択され
る（通常は信号１′１ ３１が出力される）。なお、上
に述べたＸ系，Ｙ系アドレス信号とは、単純に平面的な
２次点の配置におけるＸ，Ｙを意味するものであり、メ
モリの論理的なアドレスとは区別されるべきものである
ことは言うまでもない。 なお、ここでは２組のデータ対線対応にＹｃを設けたが
，任意の組数のデータ対線に対応して設けることのでき
ることは言うまでもない６第２６図は、上記と同様Ｙｃ
の配線ピッチをたとえば２倍に拡げる別の実施例であり
，ここでは、Ｉ／Ｏ線を２組設け、ＣＤＯ，ＣＤ（］Ｃ
はＩ／Ｏ−Ｕ， ｌ／ＩＪ−ＩＪ， （；ｉＪ．， （
；ｖ，ｔ；ｒ．ｌ／（Ｊ−４，Ｉ／Ｏ−１をＳＷによっ
て接続し、外部との受信授受を行なう構成になっている
。この２組のＩ／Ｏ線は、たとえば第９図に述べたＲＷ
Ｃによってそのいずれかを選択して、Ｄｉ Ｄｏｕｔ
と接続するが、この他に．Ｄｉｊ）ｏｕｔを複数本設け
選択動作なしに、直接Ｄ ｉ ， Ｄｏｕｔとの接続す
ることも可能である。 本実施例によっても、第２５図と同様にＹｃの配線ピッ
チを拡げることができ、製造が容具になる。 さてこれまでの実施例は、第９．１６．１７図を基本と
してきたが、第１図に示すようにＸ，Ｙデコーダを近接
に配置した構成がとれることも明らかである。第２７図
はそのための一実施例である。ここでは、前に述べた第
１７図の実施例において、Ｘ，Ｙデコーダを共用した例
を示したが、他の実施例においても同様に適用可能なこ
とは言うまでもない。 同図のＸＤＥＣ，Ｙ−ＤＥＣは第２８図に示すように、
時間帯を分けてＸデコーダの動作（Ａ）およびＹデコー
ダの動作（Ｂ）を行なう．ＷＤ，ＹＤによってこの出力
φｘｌとφ８，φテの一致がとられ，ｗ，ｙｃの出力が
形成される。また第２７図でＷＤ，ＹＤは単なる論理積
の記号で示してあるが、具体的にはたとえば第２０図に
示すような回路のように構成される．以上のように形成
された、Ｗ，ＹＤは既に述べた他の実施例と同じように
、配置，配線がなされ，所定の動作を行なう６本実施例
においても第１図の従来技術で指摘した問題点のうち、
■のデコーダの制御性に関する問題点は残るが、ＷとＹ
Ｃと異なる層の導体で形成し、また２交点形のメモリセ
ルを用いることにより、■，■の問題点は解決でき、実
用価値が高くなる。 なお，第２７図において、図面右部に示したＸＤＥＣに
はＹデコーダの機能を持たしていないが、これはＹＣの
形成に必要とするデコーダの数が図面左部のデコーダの
数以内であることを仮定したためであり、場合によって
は右部のデコーダにも左部デコーダと同様の機能を持た
せる場合もありうる。また．ＷＤとＹＤを並置して設計
することが占有面積の関係で困難な場合には、ＹＤの回
路を複数のデコーダ部に分配して設計することも可能で
ある． 第２９図，３０図は、これまで述べてきた実施例が２交
点セルを対象にしてきたのに対して，１交点セルあるい
はフリップフロップ型のスタティック型メモリセルに対
する実施例である．第２９図のＸＤＥＣの配置について
述べる．通常の２交点セルはワード線は比較的抵抗の高
い配線機（たとえば、ｐｏｌｙｓ ｉ ）が使用される
ので、そのワ『ド線遅延時間が問題となる。そこでその
時間を極力小さく抑えるために、第１６図のように、ワ
ード線を分割しその中心にＸデコーダやドライバ（ＸＤ
ＥＣと総称して図示してある）を配置したわけである。 これに対し、１交点セルではワード線が抵抗の低いＡＱ
で形成されているために，ワード線を分割する必要はな
く，第２９図のようにＸＤＥＣは一端に配置でき、ドラ
イバも片側１個でよいために面積が小にできる．したが
って使用するメモリセルに応じてＸＤＥＣの位置も適宜
変えることができる。 次に以上の実施例を用いて実−際にチップ設計する場合
に問題となる周辺回路の配置について、本発明と直接関
連する具体的実施例を述べる。 メモリＬＳＩは汎用性が重視されるために、世界標準の
Ｄ Ｉ Ｐ （Ｄｕａｌ Ｉｎ Ｌｉｍｅ Ｐａｃｈａ
ｇｅ）が用いられる．このＤＩＰには細長いチップ形状
のものほど収容しやすい。一方本発明では、データ線を
細分化することに特長がある。しかしデータ線を細分化
するほどデータ線方向、つまりｙｃ方向は長くなる。そ
こでＹＣ方向をチップ長辺方向に一致させるようにメモ
リセルを配置すれば、ＤＩＰに収容しやすいメモリセル
を設計できることになる。第１６．１７図を用いたこの
場合のチップの概念図を第３１図に示す。ここでＰＲＣ
Ｉ，ＰＲＣ２はアドレスバッファ回路やその他の制御回
路を示す． 第３２図は、前述したようにＹＣのピッチを拡げ、その
中にＹＣとは異なる信号や給電線をＹＣと同じ層を用い
て配置した例である．たとえばこの信号が周辺回路ＰＲ
ＣＩ，ＰＲＣＺ間のやりとりだけに関係する信号とすれ
ば、メモリアレー内をメモリアレーの面積を大きくする
ことなく走らせることができるから、チップ面積の低減
になる．【発明の効果】 以上から明らかなように、本発明によれば、高速，高集
積メモリが実現できる．
第１図乃至第８図は、従来例を説明するための図，第９
図は、本発明を説明するための概念図、第１０図及び第
１１図は、メモリセルを説明するための図、第１２図（
ａ）は、本発明の一実施例（同図（ｂ））を説明するた
めの比較対照用従来例、第１２図（ｂ）及び第１３図乃
至第３２図は本発明の一実施例もしくは一実施例の要部
を示す図である。 ＳＡ・・・センスアンプ．ＹＣ・・・制御線、ＭＡ・・
・メモリアレー、Ｗ・・・ワード線，Ｄ・・・データ線
，ＭＣ・・・メモリセル、ＳＷ・・・スイッチ、ＤＣ・
・・ダミーセノレ。 第２図 めＩ−図 キ５図 ｖ７ｔ図 り 一一−じ め／／／ｉＪ Ａ−Ａ′どｆｒ伽 第７２図 め ／≠図 （Ｉ１） 捧′ 乞１ （６ノ 猶７３区 キ／タ図 （ａノ Ｐｐｗ ヤで ｅ ＼ｔ一 一１ ■２ｊ図 第２２図 第２３図 ゐ ２ダ図 カ ２２図 −Ｃ
図は、本発明を説明するための概念図、第１０図及び第
１１図は、メモリセルを説明するための図、第１２図（
ａ）は、本発明の一実施例（同図（ｂ））を説明するた
めの比較対照用従来例、第１２図（ｂ）及び第１３図乃
至第３２図は本発明の一実施例もしくは一実施例の要部
を示す図である。 ＳＡ・・・センスアンプ．ＹＣ・・・制御線、ＭＡ・・
・メモリアレー、Ｗ・・・ワード線，Ｄ・・・データ線
，ＭＣ・・・メモリセル、ＳＷ・・・スイッチ、ＤＣ・
・・ダミーセノレ。 第２図 めＩ−図 キ５図 ｖ７ｔ図 り 一一−じ め／／／ｉＪ Ａ−Ａ′どｆｒ伽 第７２図 め ／≠図 （Ｉ１） 捧′ 乞１ （６ノ 猶７３区 キ／タ図 （ａノ Ｐｐｗ ヤで ｅ ＼ｔ一 一１ ■２ｊ図 第２２図 第２３図 ゐ ２ダ図 カ ２２図 −Ｃ
Claims (1)
- 【特許請求の範囲】 １、複数のワード線と、該ワード線と交叉するように配
置された複数のデータ線対と、上記複数のワード線のう
ちの一本のワード線と上記複数のデータ線対のうちの一
対のデータ線対とが交叉する二つの部分のうち一方に設
けられた信号を蓄積する容量と信号を読み出すトランジ
スタとを有するメモリセルと、を有する複数のメモリア
レーと、 上記信号を増幅する複数の差動増幅器と、 上記信号のデータ線対に接続されるように設けられた共
通信号線と、 上記データ線対と共通信号線とを接続するように設けら
れた第１のスイッチ手段と、 上記第１のスイッチ手段を制御するための制御信号を伝
える制御線と、 上記複数のワード線のうち少なくとも１つを選択するた
めの第１のデコード手段と、 上記データ線対と上記共通信号線との接続を上記制御線
を介して制御する第２のデコード手段とを有する半導体
メモリ装置において、 上記データ線対はそれぞれ異なる信号を有するように設
けられ、かつ、該信号は対応する差動増幅器で増幅され
、かつ、 上記第２のデコード手段は、非選択である制御線を非選
択電位に固定するように動作する手段を有することを特
徴とする半導体メモリ装置。 ２、特許請求の範囲第１項記載の半導体メモリ装置にお
いて、 上記第１のスイッチはアドレス信号によって制御される
ことを特徴とする半導体メモリ装置。 ３、特許請求の範囲第１項又は第２項記載の半導体メモ
リ装置において、 上記差動増幅器は、上記複数のメモリアレーの間に配置
されることを特徴とする半導体メモリ装置。 ４、特許請求の範囲第１項乃至第３項のいずれかに記載
の半導体メモリ装置において、 上記共通信号線は対線からなることを特徴とする半導体
メモリ装置。 ５、特許請求の範囲第１項乃至第４項のいずれかに記載
の半導体メモリ装置において、 上記差動増幅器は上記複数のメモリアレーで共有するよ
うに設けられ、かつ、上記複数のメモリアレーの間に配
置されることを特徴とする半導体メモリ装置。 ６、特許請求の範囲第１項乃至第５項のいずれかに記載
の半導体メモリ装置において、 上記ワード線に印加される電圧は、上記データ線に表れ
る高い電圧又は、電源電圧よりも高いことを特徴とする
半導体メモリ装置。 ７、特許請求の範囲第１項乃至第６項のいずれかに記載
の半導体メモリ装置において、 上記メモリアレーを少なくとも１６個有し、かつ、チッ
プの長手方向に少なくとも８個ずつ２列に配置され、該
列の間には上記第１若しくは第２のデコード手段が配置
されていることを特徴とする半導体メモリ装置。 ８、特許請求の範囲第１項乃至第７項のいずれかに記載
の半導体メモリ装置において、 上記データ線は、上記ワード線及び上記制御線を構成す
る層とは異なる層で設けられたことを特徴とする半導体
メモリ装置。 ９、特許請求の範囲第１項乃至第８項のいずれかに記載
の半導体メモリ装置において、 上記データ線はチップの長手方向とほぼ同じ方向に配置
されたことを特徴とする半導体メモリ装置。 １０、特許請求の範囲第１項乃至第９項のいずれかに記
載の半導体メモリ装置において、 上記データ線は上記制御線とほぼ平行に配置されること
を特徴とする半導体メモリ装置。 １１、特許請求の範囲第１項乃至第１０項のいずれかに
記載の半導体メモリ装置において、 上記共通信号線は、上記ワード線とほぼ同じ方向に配置
されることを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2041009A JPH02236893A (ja) | 1990-02-23 | 1990-02-23 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2041009A JPH02236893A (ja) | 1990-02-23 | 1990-02-23 | 半導体メモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56081042A Division JPS57198592A (en) | 1981-05-29 | 1981-05-29 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02236893A true JPH02236893A (ja) | 1990-09-19 |
| JPH0561712B2 JPH0561712B2 (ja) | 1993-09-06 |
Family
ID=12596394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2041009A Granted JPH02236893A (ja) | 1990-02-23 | 1990-02-23 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02236893A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130164A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3942164A (en) * | 1975-01-30 | 1976-03-02 | Semi, Inc. | Sense line coupling reduction system |
| JPS5271141A (en) * | 1975-12-10 | 1977-06-14 | Hitachi Ltd | Word line driving circuit |
| JPS538528A (en) * | 1976-07-12 | 1978-01-26 | Nec Corp | Memory circuit |
| JPS5693178A (en) * | 1979-12-26 | 1981-07-28 | Toshiba Corp | Semiconductor memory device |
| JPS57100689A (en) * | 1980-12-15 | 1982-06-22 | Fujitsu Ltd | Semiconductor storage device |
-
1990
- 1990-02-23 JP JP2041009A patent/JPH02236893A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3942164A (en) * | 1975-01-30 | 1976-03-02 | Semi, Inc. | Sense line coupling reduction system |
| JPS5271141A (en) * | 1975-12-10 | 1977-06-14 | Hitachi Ltd | Word line driving circuit |
| JPS538528A (en) * | 1976-07-12 | 1978-01-26 | Nec Corp | Memory circuit |
| JPS5693178A (en) * | 1979-12-26 | 1981-07-28 | Toshiba Corp | Semiconductor memory device |
| JPS57100689A (en) * | 1980-12-15 | 1982-06-22 | Fujitsu Ltd | Semiconductor storage device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130164A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0561712B2 (ja) | 1993-09-06 |
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