JPH0516118B2 - - Google Patents
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- JPH0516118B2 JPH0516118B2 JP2126712A JP12671290A JPH0516118B2 JP H0516118 B2 JPH0516118 B2 JP H0516118B2 JP 2126712 A JP2126712 A JP 2126712A JP 12671290 A JP12671290 A JP 12671290A JP H0516118 B2 JPH0516118 B2 JP H0516118B2
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- semiconductor memory
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Description
本発明は、高速、高Ｓ／Ｎでチツプ面積の縮少
可能な半導体メモリに関するものである。
可能な半導体メモリに関するものである。
今後半導体メモリが高集積・大容量化されるに
つれて、メモリアレーの占める面積ならびにこの
メモリアレー自身が直接関係する速度あるいは
Ｓ／Ｎに充分配慮した設計がますます重要にな
る。しかし従来方式では不充分であつたが、この
従来例を、１トランジスタMOSメモリを例に説
明する。 第１図は、ＸとＹデコーダ（XDEC，YDEC）
をほぼ同じ位置に配慮することによつて、後述す
るような、XDECとYDECを分離した方式に比べ
てデコーダ部の面積を減少させた例である。しか
し欠点としては、センスアツプの制御信号φy
用の線が、第２図に示すようにメモリアレー内を
途中で直角に曲がること、この制御線の材料が、
ワード線とデータ線の材料と同じなので、この制
御線の分だけ、実効的なメモリセル面積が大とな
る。したがつてデコーダ面積は小になつても、メ
モリアレー面積が大となり、結果的にチツプ面積
の縮小は望めない。デコーダの制御が複雑で、
誤操作の原因となる、電気的に平衡すべきデー
タ対線D0，0が空間的に離れている方式のセル
（open data line arrangementあるいは１交点セ
ルと称す）なので雑音が大きい、ことなどがあげ
られる。
つれて、メモリアレーの占める面積ならびにこの
メモリアレー自身が直接関係する速度あるいは
Ｓ／Ｎに充分配慮した設計がますます重要にな
る。しかし従来方式では不充分であつたが、この
従来例を、１トランジスタMOSメモリを例に説
明する。 第１図は、ＸとＹデコーダ（XDEC，YDEC）
をほぼ同じ位置に配慮することによつて、後述す
るような、XDECとYDECを分離した方式に比べ
てデコーダ部の面積を減少させた例である。しか
し欠点としては、センスアツプの制御信号φy
用の線が、第２図に示すようにメモリアレー内を
途中で直角に曲がること、この制御線の材料が、
ワード線とデータ線の材料と同じなので、この制
御線の分だけ、実効的なメモリセル面積が大とな
る。したがつてデコーダ面積は小になつても、メ
モリアレー面積が大となり、結果的にチツプ面積
の縮小は望めない。デコーダの制御が複雑で、
誤操作の原因となる、電気的に平衡すべきデー
タ対線D0，0が空間的に離れている方式のセル
（open data line arrangementあるいは１交点セ
ルと称す）なので雑音が大きい、ことなどがあげ
られる。
第３図は上記欠点を解消するための方式であ
る。すなわち、YDECとXDECを分離し、センス
アンプSAに近接してレイアウトされたYDECで
選択されたφyが出力し、これでSAの出力を制御
し、共通の出力線Ｉ／Ｏ，に出力させ方式
である。しかし本方式の欠点は、YDEC，Ｉ／
Ｏ線、SAを、メモリアレーMA１とMA２、あ
るいはMA３とMA４の中点にレイアウトするの
で、レイアウト困難である上に、レイアウト上か
らみて、データ対称D0，0に容量の不平衡が生
じ易くなり雑音が大きくなる、データ線の容量
を小にして、SA入力端への読み出し信号を大に
する目的で、１本のデータ線を2n分割（本図で
はｎ＝２）すると、YDEC，Ｉ／Ｏ線、SAとも
ｎ組必要となり、ｎが大になるほど面積が増大す
る、１交点セルなので雑音が大きい、ことなど
があげられる。第４図は、SAとYDECを近接し
てレイアウトすることの困難さを解消するため
に、YDECをチツプの片端に配置した例である。
しかし欠点としては、SAの出力を制御するφy
用の制御線YCは、第５図に示すように、データ
線D0，0と同じ配線機で形成され、このYCが
MA１図を走るので、MA１の面積がその分だけ
大きくなる、本来なら、YCには、SAを制御す
るだけの機能をもてばよいなら、MA２例は不要
である。しかしD0，0の電気的平衡を保つため
に、MA２例にも必要となる。したがつてMA２
もMA１と同様に面積が大となる、１交点セル
なので雑音が大きい、Ｉ／Ｏ線が２対必要であ
る、などがあげられる。第６図は他の従来例であ
る。データ対線が近接してレイアウトされている
メモリセル（folded data line arrargement、あ
るいは２交点セルと称す）なので一般に高Ｓ／Ｎ
であり、またSAをYDECとＩ／Ｏ線とは無関係
にMA１とMA２の片端に配線できるので、レイ
アウトが容易である。しかし欠点としては、デー
タ線の容量を小にして、SA入力端への読み出し
信号を大にする目的で、１本のデータ線を2n分
割（本例ではｎ＝２）すると、Ｉ／Ｏ線とSAは
ｎ組、YDECはn/2組必要となり、ｎが大になる
ほど、すなわち高集積化、大容量化されるほど面
積が大となる。 第７図は他の従来例である。利点としては、２
交点セルのレイアウトだから、データ線を２分割
し、MOST Q0，Q1，0，1で選択すれば、そ
の中点でセンスできる。したがつてメモリセル
MCからのSA入力端への読み出し信号は、デー
タ線の容量が分割によつて半分となるから、従来
方式（第６図）の２倍にできる。欠点としては、
レイアウトは２交点セルだが、動作は１交点セ
ルなので雑音が大きい。Ｉ／Ｏ線のとり出しが
片側なので、MA１列のメモリセルMCへの書き
込み動作が、Ｉ／Ｏ線から1とQ0ならびにQ1と
Ｑ0を介して行われるので低速である、読み出
し時に、増幅された信号が、1とy、ならびに
Ｑ0とQyを介して、，Ｉ／Ｏに出力される
ので低速である、２交点セルのレイアウトで
は、データ線ピツチが１交点セルのほぼ２倍なの
で、YDECとＩ／Ｏ線をMA１とMA２の中点で
あるSA部に配置できない。したがつて上記のよ
うに低速になる、Ｉ／Ｏ線をMA１例からもと
り出そうとすると、上記の低速の欠点は解決でき
る。しかしＩ／Ｏ線とYDECの分だけ面積が増大
する、などである。尚本従来例はIEEE J.Solid
−State Circuits，Vol.SC−15，No.５，
Oct.1980，P.831に記載されている。 第８図は従来の他の例で、詳細はISSCC81
Technical Digest，P.84に記載されている。利
点は、２交点セルなので、低雑音である上に、デ
ータ線を２分割し、その中点でセンスできる。す
なわちSA入力端への読み出し信号は従来方式
（第６図）の２倍にできる、ことである。しかし
欠点としては、Ｉ／Ｏ線のとり出しが片側だか
ら、MA１に属するメモリセルMCへの書きこみ
動作が、yとQ1とQ0、ならびにQyと1と0を
介して行われるので低速である、読み出し時
に、増幅された信号が、Q1とyならびに1と
Qyを介して、Ｉ／Ｏ線に出力されるので、読み
出し動作が低速である、２交点セルでは、デー
タ線ピツチが１交点セルの２倍なので、YDECと
Ｉ／Ｏ線をMA１とMA２の中点であるSA部に
配置できない。したがつて上記のように低速とな
る。Ｉ／Ｏ線をMA１例からもとり出そうとす
ると、上記の低速の欠点は解決できる。しかし
Ｉ／Ｏ線とYDEC分だけ面積が増大する、などが
あげられる。 本発明は上述した従来例の欠点をとり除くもの
である。
る。すなわち、YDECとXDECを分離し、センス
アンプSAに近接してレイアウトされたYDECで
選択されたφyが出力し、これでSAの出力を制御
し、共通の出力線Ｉ／Ｏ，に出力させ方式
である。しかし本方式の欠点は、YDEC，Ｉ／
Ｏ線、SAを、メモリアレーMA１とMA２、あ
るいはMA３とMA４の中点にレイアウトするの
で、レイアウト困難である上に、レイアウト上か
らみて、データ対称D0，0に容量の不平衡が生
じ易くなり雑音が大きくなる、データ線の容量
を小にして、SA入力端への読み出し信号を大に
する目的で、１本のデータ線を2n分割（本図で
はｎ＝２）すると、YDEC，Ｉ／Ｏ線、SAとも
ｎ組必要となり、ｎが大になるほど面積が増大す
る、１交点セルなので雑音が大きい、ことなど
があげられる。第４図は、SAとYDECを近接し
てレイアウトすることの困難さを解消するため
に、YDECをチツプの片端に配置した例である。
しかし欠点としては、SAの出力を制御するφy
用の制御線YCは、第５図に示すように、データ
線D0，0と同じ配線機で形成され、このYCが
MA１図を走るので、MA１の面積がその分だけ
大きくなる、本来なら、YCには、SAを制御す
るだけの機能をもてばよいなら、MA２例は不要
である。しかしD0，0の電気的平衡を保つため
に、MA２例にも必要となる。したがつてMA２
もMA１と同様に面積が大となる、１交点セル
なので雑音が大きい、Ｉ／Ｏ線が２対必要であ
る、などがあげられる。第６図は他の従来例であ
る。データ対線が近接してレイアウトされている
メモリセル（folded data line arrargement、あ
るいは２交点セルと称す）なので一般に高Ｓ／Ｎ
であり、またSAをYDECとＩ／Ｏ線とは無関係
にMA１とMA２の片端に配線できるので、レイ
アウトが容易である。しかし欠点としては、デー
タ線の容量を小にして、SA入力端への読み出し
信号を大にする目的で、１本のデータ線を2n分
割（本例ではｎ＝２）すると、Ｉ／Ｏ線とSAは
ｎ組、YDECはn/2組必要となり、ｎが大になる
ほど、すなわち高集積化、大容量化されるほど面
積が大となる。 第７図は他の従来例である。利点としては、２
交点セルのレイアウトだから、データ線を２分割
し、MOST Q0，Q1，0，1で選択すれば、そ
の中点でセンスできる。したがつてメモリセル
MCからのSA入力端への読み出し信号は、デー
タ線の容量が分割によつて半分となるから、従来
方式（第６図）の２倍にできる。欠点としては、
レイアウトは２交点セルだが、動作は１交点セ
ルなので雑音が大きい。Ｉ／Ｏ線のとり出しが
片側なので、MA１列のメモリセルMCへの書き
込み動作が、Ｉ／Ｏ線から1とQ0ならびにQ1と
Ｑ0を介して行われるので低速である、読み出
し時に、増幅された信号が、1とy、ならびに
Ｑ0とQyを介して、，Ｉ／Ｏに出力される
ので低速である、２交点セルのレイアウトで
は、データ線ピツチが１交点セルのほぼ２倍なの
で、YDECとＩ／Ｏ線をMA１とMA２の中点で
あるSA部に配置できない。したがつて上記のよ
うに低速になる、Ｉ／Ｏ線をMA１例からもと
り出そうとすると、上記の低速の欠点は解決でき
る。しかしＩ／Ｏ線とYDECの分だけ面積が増大
する、などである。尚本従来例はIEEE J.Solid
−State Circuits，Vol.SC−15，No.５，
Oct.1980，P.831に記載されている。 第８図は従来の他の例で、詳細はISSCC81
Technical Digest，P.84に記載されている。利
点は、２交点セルなので、低雑音である上に、デ
ータ線を２分割し、その中点でセンスできる。す
なわちSA入力端への読み出し信号は従来方式
（第６図）の２倍にできる、ことである。しかし
欠点としては、Ｉ／Ｏ線のとり出しが片側だか
ら、MA１に属するメモリセルMCへの書きこみ
動作が、yとQ1とQ0、ならびにQyと1と0を
介して行われるので低速である、読み出し時
に、増幅された信号が、Q1とyならびに1と
Qyを介して、Ｉ／Ｏ線に出力されるので、読み
出し動作が低速である、２交点セルでは、デー
タ線ピツチが１交点セルの２倍なので、YDECと
Ｉ／Ｏ線をMA１とMA２の中点であるSA部に
配置できない。したがつて上記のように低速とな
る。Ｉ／Ｏ線をMA１例からもとり出そうとす
ると、上記の低速の欠点は解決できる。しかし
Ｉ／Ｏ線とYDEC分だけ面積が増大する、などが
あげられる。 本発明は上述した従来例の欠点をとり除くもの
である。
本発明の代表的な実施形態による半導体メモリ
装置は、 複数のワード線Ｗと、複数のデータ線対D0，
Ｄ0と、上記複数のワード線と上記複数のデータ
線対とに接続された複数のメモリセルMCとを有
する複数のメモリアレーと、 上記データ線対に接続されるように設けられた
共通信号線Ｉ／Ｏ，と、 上記データ線対と上記共通信号線とを接続する
ように設けられた第１のスイツチ手段SWと、 上記第１のスイツチ手段を制御するための制御
信号φyを伝える制御線YCと、 上記複数のワード線のうち少なくとも１つを選
択するための第１のデコード手段XDECと、 上記データ線対と上記共通信号線との接続を上
記制御線を介して制御する第２のデコード手段
YDECとを具備してなり、 上記制御線YCは上記メモリアレイの上記デー
タ線対D0，0とほぼ並行に配置され、 上記制御線YCは上記データ線対D0，0の一本
のデータ線D0と交叉する如く上記制御線の一部
が部分的に曲がりを有してなることを特徴とする
（第２２図参照）。 本発明の他の代表的な実施形態による半導体メ
モリ装置は、 複数のワード線Ｗと、複数のデータ線対D0，
D0と、上記複数のワード線と上記複数のデータ
線対とに接続された複数のメモリセルMCとを有
する複数のメモリアレーと、 上記データ線対に接続されるように設けられた
共通信号線Ｉ／Ｏ，と、 上記データ線対と上記共通信号線とを接続する
ように設けられた第１のスイツチ手段SWと、 上記第１のスイツチ手段を制御するための制御
信号φyを伝える制御線YCと、 上記複数のワード線のうち少なくとも１つを選
択するための第１のデコード手段XDECと、 上記データ線対と上記共通信号線との接続を上
記制御線を介して制御する第２のデコード手段
YDECとを具備してなり、 上記制御線YCは上記メモリアレイの上記デー
タ線対D0，0とほぼ並行に配置され、 上記データ線対D0，0のデータ線同士が互い
に交叉する如くその一部が部分的に曲がりを有し
てなることを特徴とする（第２３図参照）。
装置は、 複数のワード線Ｗと、複数のデータ線対D0，
Ｄ0と、上記複数のワード線と上記複数のデータ
線対とに接続された複数のメモリセルMCとを有
する複数のメモリアレーと、 上記データ線対に接続されるように設けられた
共通信号線Ｉ／Ｏ，と、 上記データ線対と上記共通信号線とを接続する
ように設けられた第１のスイツチ手段SWと、 上記第１のスイツチ手段を制御するための制御
信号φyを伝える制御線YCと、 上記複数のワード線のうち少なくとも１つを選
択するための第１のデコード手段XDECと、 上記データ線対と上記共通信号線との接続を上
記制御線を介して制御する第２のデコード手段
YDECとを具備してなり、 上記制御線YCは上記メモリアレイの上記デー
タ線対D0，0とほぼ並行に配置され、 上記制御線YCは上記データ線対D0，0の一本
のデータ線D0と交叉する如く上記制御線の一部
が部分的に曲がりを有してなることを特徴とする
（第２２図参照）。 本発明の他の代表的な実施形態による半導体メ
モリ装置は、 複数のワード線Ｗと、複数のデータ線対D0，
D0と、上記複数のワード線と上記複数のデータ
線対とに接続された複数のメモリセルMCとを有
する複数のメモリアレーと、 上記データ線対に接続されるように設けられた
共通信号線Ｉ／Ｏ，と、 上記データ線対と上記共通信号線とを接続する
ように設けられた第１のスイツチ手段SWと、 上記第１のスイツチ手段を制御するための制御
信号φyを伝える制御線YCと、 上記複数のワード線のうち少なくとも１つを選
択するための第１のデコード手段XDECと、 上記データ線対と上記共通信号線との接続を上
記制御線を介して制御する第２のデコード手段
YDECとを具備してなり、 上記制御線YCは上記メモリアレイの上記デー
タ線対D0，0とほぼ並行に配置され、 上記データ線対D0，0のデータ線同士が互い
に交叉する如くその一部が部分的に曲がりを有し
てなることを特徴とする（第２３図参照）。
本発明の代表的な実施形態による半導体メモリ
装置によれば、制御線YCはデータ線対D0，0の
一本のデータ線D0と交叉しているので、製造工
程でおこるマスクずれに起因する制御線YCのデ
ータ線対D0，0に対する配置位置誤差が生じて
も、データ線対D0，0の容量を互いにC0＋C1と
等しい値にすることができる（第２２図参照）。 本発明の他の代表的な実施形態による半導体メ
モリ装置によれば、上記データ線対D0，D0のデ
ータ線同士が互いに交叉しているので、同様にデ
ータ線対D0，0の容量を互いにC0＋C1と等しい
値にすることができる（第２３図参照）。 このように、データ線対D0，0の容量が互い
にC0＋C1と等しくなると、制御線YCからデータ
線対D0，0に伝達される雑音レベルが等しくな
り、またデータ線対D0，0から制御線YCに伝達
される雑音が互いに相殺されることができる。 データ線対D0，0には一般にセンス用の差動
増幅器が接続されるので、制御線YCからデータ
線対D0，0に等しい雑音レベルが伝達されても、
この雑音は差動増幅器の同相信号除去機能によつ
て差動増幅器の出力にはほとんど伝達されなくな
ると言う効果を奏することができる。 本発明のその他の目的と特徴は、以下の実施例
から明らかとなろう。
装置によれば、制御線YCはデータ線対D0，0の
一本のデータ線D0と交叉しているので、製造工
程でおこるマスクずれに起因する制御線YCのデ
ータ線対D0，0に対する配置位置誤差が生じて
も、データ線対D0，0の容量を互いにC0＋C1と
等しい値にすることができる（第２２図参照）。 本発明の他の代表的な実施形態による半導体メ
モリ装置によれば、上記データ線対D0，D0のデ
ータ線同士が互いに交叉しているので、同様にデ
ータ線対D0，0の容量を互いにC0＋C1と等しい
値にすることができる（第２３図参照）。 このように、データ線対D0，0の容量が互い
にC0＋C1と等しくなると、制御線YCからデータ
線対D0，0に伝達される雑音レベルが等しくな
り、またデータ線対D0，0から制御線YCに伝達
される雑音が互いに相殺されることができる。 データ線対D0，0には一般にセンス用の差動
増幅器が接続されるので、制御線YCからデータ
線対D0，0に等しい雑音レベルが伝達されても、
この雑音は差動増幅器の同相信号除去機能によつ
て差動増幅器の出力にはほとんど伝達されなくな
ると言う効果を奏することができる。 本発明のその他の目的と特徴は、以下の実施例
から明らかとなろう。
以下実施例で具体的に説明する。
第９図は本発明の概念を示したものである。す
なわち、ワード線Ｗとデータ線Dijでマトリクス
を構成してメモリアレーを形成するメモリにおい
て、１本のデータ線を図示するようにD00，D01，
D02，D03のように分割し、分割した各データ線
の一部に、ＹデコーダとＹドライバ（図中では
YDEC）による出力制御信号YC0で制御されるス
イツチSW00，SW01，SW02，SW03を設け、他に
属する分割されたデータ線（たとえばD10）と共
通な共通入出力線Ｉ／Ｏ０，Ｉ／Ｏ１，Ｉ／Ｏ
２，Ｉ／Ｏ３との間でデータの授受を行うように
したものである。こうすることによつて、データ
線が細分化されるために、Ｘデコーダとワードド
ライバ（図中ではXDECの総称）で選択ワード線
Ｗに現われたワード電圧によつてメモリセルMC
からデータ線D00に高速で高出力電圧の読み出し
信号が得られる。本方式では細分化することによ
るチツプ面積の増加は抑えられる。すなわち従来
例（第３図）のように各スイツチの部分にYDEC
をレイアウトする必要がなく、細分化されたデー
タ線に共通なYDECまでに合うからである。 さらに第９図で、YCをDijと異なる製造工程で
形成すれば、立体配線が可能となるから、メモリ
アレーの面積増加はない。たとえばワード線をポ
リSiあるいはMoなどの金属で、Dijの主要部を第
１層目のAlで、YCを第２層目のAlで形成するこ
とも考えられる。あるいはワード線を第１層目の
Alで、Dijの主要部をpolySiあるいは拡散層で形
成し、YCを第２層目のAlで形成することも考え
られる。これは第１０，１１の１トランジスタセ
ルに示すようにメモリセル（第１０図は２交点セ
ル、第１１図は１交点セル）によつて異なるわけ
であるが、要するに立体配線を行えばよい。 即ち、第１２図に示す１交点セルの場合の従来
例ａと本発明ｂ、及び第１３図に示す２交点セル
の場合の本発明ａ，ｂに於て、本発明ではYC（図
中破線）をワード線Ｗやデータ線Ｄを設ける層と
は別の層に設けることにより、レイアウト上の問
題やYCを設けることによるセル面積増大の問題
を解決したのである。 更に、第１４，１５図は２交点セルにおいて、
データ対線２組で１本のYCを共有する例である。
第１４図は同じサブアレー内の隣接対線と共有し
た場合で、ｂはａのデータ線を２分割してＩ／Ｏ
を中間に配置した例である。第１５図は、異なる
サブアレー内の対線とYCを共有したもので、ｂ
は上記同様にデータ対線をさらに２分割した例で
ある。 また、第１６図は、２交点セルを用いた第９図
の具体例であり、第１７図は第１６図のさらに詳
細な具体例を示す。すなわち第１６図は、データ
対線、Dij，ijと他のデータ対線Dij′，ij′に共通
にSAを配置した例である。SAを共通にXDECで
制御されるゲートコントロールGCを介してDij，
DijあるいはDij′，ij′に結線し、いずれか一方
の、選択されたメモリセルMCに属するGCをON
にすれば、MCからの読み出し信号電圧は第８図
同様に充分得られる。その信号電圧は各SAで増
幅され、この増幅された信号は、YDECで制御さ
れて出力されるYCによつて制御される。たとえ
ばYC0が選択された結果、YC0にパルス電圧が現
われると、YC0によつて制御されるSAの出力だ
けが各Ｉ／Ｏ線Ｉ／Ｏ線０，Ｉ／Ｏ１，……に現
われ、さらにリード／ラインコントロール回路
（RWC）によつて、アドレス信号Ａと書き込み読
み出し制御信号WEに制御されたデータ出力Dput
がチツプ外部にとり出される。書き込みも同様
に、チツプ外部からのデータ入力Diが選択され
たＩ／Ｏ線に入力されて、選択されたMCに入力
されることによつて行われる。 第１７図第１８図を用いてさらに詳細に説明す
る。まずプリチヤージ信号φPによつて全ノード
（D0，0，CD0，0，D0′，0′など）が高電位
にプリチヤージされた後、XDECによつてワード
線Ｗが選択されてワードパルスφWが出力される
と、それに接続される全HCが選択されて、それ
に対応したデータ線（たとえばD0）に、MCの記
憶容量Csとデータ線の容量とで決定される微小
信号電圧が出力される。同時にダミーセルDCか
らも、φDWをONすることよつてCD0に参照電圧
が発生する。尚、ワード線が選択される以前に、
選択されるMCが属さないゲートコントロール
GC′は、GCL′はプリチヤージ時の高レベルから
低レベルにすることによつてOFFとなり、GCは
ONのままとなつている。したがつて、D0，CD0
にはMCからの情報に対応した信号電圧が、0，
CD0にはDCからの参照電圧が現われる。この参
照電圧は、DCの容量がCs／２にばれているために、 MCの情報“１”“０”に対してD0，CD0に現わ
れる読み出し電圧の中間に設定されるから、セン
スアンプSAの入力端には、情報“１”“０”に対
応した微妙な変動電圧が常に現われることにな
る。その後に起動パルスφaによつてSAを動作さ
せて上記の差動電圧を増幅する。その後でＹデコ
ーダYDECで選択されたYCにφyが出力され、増
幅された差動電圧は、スイツチSWを経てＩ／Ｏ
線に差動でとり出される。本回路の特長は、第
８図のようにＩ／Ｏ線のとり出しが片側ではな
く、MAとMA′の中間になつているので高速に読
み出し書き込み動作ができる、プリチヤージ回
路PCや、DCがMA，MA′に共通化されているの
でそれだけ面積が小になる、ことである。もちろ
んこれらの回路を共通にせずに従来のように各
MA，MA′に配置することもできる。尚第１８図
は電源電圧Vcc＝5Vの例であり、φP，GCL，
GCL′が7.5Vなのは、データ線D0，0に同じ電圧
がプリチヤージされるように、充分高電圧を与え
るためである。また、φW，φDWを7.5Vにしている
のは、ワード線をコンデンサで7.5Vに昇圧する
ことによつて、メモリセルからの読み出し電圧を
高くとるためである。このための具体的回路はよ
く知られているので図中には省略してある。また
φyが7.5Vなのは、CD0，0からＩ／Ｏ，
に高速に信号がとり出せるように、SW内の
MOSTのgmを高めるためである。φyを7.5Vに昇
圧する方式は、本発明の方式に特有なものなので
第１９〜２１図に具体的に示した。すなわち従来
は、第６図のようなデータ線D0，0から高速で
Ｉ／Ｏ線に信号をとり出す為に第１９図のような
回路が用いられている。本回路の欠点はQtとt
のゲート電圧が、非選択の場合にフローテイング
状態になることである。しかしたとえフローテイ
ングになつていても、このゲートからの引出線は
短いために、結合電圧が現われてQt，tが非選
択のはずなのにONになることはない。しかしこ
の回路を本発明にそのまま使うわけにはいかな
い。なぜならYCはメモリアレー内をかなり長く
走る配線になり結合電圧も増大するからである。
そこで第２０，２１図の回路を用いればよい。第
２１図の波形に示すように、プリチヤージ電圧
φPがハイレベルで、アドレス信号ai〜ajがローレ
ベルで、制御信号φLがハイレベルで、制御信号
φyがローレベルである間は、ＹデコーダYDECの
出力はハイレベルとなり、ローレベルの制御信号
φyはオン状態のQDを介して制御線YCに出力され
る一方、ハイレベルの制御信号φLはオン状態の
Q1を介してQ2のゲートに供給されて、Q2はオン
となり、制御信号線YCは接地電位に固定される。 プリチヤージ電圧φPがローレベルに、制御信
号φLがローレベルに、制御信号φyがハイレベル
に変化し、アドレス信号ai〜ajに従つてＹデコー
ダYDECの出力からハイレベルの選択レベルが出
力される場合は、ハイレベルの制御信号φyはオ
ン状態のQDを介して制御線YCに出力される一
方、ローレベルの制御信号φLはオン状態のQ1を
介しQ2のゲートに供給され、Q2はオフとなり、
第２１図に示すように制御信号線YCの電位は上
昇する。逆に、アドレス信号ai〜ajに従つてＹデ
コーダYDECの出力からローレベルの非選択レベ
ルが出力される場合は、QD，Q1はオフとなるの
でQ2のゲートには先のプリチヤージ時の電圧が
保持されているので、Q2はオン状態を保ち制御
信号線YCは接地電位に固定され、データ線対
D0，0の読み出しデータ信号もしくは書き込み
データ信号が容量結合によつて制御線YCに伝達
され、非選択の制御線YCの電位が選択レベルに
変動しようとしても、ＹデコーダYDECのトラン
ジスタQ1，Q2は制御線YCと非選択電位に固定す
るので、データ線対D0，0と共通信号線Ｉ／Ｏ，
Ｉ／Ｏとの間のスイツチSWの誤動作をを解消す
ることが可能となるる。Q1とQ2により非選択YC
は低インピーダンスでアース電位になるので結合
電圧はYCにほとんど現われない。 第２２図は、第１７図において、YCとデータ
対線D0，0との結合容量を等しく、D0と0の容
量を等しくして等価的に雑音を減少させるための
一実施例である。２交点セルの場合には、第１０
図に示すように、YCをD0，0の中間にレイアウ
トしたとしても、層が異なるために、製造工程で
おこるマスクずれによつてD0，0の容量が異な
つてしまい、これが雑音源にもなる。そこでマス
クずれがおきても、YCを対線（D0，0）内のい
ずれか一方のデータ線に奇数回交叉させる（図で
は１回交叉）ことによつて、D0，0ともにC0＋
C1の容量を等しく分かつことができる。第２３
図は他の一実施例で、対線同士を奇数回交叉させ
た例である。 第２４図は、第１６，１７図の実施例におい
て、SWがYCだけで制御されるのに対して、YC
とXDECによつて制御されるIOCで制御される例
である。すなわち選択されたＸとＹの交点に存在
するSWのみがONとなるから第１６図のＩ／Ｏ
０，Ｉ／Ｏ１などに任意に出力をとり出すことが
できる。これは前もつてＩ／Ｏ０，Ｉ／Ｏ１をデ
コードできることを意味するから、RWCに簡略
化された回路が採用できる。 第２５図は、第２４図を拡張することによつ
て、YCを各データ対線対応ではなく、２組のデ
ータ対線対応に設けた例である。こうすることは
よつてYCの配線本数が半分、すなわち配線ピツ
チはこれまでの実施例の２倍に拡がるので製造が
容易となる。本回路の動作は、第２４図と同様
に、IOC０，IOC１とYCとの一致が取れたSWの
みがONとなるが、ここでは、IOC０とIOC１に
Ｘ系アドレス信号の他にＹ系アドレス信号の情報
が含まれている点で異なる。すなわち、データ線
D0，0の対が選ばれるときは、IOC０データ線
D1，1の対が選ばれるときは、IOC０がＸ(Y)
DECによつて選択される（通常は信号“１”が
出力される）。なお、上に述べたＸ系、Ｙ系アド
レス信号とは、単純に平面的な２次点の配置にお
けるＸ，Ｙを意味するものであり、メモリの論理
的なアドレスとは区別されるべきものであること
は言うまでもない。 なお、ここでは２組のデータ対線対応にYCを
設けたが、任意の組数のデータ対線に対応して設
けることのできることは言うまでもない。 第２６図は、上記と同様YCの配線ピツチをた
とえば２倍に拡げる別の実施例であり、ここで
は、Ｉ／Ｏ線を２組設け、CDO，にはＩ／
Ｏ−０，−０，CD1，1はＩ／Ｏ−１，
Ｉ／Ｏ−１をSWによつて接続し、外部との受信
授受を行なう構成になつている。この２組のＩ／
Ｏ線は、たとえば第９図に述べたRWCによつて
そのいずれかを選択して、Di Doutと接続する
が、この他に、Di Doutを複数本設け選択動作な
しに、直後Di，Doutとの接続することも可能で
ある。 本実施例によつても、第２５図と同様にYCの
配線ピツチを拡げることができ、製造が容異にな
る。 さてこれまでの実施例は、第９，１６，１７図
を基本としてきたが、第１図に示すようにＸ，Ｙ
デコーダを近接に配置した構成がとれることも明
らかである。第２７図はそのための一実施例であ
る。ここでは、前に述べた第１７図の実施例にお
いて、Ｘ，Ｙデコーダを共用した例を示したが、
他の実施例においても同様に適用可能なことは言
うまでもない。 同図のXDEC，Ｙ−DECは第２８図に示すよ
うに、時間帯を分けてＸデコーダの動作(A)および
Ｙデコーダの動作(B)を行なう。WD，YDによつ
てこの出力φxyとφx，φyの一致がとられ、Ｗ，
YCの出力が形成される。また第２７図でWD，
YDは単なる論理積の記号で示してあるが、具体
的にはたとえば第２０図に示すような回路のよう
に構成される。以上のように形成された、Ｗ，
YDは既に述べた他の実施例と同じように、配
置、配線がなされ、所定の動作を行なう。 本実施例においても第１図の従来技術で指摘し
た問題点のうち、のデコーダの制御性に関する
問題点は残るが、ＷとYCと異なる層の導体で形
成し、また２交点形のメモリセルを用いることに
より、，の問題点は解決でき、実用価値が高
くなる。 なお、第２７図において、図面右部に示した
XDECにはＹデコーダの機能を持たしていない
が、これはYCの形成に必要とするデコーダの数
が図面左部のデコーダの数以内であることを仮定
したためであり、場合によつては右部のデコーダ
にも左部デコーダと同様の機能を持たせる場合も
ありうる。また、WDとYDを並置して設計する
ことが占有面積の関係で困難な場合には、YDの
回路を複数のデコーダ部に分配して設計すること
も可能である。 第２９図，３０図は、これまで述べてきた実施
例が２交点セルを対象にしてきたのに対して、１
交点セルあるいはフリツプフロツプ型のスタテイ
ツク型メモリセルに対する実施例である。第２９
図のXDECの配置について述べる。通常の２交点
セルはワード線は比較的抵抗の高い配線機（たと
えば、poly Si）が使用されるので、そのワード
線遅延時間が問題となる。そこでその時間を極力
小さく抑えるために、第１６図のように、ワード
線を分割しその中心にＸデコーダやドライバ
（XDECと総称して図示してある）を配置したわ
けである。これに対し、１交点セルではワード線
が抵抗の低いAlで形成されているために、ワー
ド線を分割する必要はなく、第２９図のように
XDECは一端に配置でき、ドライバも片側１個で
よいために面積が小にできる。したがつて使用す
るメモリセルに応じてXDECの位置も適宜変える
ことができる。 次に以上の実施例を用いて実際にチツプ設計す
る場合に問題となる周辺回路の配置について、本
発明と直接関連する具体的実施例を述べる。 メモリLSIは汎用性が重視されるために、世界
標準のDIP（Dual In Lime Pachage）が用いら
れる。このDIPには細長いチツプ形状のものほど
収容しやすい。一方本発明では、データ線を細分
化することに特長がある。しかしデータ線を細分
化するほどデータ線方向、つまりYC方向は長く
なる。そこでYC方向をチツプ長辺方向に一致さ
せるようにメモリセルを配置すれば、DIPに収容
しやすいメモリセルを設計できることになる。第
１６，１７図を用いたこの場合のチツプの概念図
を第３１図に示す。ここでPRC１，PRC２はア
ドレスバツフア回路やその他の制御回路を示す。 第３２図は、前述したようにYCのピツチを拡
げ、その中にYCとは異なる信号や給電線をYCと
同じ層を用いて配置した例である。たとえばこの
信号が周辺回路PRC１，PRC２間のやりとりだ
けに関係する信号とすれば、メモリアレー内をメ
モリアレーの面積を大きくすることなく走らせる
ことができるから、チツプ面積の低減になる。
なわち、ワード線Ｗとデータ線Dijでマトリクス
を構成してメモリアレーを形成するメモリにおい
て、１本のデータ線を図示するようにD00，D01，
D02，D03のように分割し、分割した各データ線
の一部に、ＹデコーダとＹドライバ（図中では
YDEC）による出力制御信号YC0で制御されるス
イツチSW00，SW01，SW02，SW03を設け、他に
属する分割されたデータ線（たとえばD10）と共
通な共通入出力線Ｉ／Ｏ０，Ｉ／Ｏ１，Ｉ／Ｏ
２，Ｉ／Ｏ３との間でデータの授受を行うように
したものである。こうすることによつて、データ
線が細分化されるために、Ｘデコーダとワードド
ライバ（図中ではXDECの総称）で選択ワード線
Ｗに現われたワード電圧によつてメモリセルMC
からデータ線D00に高速で高出力電圧の読み出し
信号が得られる。本方式では細分化することによ
るチツプ面積の増加は抑えられる。すなわち従来
例（第３図）のように各スイツチの部分にYDEC
をレイアウトする必要がなく、細分化されたデー
タ線に共通なYDECまでに合うからである。 さらに第９図で、YCをDijと異なる製造工程で
形成すれば、立体配線が可能となるから、メモリ
アレーの面積増加はない。たとえばワード線をポ
リSiあるいはMoなどの金属で、Dijの主要部を第
１層目のAlで、YCを第２層目のAlで形成するこ
とも考えられる。あるいはワード線を第１層目の
Alで、Dijの主要部をpolySiあるいは拡散層で形
成し、YCを第２層目のAlで形成することも考え
られる。これは第１０，１１の１トランジスタセ
ルに示すようにメモリセル（第１０図は２交点セ
ル、第１１図は１交点セル）によつて異なるわけ
であるが、要するに立体配線を行えばよい。 即ち、第１２図に示す１交点セルの場合の従来
例ａと本発明ｂ、及び第１３図に示す２交点セル
の場合の本発明ａ，ｂに於て、本発明ではYC（図
中破線）をワード線Ｗやデータ線Ｄを設ける層と
は別の層に設けることにより、レイアウト上の問
題やYCを設けることによるセル面積増大の問題
を解決したのである。 更に、第１４，１５図は２交点セルにおいて、
データ対線２組で１本のYCを共有する例である。
第１４図は同じサブアレー内の隣接対線と共有し
た場合で、ｂはａのデータ線を２分割してＩ／Ｏ
を中間に配置した例である。第１５図は、異なる
サブアレー内の対線とYCを共有したもので、ｂ
は上記同様にデータ対線をさらに２分割した例で
ある。 また、第１６図は、２交点セルを用いた第９図
の具体例であり、第１７図は第１６図のさらに詳
細な具体例を示す。すなわち第１６図は、データ
対線、Dij，ijと他のデータ対線Dij′，ij′に共通
にSAを配置した例である。SAを共通にXDECで
制御されるゲートコントロールGCを介してDij，
DijあるいはDij′，ij′に結線し、いずれか一方
の、選択されたメモリセルMCに属するGCをON
にすれば、MCからの読み出し信号電圧は第８図
同様に充分得られる。その信号電圧は各SAで増
幅され、この増幅された信号は、YDECで制御さ
れて出力されるYCによつて制御される。たとえ
ばYC0が選択された結果、YC0にパルス電圧が現
われると、YC0によつて制御されるSAの出力だ
けが各Ｉ／Ｏ線Ｉ／Ｏ線０，Ｉ／Ｏ１，……に現
われ、さらにリード／ラインコントロール回路
（RWC）によつて、アドレス信号Ａと書き込み読
み出し制御信号WEに制御されたデータ出力Dput
がチツプ外部にとり出される。書き込みも同様
に、チツプ外部からのデータ入力Diが選択され
たＩ／Ｏ線に入力されて、選択されたMCに入力
されることによつて行われる。 第１７図第１８図を用いてさらに詳細に説明す
る。まずプリチヤージ信号φPによつて全ノード
（D0，0，CD0，0，D0′，0′など）が高電位
にプリチヤージされた後、XDECによつてワード
線Ｗが選択されてワードパルスφWが出力される
と、それに接続される全HCが選択されて、それ
に対応したデータ線（たとえばD0）に、MCの記
憶容量Csとデータ線の容量とで決定される微小
信号電圧が出力される。同時にダミーセルDCか
らも、φDWをONすることよつてCD0に参照電圧
が発生する。尚、ワード線が選択される以前に、
選択されるMCが属さないゲートコントロール
GC′は、GCL′はプリチヤージ時の高レベルから
低レベルにすることによつてOFFとなり、GCは
ONのままとなつている。したがつて、D0，CD0
にはMCからの情報に対応した信号電圧が、0，
CD0にはDCからの参照電圧が現われる。この参
照電圧は、DCの容量がCs／２にばれているために、 MCの情報“１”“０”に対してD0，CD0に現わ
れる読み出し電圧の中間に設定されるから、セン
スアンプSAの入力端には、情報“１”“０”に対
応した微妙な変動電圧が常に現われることにな
る。その後に起動パルスφaによつてSAを動作さ
せて上記の差動電圧を増幅する。その後でＹデコ
ーダYDECで選択されたYCにφyが出力され、増
幅された差動電圧は、スイツチSWを経てＩ／Ｏ
線に差動でとり出される。本回路の特長は、第
８図のようにＩ／Ｏ線のとり出しが片側ではな
く、MAとMA′の中間になつているので高速に読
み出し書き込み動作ができる、プリチヤージ回
路PCや、DCがMA，MA′に共通化されているの
でそれだけ面積が小になる、ことである。もちろ
んこれらの回路を共通にせずに従来のように各
MA，MA′に配置することもできる。尚第１８図
は電源電圧Vcc＝5Vの例であり、φP，GCL，
GCL′が7.5Vなのは、データ線D0，0に同じ電圧
がプリチヤージされるように、充分高電圧を与え
るためである。また、φW，φDWを7.5Vにしている
のは、ワード線をコンデンサで7.5Vに昇圧する
ことによつて、メモリセルからの読み出し電圧を
高くとるためである。このための具体的回路はよ
く知られているので図中には省略してある。また
φyが7.5Vなのは、CD0，0からＩ／Ｏ，
に高速に信号がとり出せるように、SW内の
MOSTのgmを高めるためである。φyを7.5Vに昇
圧する方式は、本発明の方式に特有なものなので
第１９〜２１図に具体的に示した。すなわち従来
は、第６図のようなデータ線D0，0から高速で
Ｉ／Ｏ線に信号をとり出す為に第１９図のような
回路が用いられている。本回路の欠点はQtとt
のゲート電圧が、非選択の場合にフローテイング
状態になることである。しかしたとえフローテイ
ングになつていても、このゲートからの引出線は
短いために、結合電圧が現われてQt，tが非選
択のはずなのにONになることはない。しかしこ
の回路を本発明にそのまま使うわけにはいかな
い。なぜならYCはメモリアレー内をかなり長く
走る配線になり結合電圧も増大するからである。
そこで第２０，２１図の回路を用いればよい。第
２１図の波形に示すように、プリチヤージ電圧
φPがハイレベルで、アドレス信号ai〜ajがローレ
ベルで、制御信号φLがハイレベルで、制御信号
φyがローレベルである間は、ＹデコーダYDECの
出力はハイレベルとなり、ローレベルの制御信号
φyはオン状態のQDを介して制御線YCに出力され
る一方、ハイレベルの制御信号φLはオン状態の
Q1を介してQ2のゲートに供給されて、Q2はオン
となり、制御信号線YCは接地電位に固定される。 プリチヤージ電圧φPがローレベルに、制御信
号φLがローレベルに、制御信号φyがハイレベル
に変化し、アドレス信号ai〜ajに従つてＹデコー
ダYDECの出力からハイレベルの選択レベルが出
力される場合は、ハイレベルの制御信号φyはオ
ン状態のQDを介して制御線YCに出力される一
方、ローレベルの制御信号φLはオン状態のQ1を
介しQ2のゲートに供給され、Q2はオフとなり、
第２１図に示すように制御信号線YCの電位は上
昇する。逆に、アドレス信号ai〜ajに従つてＹデ
コーダYDECの出力からローレベルの非選択レベ
ルが出力される場合は、QD，Q1はオフとなるの
でQ2のゲートには先のプリチヤージ時の電圧が
保持されているので、Q2はオン状態を保ち制御
信号線YCは接地電位に固定され、データ線対
D0，0の読み出しデータ信号もしくは書き込み
データ信号が容量結合によつて制御線YCに伝達
され、非選択の制御線YCの電位が選択レベルに
変動しようとしても、ＹデコーダYDECのトラン
ジスタQ1，Q2は制御線YCと非選択電位に固定す
るので、データ線対D0，0と共通信号線Ｉ／Ｏ，
Ｉ／Ｏとの間のスイツチSWの誤動作をを解消す
ることが可能となるる。Q1とQ2により非選択YC
は低インピーダンスでアース電位になるので結合
電圧はYCにほとんど現われない。 第２２図は、第１７図において、YCとデータ
対線D0，0との結合容量を等しく、D0と0の容
量を等しくして等価的に雑音を減少させるための
一実施例である。２交点セルの場合には、第１０
図に示すように、YCをD0，0の中間にレイアウ
トしたとしても、層が異なるために、製造工程で
おこるマスクずれによつてD0，0の容量が異な
つてしまい、これが雑音源にもなる。そこでマス
クずれがおきても、YCを対線（D0，0）内のい
ずれか一方のデータ線に奇数回交叉させる（図で
は１回交叉）ことによつて、D0，0ともにC0＋
C1の容量を等しく分かつことができる。第２３
図は他の一実施例で、対線同士を奇数回交叉させ
た例である。 第２４図は、第１６，１７図の実施例におい
て、SWがYCだけで制御されるのに対して、YC
とXDECによつて制御されるIOCで制御される例
である。すなわち選択されたＸとＹの交点に存在
するSWのみがONとなるから第１６図のＩ／Ｏ
０，Ｉ／Ｏ１などに任意に出力をとり出すことが
できる。これは前もつてＩ／Ｏ０，Ｉ／Ｏ１をデ
コードできることを意味するから、RWCに簡略
化された回路が採用できる。 第２５図は、第２４図を拡張することによつ
て、YCを各データ対線対応ではなく、２組のデ
ータ対線対応に設けた例である。こうすることは
よつてYCの配線本数が半分、すなわち配線ピツ
チはこれまでの実施例の２倍に拡がるので製造が
容易となる。本回路の動作は、第２４図と同様
に、IOC０，IOC１とYCとの一致が取れたSWの
みがONとなるが、ここでは、IOC０とIOC１に
Ｘ系アドレス信号の他にＹ系アドレス信号の情報
が含まれている点で異なる。すなわち、データ線
D0，0の対が選ばれるときは、IOC０データ線
D1，1の対が選ばれるときは、IOC０がＸ(Y)
DECによつて選択される（通常は信号“１”が
出力される）。なお、上に述べたＸ系、Ｙ系アド
レス信号とは、単純に平面的な２次点の配置にお
けるＸ，Ｙを意味するものであり、メモリの論理
的なアドレスとは区別されるべきものであること
は言うまでもない。 なお、ここでは２組のデータ対線対応にYCを
設けたが、任意の組数のデータ対線に対応して設
けることのできることは言うまでもない。 第２６図は、上記と同様YCの配線ピツチをた
とえば２倍に拡げる別の実施例であり、ここで
は、Ｉ／Ｏ線を２組設け、CDO，にはＩ／
Ｏ−０，−０，CD1，1はＩ／Ｏ−１，
Ｉ／Ｏ−１をSWによつて接続し、外部との受信
授受を行なう構成になつている。この２組のＩ／
Ｏ線は、たとえば第９図に述べたRWCによつて
そのいずれかを選択して、Di Doutと接続する
が、この他に、Di Doutを複数本設け選択動作な
しに、直後Di，Doutとの接続することも可能で
ある。 本実施例によつても、第２５図と同様にYCの
配線ピツチを拡げることができ、製造が容異にな
る。 さてこれまでの実施例は、第９，１６，１７図
を基本としてきたが、第１図に示すようにＸ，Ｙ
デコーダを近接に配置した構成がとれることも明
らかである。第２７図はそのための一実施例であ
る。ここでは、前に述べた第１７図の実施例にお
いて、Ｘ，Ｙデコーダを共用した例を示したが、
他の実施例においても同様に適用可能なことは言
うまでもない。 同図のXDEC，Ｙ−DECは第２８図に示すよ
うに、時間帯を分けてＸデコーダの動作(A)および
Ｙデコーダの動作(B)を行なう。WD，YDによつ
てこの出力φxyとφx，φyの一致がとられ、Ｗ，
YCの出力が形成される。また第２７図でWD，
YDは単なる論理積の記号で示してあるが、具体
的にはたとえば第２０図に示すような回路のよう
に構成される。以上のように形成された、Ｗ，
YDは既に述べた他の実施例と同じように、配
置、配線がなされ、所定の動作を行なう。 本実施例においても第１図の従来技術で指摘し
た問題点のうち、のデコーダの制御性に関する
問題点は残るが、ＷとYCと異なる層の導体で形
成し、また２交点形のメモリセルを用いることに
より、，の問題点は解決でき、実用価値が高
くなる。 なお、第２７図において、図面右部に示した
XDECにはＹデコーダの機能を持たしていない
が、これはYCの形成に必要とするデコーダの数
が図面左部のデコーダの数以内であることを仮定
したためであり、場合によつては右部のデコーダ
にも左部デコーダと同様の機能を持たせる場合も
ありうる。また、WDとYDを並置して設計する
ことが占有面積の関係で困難な場合には、YDの
回路を複数のデコーダ部に分配して設計すること
も可能である。 第２９図，３０図は、これまで述べてきた実施
例が２交点セルを対象にしてきたのに対して、１
交点セルあるいはフリツプフロツプ型のスタテイ
ツク型メモリセルに対する実施例である。第２９
図のXDECの配置について述べる。通常の２交点
セルはワード線は比較的抵抗の高い配線機（たと
えば、poly Si）が使用されるので、そのワード
線遅延時間が問題となる。そこでその時間を極力
小さく抑えるために、第１６図のように、ワード
線を分割しその中心にＸデコーダやドライバ
（XDECと総称して図示してある）を配置したわ
けである。これに対し、１交点セルではワード線
が抵抗の低いAlで形成されているために、ワー
ド線を分割する必要はなく、第２９図のように
XDECは一端に配置でき、ドライバも片側１個で
よいために面積が小にできる。したがつて使用す
るメモリセルに応じてXDECの位置も適宜変える
ことができる。 次に以上の実施例を用いて実際にチツプ設計す
る場合に問題となる周辺回路の配置について、本
発明と直接関連する具体的実施例を述べる。 メモリLSIは汎用性が重視されるために、世界
標準のDIP（Dual In Lime Pachage）が用いら
れる。このDIPには細長いチツプ形状のものほど
収容しやすい。一方本発明では、データ線を細分
化することに特長がある。しかしデータ線を細分
化するほどデータ線方向、つまりYC方向は長く
なる。そこでYC方向をチツプ長辺方向に一致さ
せるようにメモリセルを配置すれば、DIPに収容
しやすいメモリセルを設計できることになる。第
１６，１７図を用いたこの場合のチツプの概念図
を第３１図に示す。ここでPRC１，PRC２はア
ドレスバツフア回路やその他の制御回路を示す。 第３２図は、前述したようにYCのピツチを拡
げ、その中にYCとは異なる信号や給電線をYCと
同じ層を用いて配置した例である。たとえばこの
信号が周辺回路PRC１，PRC２間のやりとりだ
けに関係する信号とすれば、メモリアレー内をメ
モリアレーの面積を大きくすることなく走らせる
ことができるから、チツプ面積の低減になる。
以上から明らかなように、本発明によれば、高
速、高集積メモリが実現できる。
速、高集積メモリが実現できる。
第１図乃至第８図は、従来例を説明するための
図、第９図は、本発明を説明するための概念図、
第１０図及び第１１図は、メモリセルを説明する
ための図、第１２図ａは、本発明の一実施例（同
図ｂ）を説明するための比較対照用従来例、第１
２図ｂ及び第１３図乃至第３２図は本発明の一実
施例もしくは一実施例の要部を示す図である。 SA…センスアンプ、YC…制御線、MA…メモ
リアレー、Ｗ…ワード線、Ｄ…データ線、MC…
メモリセル、SW…スイツチ、DC…ダミーセル。
図、第９図は、本発明を説明するための概念図、
第１０図及び第１１図は、メモリセルを説明する
ための図、第１２図ａは、本発明の一実施例（同
図ｂ）を説明するための比較対照用従来例、第１
２図ｂ及び第１３図乃至第３２図は本発明の一実
施例もしくは一実施例の要部を示す図である。 SA…センスアンプ、YC…制御線、MA…メモ
リアレー、Ｗ…ワード線、Ｄ…データ線、MC…
メモリセル、SW…スイツチ、DC…ダミーセル。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線と、複数のデータ線対と、上
記複数のワード線と上記複数のデータ線対とに接
続された複数のメモリセルとを有する複数のメモ
リアレーと、 上記データ線対に接続されるように設けられた
共通信号線と、 上記データ線対と上記共通信号線とを接続する
ように設けられた第１のスイツチ手段と、 上記第１のスイツチ手段を制御するための制御
信号を伝える制御線と、 上記複数のワード線のうち少なくとも１つを選
択するための第１のデコード手段と、 上記データ線対と上記共通信号線との接続を上
記制御線を介して制御する第２のデコード手段と
を具備してなり、 上記制御線は上記メモリアレイの上記データ線
対とほぼ並行に配置され、 上記制御線は上記データ線対の一対のデータ線
と交叉する如く上記制御線の一部が部分的に曲が
りを有してなることを特徴とする半導体メモリ装
置。 ２ 上記第１のスイツチ手段はアドレス信号によ
つて制御されることを特徴とする特許請求の範囲
第１項に記載の半導体メモリ装置。 ３ 上記メモリセルは、上記データ線対の一方の
データ線からの情報を蓄積する容量と、該容量に
蓄積された情報を読み出すトランジスタを有する
ことを特徴とする特許請求の範囲第１項又は第２
項のいずれかに記載の半導体メモリ装置。 ４ 上記データ線対には差動増幅器が接続されて
なることを特徴とする特許請求の範囲第１項から
第３項のいずれかに記載の半導体メモリ装置。 ５ 上記差動増幅器は上記複数のメモリアレーの
間に配置されることを特徴とする特許請求の範囲
第４項に記載の半導体メモリ装置。 ６ 上記共通信号線は対線からなることを特徴と
する特許請求の範囲第１項から第５項のいずれか
に記載の半導体メモリ装置。 かに記載の半導体メモリ装置。 ７ 上記ワード線に印加される電圧は、上記デー
タ線に表れる高い電圧又は、電源電圧よりも高い
ことを特徴とする特許請求の範囲第１項から第６
項のいずれかに記載の半導体メモリ装置。 ８ 複数のメモリアレーは少なくとも16個であ
り、チツプの長手方向に少なくとも８個ずつ２列
に配置され、該列の間には上記第１若しくは第２
のデコード手段が配置されていることを特徴とす
る特許請求の範囲第１項から第７項のいずれかに
記載の半導体メモリ装置。 ９ 上記データ線は、上記ワード線及び上記制御
線を構成する層とは異なる層で設けられたことを
特徴とする特許請求の範囲第１項から第８項のい
ずれかに記載の半導体メモリ装置。 １０ 上記データ線はチツプの長手方向とほぼ並
行に配置されたことを特徴とする特許請求の範囲
第１項から第９項のいずれかに記載の半導体メモ
リ装置。 １１ 共通信号線は、上記ワード線とほぼ並行に
に配置されたことを特徴とする特許請求の範囲第
１項から第１０項のいずれかに記載の半導体メモ
リ装置。 １２ 上記複数のワード線のうちの一本のワード
線と上記複数のデータ線対のうちの一対のデータ
線対とが交叉する二つの部分のうち一方に上記メ
モリセルが設けられてなることを特徴とする特許
請求の範囲第１項から第１１項のいずれかに記載
の半導体メモリ装置。 １３ 複数のワード線と、複数のデータ線対と、
上記複数のワード線と上記複数のデータ線対とに
接続された複数のメモリセルとを有する複数のメ
モリアレーと、 上記データ線対に接続されるように設けられた
共通信号線と、 上記データ線対と上記共通信号線とを接続する
ように設けられた第１のスイツチ手段と、 上記第１のスイツチ手段を制御するための制御
信号を伝える制御線と、 上記複数のワード線のうち少なくとも１つを選
択するための第１のデコード手段と、 上記データ線対と上記共通信号線との接続を上
記制御線を介して制御する第２のデコード手段と
を具備してなり、 上記制御線は上記メモリアレイの上記データ線
対とほぼ並行に配置され、 上記データ線対のデータ線同士が互いに交叉す
る如くその一部が部分的に曲がりを有してなるこ
とを特徴とする半導体メモリ装置。 １４ 上記第１のスイツチ手段はアドレス信号に
よつて制御されることを特徴とする特許請求の範
囲第１３項に記載の半導体メモリ装置。 １５ 上記メモリセルは、上記データ線対の一方
のデータ線からの情報を蓄積する容量と、該容量
に蓄積された情報を読み出すトランジスタを有す
ることを特徴とする特許請求の範囲第１３項又は
第１４項のいずれかに記載の半導体メモリ装置。 １６ 上記データ線対には差動増幅器が接続され
てなることを特徴とする特許請求の範囲第１３項
から第１５項のいずれかに記載の半導体メモリ装
置。 １７ 上記差動増幅器は上記複数のメモリアレー
の間に配置されることを特徴とする特許請求の範
囲第１６項に記載の半導体メモリ装置。 １８ 上記共通信号線は対線からなることを特徴
とする特許請求の範囲第１３項から第１７項のい
ずれかに記載の半導体メモリ装置。 １９ 上記ワード線に印加される電圧は、上記デ
ータ線に表れる高い電圧又は、電源電圧よりも高
いことを特徴とする特許請求の範囲第１３項から
第１８項のいずれかに記載の半導体メモリ装置。 ２０ 複数のメモリアレーは少なくとも16個であ
り、チツプの長手方向に少なくとも８個ずつ２列
に配置され、該列の間には上記第１若しくは第２
のデコード手段が配置されていることを特徴とす
る特許請求の範囲第１３項から第１９項のいずれ
かに記載の半導体メモリ装置。 ２１ 上記データ線は、上記ワード線及び上記制
御線を構成する層とは異なる層で設けられたこと
を特徴とする特許請求の範囲第１３項から第２０
項のいずれかに記載の半導体メモリ装置。 ２２ 上記データ線はチツプの長手方向とほぼ並
行に配置されたことを特徴とする特許請求の範囲
第１３項から第２１項のいずれかに記載の半導体
メモリ装置。 ２３ 共通信号線は、上記ワード線とほぼ並行に
に配置されたことを特徴とする特許請求の範囲第
１３項から第２２項のいずれかに記載の半導体メ
モリ装置。 ２４ 上記複数のワード線のうちの一本のワード
線と上記複数のデータ線対のうちの一対のデータ
線対とが交叉する二つの部分のうち一方に上記メ
モリセルが設けられてなることを特徴とする特許
請求の範囲第１３項から第２３項のいずれかに記
載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126712A JPH0316081A (ja) | 1990-05-18 | 1990-05-18 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2126712A JPH0316081A (ja) | 1990-05-18 | 1990-05-18 | 半導体メモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62263785A Division JPS63247990A (ja) | 1987-10-21 | 1987-10-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316081A JPH0316081A (ja) | 1991-01-24 |
| JPH0516118B2 true JPH0516118B2 (ja) | 1993-03-03 |
Family
ID=14941994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2126712A Granted JPH0316081A (ja) | 1990-05-18 | 1990-05-18 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0316081A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3942164A (en) * | 1975-01-30 | 1976-03-02 | Semi, Inc. | Sense line coupling reduction system |
-
1990
- 1990-05-18 JP JP2126712A patent/JPH0316081A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3942164A (en) * | 1975-01-30 | 1976-03-02 | Semi, Inc. | Sense line coupling reduction system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0316081A (ja) | 1991-01-24 |
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