JPH0316081A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【産業上の利用分野１ 本発明は、高速，高Ｓ／Ｎでチップ面積の縮少可能な半
導体メモリに関するものである。 ［従来の技術】 今後半導体メモリが高集積・大容量化されるにつれて、
メモリアレーの占める面積ならびにこのメモリアレー自
身が直接関係する速度あるいはＳ／Ｎに充分配慮した設
計がますます重要になる。 しかし従来方式では不充分であったが、この従来例を、
１トランジスタＭＯＳメモリを例に説明する。 第１図は、ＸとＹデコーダ（ＸＤＥＣ，ＹＤＥＣ）をほ
ぼ同じ位置に配慮することによって，後述するような、
ＸＤＥＣとＹＤＥＣを分離した方式に比べてデコーダ部
の面積を減少させた例である。しかし欠点としては、■
センスアップの制御信号φｙ用の線が、第２図に示すよ
うにメモリアレー内を途中で直角に曲がること、この制
御線の材料が、ワード線とデータ線の材料と同じなので
、この制御線の分だけ、実効的なメモリセル面積が大と
なる．したがってデコーダ面積は小になっても、メモリ
アレ−面積が大となり、結果的にチップ面積の縮少は望
めない。■デコーダの制御が複雑で、誤操作の原因とな
る、■電気的に平衡すべきデータ対線Ｄ，，Ｄ０が空間
的に離れている方式のセル（ｏｐｅｎ　ｄａｔａ　ｌｉ
ｎｅ　ａｒｒａｎｇｅｍｅｎｔあるいは１交点セルと称
す）なので雑音が大きい、ことなどがあげられる．

【発明が解決しようとする課題】

第３図は上記欠点を解消するための方式である．すなわ
ち、ＹＤＥＣとＸＤＥＣを分離し、センスアンプＳＡに
近接してレイアウトされたＹＤＥＣで選択されたφデが
出力し、これでＳＡの出力を制御し、共通の出力線Ｉ／
Ｏ，Ｉ／Ｏに出力させ方式である．しかし本方式の欠点
は、■ＹＤＥＣ，Ｉ／Ｏ線，ＳＡを、メモリアレーＭＡ
ＬとＭＡ２、あるいはＭＡ３とＭＡ４の中点にレイアウ
トするので，レイアウト困難である上に、レイアウト上
からみて、データ対称Ｄ，，　Ｄ，に容量の不平衡が生
じ易くなり雑音が大きくなる、■データ線の容量を小に
して、ＳＡ入力端への読み出し信号を大にする目的で、
１本のデータ線を２ｎ分割（本図ではｎ＝２）すると、
ＹＤＥＣ，Ｉ／Ｏ線，ＳＡともｎ組必要となり、ｎが大
になるほど面積が増大する、■１交点セルなので雑音が
大きい、ことなどがあげられる。第４図は、ＳＡとＹＤ
ＥＣを近接してレイアウトすることの困難さを解消する
ために、ＹＤＥＣをチップの片端に配置した例である。 しかし欠点としては、■ＳＡの出力を制御するφ１用の
制御線ＹＣは、第５図に示すように、データ線Ｄ，，　
Ｄ，と同じ配線機で形或され、このＹＣがＭＡＬ図を走
るので、ＭＡＬの面積がその分だけ大きくなる、■本来
なら、ＹＣには、ＳＡを制御するだけの機能をもてばよ
いなら、ＭＡ２例は不要である。しかしＤ０，Ｄ０の電
気的平衡を保つために、ＭＡ２例にも必要となる。した
がってＭＡ２もＭＡＬと同様に面積が大となる、■１交
点セルなので雑音が大きい、■ｒ　／０４％が２対必要
である、などがあげられる。第６図は他の従来例である
。データ対線が近接してレイアウトされているメモリセ
ル（ｆｏｌｄｅｄ　ｄａｔａ　ｌｉｎｅａｒｒａｒｇｅ
＋＋＋ｅｎｔ、あるいは２交点セルと称す）なので一般
に高Ｓ／Ｎであり、またＳＡをＹＤＥＣとＩ／Ｏ線とは
無関係にＭＡＬとＭＡ２の片端に配線できるので、レイ
アウトが容易である．しかし欠点としては、データ線の
容量を小にして、ＳＡ入力端への読み出し信号を大にす
る目的で、１本のデータ線を２ｎ分割（本例ではｎ＝２
）すると、Ｉ／Ｏ線とＳＡはｎ組、ＹＤＥＣは号組必要
となり、ｎが大になるほど，すなわち高集積化，大容量
化されるほど面積が大となる。 第７図は他の従来例である。利点としては、２交点セル
のレイアウトだから、データ線を２分割し、ＭＯＳＴ　
　Ｑ．．Ｑ．，Ｑ．，Ｑエで選択すれば、その中点でセ
ンスできる。したがってメモリセルＭＣからのＳＡ入力
端への読み出し信号は、データ線の容量が分割によって
半分となるから、従来方式（第６図）の２倍にできる。 欠点としては、■レイアウトは２交点セルだが、動作は
１交点セルなので雑音が大きい。■Ｉ／Ｏ線のとり出し
が片側なので、ＭＡＬ列のメモリセルＭＣへの書き込み
動作が、Ｉ／０１から百〇とＱ０ならびにＱエとＱ０を
介して行われるので低速である、■読み出し時に、増幅
された信号が、Ｑ１とＱｙ、ならびにＱ０とＱｙを介し
て、Ｉ／Ｏ，Ｉ／Ｏに出力されるので低速である、■２
交点セルのレイアウトでは、データ線ピッチが１交点セ
ルのほぼ２倍なので、ＹＤＥＣとＩ／Ｏ線をＭＡＬとＭ
Ａ２の中点であるＳＡ部に配置できない。したがって上
記のように低速になる、■■／○線をＭＡＬ例からもと
り出そうとすると、上記の低速の欠点は解決できる。し
かしＩ／Ｏ線とＹＤＥＣの分だけ面積が増大する、など
である。尚本従来例はＩＥＥＥＪ，Ｓｏｌｉｄ−Ｓｔａ
ｔｅ　Ｃｉｒｃｕｉｔｓ，　Ｖｏｌ．ＳＣ　−　１　５
，Ｎｏ．５，Ｏｃｔ．１９８０，Ｐ．８３１に記載され
ている． 第８図は従来の他の例で、詳細はｒｓｓｃｃ８　１　　
Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ，　Ｐ　．　８　４
に記載されている。利点は、２交点セルなので，低雑音
である上に、データ線を２分割し、その中点でセンスで
きる。すなわちＳＡ入力端への読み出し信号は従来方式
（第６図）の２倍にできる、ことである。 しかし欠点としては、■工／○線のとり出しが片側だか
ら，ＭＡＬに属するメモリセルＭＣへの書きこみ動作が
、Ｑ，とＱエとＱ０、ならびにＱｙとＱ４とＱ０を介し
て行われるので低速である、■読み出し時に、増幅され
た信号が、ＱエとＱｙならびにＱエとＱｙを介して、Ｉ
／Ｏ線に出力されるので、読み出し動作が低速である，
■２交点セルでは、データ線ピッチが１交点セルの２倍
なので、ＹＤＥＣとＩ／Ｏ線をＭＡＬとＭＡ２の中点で
あるＳＡ部に配置できない。したがって上記のように低
速となる．■Ｉ／Ｏ線をＭＡＬ例からもとり出そうとす
ると、上記の低速の欠点は解決できる。 しかしＩ　／Ｏ＠とＹＤＥＣ分だけ面積が増大する、な
どがあげられる． 本発明は上述した従来例の欠点をとり除くものである。

【課題を解決するための手段１ 上記目的を達戊する為に本発明では，メモリアレーを多
数のアレーに分割し，各アレーに属する複数のデータ線
に共通な共通信号線を有し、上記データ線と共通信号線
を接続する手段を有し、該手段を制御する制御線を有し
，更に，デコーダを同じ方向に配置したものである。 【作用】 本発明の構或により、大規模半導体集積回路の構或が容
易になり，メモリアレー分割及び，共通信号線らにより
、高速化が達威され、その制御を制御線によって行うの
で、装置設計の自由度が増大することができる。 （実施例１ 以下実施例で具体的に説明する。 第９図は本発明の概念を示したものである。すなわち、
ワード線Ｗとデータ線Ｄ　ｉ　ｓでマトリクスを構戊し
てメモリアレーを形戊するメモリにおいて，１本のデー
タ線を図示するようにＤ０。ｔＩ）ｏｉｔＤｏ，，　Ｄ
０，のように分割し、分割した各データ線の一部に、Ｙ
デコーダとＹドライバ（図中ではＹＤＥＣ）による出力
制御信号ＹＣｏで制御されるスイッチｓｗ．．，ｓｗ．
．，ｓｗｏ，，ｓｗ．，を設け、他に属する分割された
データ線（たとえばＤ１ｏ）と共通な共通入出力線Ｉ／
Ｏ　（０），Ｉ／Ｏ　（１）．Ｉ／Ｏ　（２），Ｉ／Ｏ
　（３）との間でデータの授受を行うようにしたもので
ある。 こうすることによって、データ線が細分化されるために
，Ｘデコーダとワードドライバ（図中ではＸＤＥＣの総
称）で選択ワード，ｍｗに現われたワード電圧によって
メモリセルＭＣからデータ線Ｄ０。に高速で高出力電圧
の読み出し信号が得られる。本方式では細分化すること
によるチップ面積の増加は抑えられる。すなわち従来例
（第３図）のように各スイッチの部分にＹＤＥＣをレイ
アウトする必要がなく、細分化されたデータ線に共通な
ＹＤＥＣまでに合うからである。 さらに第９図で、ＹＣをＤＩＪと異なる製造工程で形或
すれば、立体配線が可能となるから、メモリアレーの面
積増加はない。たとえばワード線をポリＳｉあるいはＭ
ｏなどの金属で，Ｄ１，の主要部を第１層目のＡｆｌで
、ＹＣを第２層目のＡＱで形戊することも考えられる。 あるいはワード線を第１層目のＡＱで、ＤｉＪの主要部
をｐｏｌｙｓｉあるいは拡散層で形威し、ＹＣを第２層
目のＡＱで形成することも考えられる。これは第１０．
１１の１トランジスタセルに示すようにメモリセル（第
１０図は２交点セル，第１１図は１交点セル）によって
異なるわけであるが、要するに立体配線を行えばよい。 即ち、第１２図に示す１交点セルの場合の従来例（ａ）
と本発明（ｂ）、及び第■３図に示す２交点セルの場合
の本発明（ａ）（ｂ）に於で、本発明ではＹＣ（図中破
１ｌＡ）をフード線Ｗやデータ線Ｄを設ける層とは別の
層に設けることにより、レイアウト上の問題やＹＣを設
けることによるセル面積増大の問題を解決したのである
。 更に、第１４．１５図は２交点セルにおいて、データ対
線２組で１本のＹＣを共有する例である。 第１４図は同じサブアレー内の隣接対線と共有した場合
で、（ｂ）は（ａ）のデータ線を２分割してＩ／Ｏを中
間に配置した例である。第１５図は、異なるサブアレー
内の対線とＹＣを共有したもので、（ｂ）は上記同様に
データ対線をさらに２分割した例である。 また、第１６図は、２交点セルを用いた第９図の具体例
であり、第１７図は第１６図のさらに詳細な具体例を示
す。すなわち第１６図は、データ対線、Ｄ１１，百ゴと
他のデータ対線Ｄｉｄ’，万Ｔ７に共通にＳＡを配置し
た例である。ＳＡを共通にＸＤＥＣで制御されるゲート
コントロールＧＣを介してＤ．Ｊ，ＤＩＪあるいはＤＩ
Ｊ，ＤｉＪ′　に結線し，いずれか一方の，選択された
メモリセルＭＣに属するＧＣをＯＮにすれば、ＭＣから
の読み出し信号電圧は第８図同様に充分得られる。その
信号電圧は各ＳＡで増幅され、この増幅された信号は、
ＹＤＥＣで制御されて出力されるＹＣによって制御され
る。たとえばＹＣｏが選択された結果、ＹＣ０にパルス
電圧が現われると、ＹＣｏによって制御されるＳＡの出
力だけが各Ｉ／Ｏ線Ｉ／Ｏ（０），Ｉ／Ｏ　（１），・
・・・・・に現われ，さらにリード／ラインコントロー
ル回路（ＲＷＣ）によって，アドレス信号Ａと書き込み
読み出し制御信号ＷＥに制御されたデータ出力Ｄ　ｏ　
ｕ　ｔがチップ外部にとり出される。書き込みも同様に
、チップ外部からのデータ人力Ｄｉが選択されたＩ／Ｏ
線に入力されて，選択されたＭＣに入力されることによ
って行われる。 第１７図第工８図を用いてさらに詳細に説明する．まず
プリチャージ信号φＰによって全ノード（Ｄｌ１−石，
，ＣＤ。，ＣＤ。，Ｄ。／，Ｄ。′など）が高電位にプ
リチャージされた後、ＸＤＥＣによってワード線Ｗが選
択されてワードパルスφＷが出力されると、それに接続
される全ＨＣが選択されて、それに対応したデータ線（
たとえばＤ，）に、ＭＣの記憶容量Ｃｓとデータ線の容
量とで決定される微小信号電圧が出力される。同時にダ
ミーセルＤＣからも、φｏｗをＯＮすることによってＣ
Ｄ，に参照電圧が発生する。尚、ワード線が選択される
以前に、選択されるＭＣが属さないゲートコントロール
ＧＣ’は、ＧＣＬ’はプリチャージ時の高レベルから低
レベルにすることによってＯＦＦとなり．ＧＣはＯＮの
ままとなっている。 したがって，Ｄ，，ＣＤｏにはＭＣからの情報に対応し
た信号電圧が、Ｄ．，ＣＤ０にはＤＣからの参照電圧が
現われる．この参照電圧は，ＤＣの容量Ｃｓ がｒにばれているために、ＭＣの情報″１”＜１　０　
Ｉｔに対応してＤ．，ＣＤ０に現われる読み出し電圧の
中間に設定されるから、センスアンプＳＡの入力端には
、情報“１　ｊｌ　１４　０　ＪＰに対応した微妙な変
動電圧が常に現われることになる。その後に起動パルス
φａによってＳＡを動作させて上記の差動電圧を増幅す
る。その後でＹデコーダＹＤＥＣで選択されたＹＣにφ
ｙが出力され、増幅された差動電圧は、スイッチＳＷを
経てＩ／Ｏ線に差動でとり出される。本回路の特長は、
■第８図のようにＩ／Ｏ線のとり出しが片側ではなく、
ＭＡとＭＡ’の中間になっているので高速に読み出し書
き込み動作ができる、■ブリチャージ回路ｐｃや、ＤＣ
がＭＡ，ＭＡ’に共通化されているのでそれだけ面積が
小になる、ことである。もちろんこれらの回路を共通に
せずに従来のように各ＭＡ，ＭＡ’　に配置することも
できる。尚第１８図は電源電圧Ｖｃｃ＝５Ｖの例であり
、φ，，ＧＣＬ，ＧＣＬ’が７．５ｖなのは、データ線
Ｄ，，Ｄ０に同じ電圧がプリチャージされるように、充
分高電圧を与えるためである。また、φＷ，φＯＷを７
．５Ｖにしているのは、ワード線をコンデンサで７．５
Ｖに昇圧することによって、メモリセルからの読み出し
電圧を高くとるためである。 このための具体的回路はよく知られているので図中には
省略してある。またφｙが７．５ｖなのは、ＣＤ，，　
ＣＤ，からＩ／Ｏ，Ｉ／Ｏに高速に信号がとり出せるよ
うに、ＳＷ内のＭＯＳＴのｇｍを高めるためである。φ
テを７．５Ｖに昇圧する方式は、本発明の方式に特有な
ものなので第１９〜２１図に具体的に示した。すなわち
従来は、第６図のようなデータ線Ｄ，，　Ｄ，から高速
でＩ／Ｏ線に信号をとり出す為に第１５図のような回路
が用いられている。本回路の欠点はＱ，とゐ；のゲート
電圧が、非選択の場合にフローティング状態になること
である。しかしたとえフローティングになっていても、
このゲートからの引出線は短いために、結合電圧が現わ
れてＱｔ，Ｑ．が非選択のはずなのにＯＮになることは
ない。しかしこの回路を本発明にそのまま使うわけには
いかない。なぜならＹＣはメモリアレー内をかなり長く
走る配線になり結合電圧も増大するからである。そこで
第２０，２１図の回路を用いればよい。ＱエとＱ２によ
り非選択ＹＣは低インピーダンスでアース電位になるの
で結合電圧はＹＣにほとんど現われない。 第２２図は、第１７図において、ＹＣとデータ対線Ｄ，
，　Ｄ，との結合容量を等しく、Ｄ０と５７の容量を等
しくして等価的に雑音を減少させるための一実施例であ
る。２交点セルの場合には、第１０図に示すように、Ｙ
ＣをＤ０，Ｄｏの中間にレイアウトしたとしても、層が
異なるために、，製造工程でおこるマスクずれによって
Ｄ，，Ｄ０の容量が異なってしまい、これが雑音源にも
なる。そこでマスクずれがおきても、ＹＣを対線（Ｄｏ
，Ｄ０）内のいずれか一方のデータ線に奇数回交叉させ
る（図では１回交叉）ことによって、Ｄ．Ｄ，ともにＣ
，＋Ｃ１の容量を等しく分かつことができる。 第２３図は他の一実施例で、対線同志を奇数回交叉させ
た例である． 第２４図は、第１６．１７図の実施例において、ＳＷが
ＹＣだけで制御されるのに対して、ＹＣとＸＤＥＣによ
って制御されるＩＯＣで制御される例である。すなわち
選択されたＸとＹの交点に存在するＳＷのみがＯＮとな
るから第１６図のＩ／Ｏ　（０），Ｉ／Ｏ　（１）など
に任意に出力をとり出すことができる。これは前もって
Ｉ／Ｏ　（０），Ｉ／Ｏ　（１）をデコードできること
を意味するから、ＲＷＣに簡略化された回路が採用でき
る。 第２５図は、第２４図を拡張することによって、ＹＣを
各データ対線対応ではなく、２組のデータ対線対応に設
けた例である。こうすることはよってＹＣの配線本数が
半分、すなわち配線ピッチはこれまでの実施例の２倍に
拡がるので製造が容易となる．本回路の動作は，第２４
図と同様に、ＩＯＣ　（０），ＩＯＣ　（１）とＹＣと
の一致が取れたＳＷのみがＯＮとなるが、ここでは．Ｉ
ＯＣ（０）とＩＯＣ　（１）にＸ系アドレス信号の他に
Ｙ系アドレス信号の情報が含まれている点で異なる。す
なわち，データＭＤｏ，Ｄｏの対が選ばれるときは、Ｉ
ＯＣ　（０）データ線Ｄ１，Ｄよの対が選ばれるときは
、ＩＯＣ　（０）がＸ　（Ｙ）ＤＥＣによって選択され
る（通常は信号″１”が出力される）。なお、上に述べ
たＸ系，Ｙ系アドレス信号とは，単純に平面的な２次点
の配置におけるＸ，Ｙを意味するものであり、メモリの
論理的なアドレスとは区別されるべきものであることは
言うまでもない。 なお，ここでは２組のデータ対線対応にＹＣを設けたが
、任意の組数のデータ対線に対応して設けることのでき
ることは言うまでもない。 第２６図は、上記と同様ＹＣの配線ピッチをたとえば２
倍に拡げる別の実施例であり、ここでは、Ｉ／Ｏ線を２
組設け，ＣＤＯ，ＣＤ○にはＩ／Ｏ一〇，１／リーり，
しし、，シり、ほｌ／ＩＪ−１，Ｉ／Ｏ−１をＳＷによ
って接続し、外部との受信授受を行なう構成になってい
る。この２組の工／０線は、たとえば第９図に述べたＲ
ＷＣによってそのいずれかを選択して、Ｄｉ　　Ｄｏｕ
ｔと接続するが、この他に、Ｄｉ　　Ｄｏｕｔを複数本
設け選択動作なしに，直接Ｄｉ，Ｄｏｕｔとの接続する
ことも可能である。 本実施例によっても、第２５図と同様にＹＣの配線ピッ
チを拡げることができ、製造が容具になる。 さてこれまでの実施例は、第９．１６，１．７図を基本
としてきたが，第１図に示すようにＸ，　Ｙデコーダを
近接に配置した構或がとれることも明らかである。第２
７図はそのための一実施例である。ここでは、前に述べ
た第１７図の実施例において．Ｘ，Ｙデコーダを共用し
た例を示したが，他の実施例においても同様に適用可能
なことは言うまでもない。 同図のＸＤＥＣ，Ｙ−ＤＥＣは第２８図に示すように、
時間帯を分けてＸデコーダの動作（Ａ）およびＹデコー
ダの動作（Ｂ）を行なう。ＷＤ，ＹＤによってこの出力
φｘｙとφ８，φｙの一致がとられ、ｗ，ｙｃの出力が
形或される。また第２７図でＷＤ，ＹＤは単なる論理積
の記号で示してあるが、具体的にはたとえば第２０図に
示すような回路のように構或される。以上のように形威
された、Ｗ，ＹＤは既に述べた他の実施例と同じように
、配置，配線がなされ、所定の動作を行なう。 本実施例においても第１図の従来技術で指摘した問題点
のうち、■のデコーダの制御性に関する問題点は残るが
、ＷとＹＣと異なる層の導体で形威し、また２交点形の
メモリセルを用いることにより，■，■の問題点は解決
でき、実用価値が高くなる． なお，第２７図において、図面右部に示したＸＤＥＣに
はＹデコーダの機能を持たしていないが、これはＹＣの
形成に必要とするデコーダの数が図面左部のデコーダの
数以内であることを仮定したためであり、場合によって
は右部のデコーダにも左部デコーダと同様の機能を持た
せる場合もありうる。また、ＷＤとＹＤを並置して設計
することが占有面積の関係で困難な場合には、ＹＤの回
路を複数のデコーダ部に分配して設計することも可能で
ある。 第２９図，３０図は、これまで述べてきた実施例が２交
点セルを対象にしてきたのに対して、１交点セルあるい
はフリッププロップ型のスタティック型メモリセルに対
する実施例である。第２９図のＸＤＥＣの配置について
述べる。通常の２交点セルはワード線は比較的抵抗の高
い配線機（たとえば、ｐｏｌｙｓ　ｉ　）が使用される
ので、そのワード線遅延時間が問題となる。そこでその
時間を極力小さく抑えるために、第工６図のように、ワ
ード線を分割しその中心にＸデコーダやドライバ（ＸＤ
ＥＣと総称して図示してある）を配置したわけである。 これに対し、１交点セルではワード線が抵抗の低いＡＱ
で形成されているために、ワード線を分割する必要はな
く、第２９図のようにＸＤＥＣは一端に配置でき、ドラ
イバも片側１個でよいために面積が小にできる．したが
って使用するメモリセルに応じてＸＤＥＣの位置も適宜
変えることができる。 次に以上の実施例を用いて実際にチップ設計する場合に
問題となる周辺回路の配置について、本発明と直接関連
する具体的実施例を述べる。 メモリＬＳＩは汎用性が重視されるために、世界標準の
Ｄ　Ｉ　Ｐ　（Ｄｕａｌ　Ｉｎ　Ｌｉｍｅ　Ｐａｃｈａ
ｇｅ）が用いられる。このＤＩＰには細長いチップ形状
のものほど収容しやすい．一方本発明では、データ線を
細分化することに特長がある。しかしデータ線を細分化
するほどデータ線方向、つまりＹＣ方向は長くなる。そ
こでＹＣ方向をチップ長辺方向に一致させるようにメモ
リセルを配置すれば、ＤＩＰに収容しやすいメモリセル
を設計できることになる。第１６．１７図を用いたこの
場合のチップの概念図を第３１図に示す。ここでＰＲＣ
Ｉ，ＰＲＣ２はアドレスバッファ回路やその他の制御回
路を示す。 第３２図は、前述したようにＹＣのピッチを拡げ、その
中にＹＣとは異なる信号や給電線をＹＣと同じ層を用い
て配置した例である。たとえばこの信号が周辺回路ＰＲ
ＣＩ，ＰＲＣＺ間のやりとりだけに関係する信号とすれ
ば、メモリアレー内をメモリアレーの面積を大きくする
ことなく走らせることができるから、チップ面積の低減
になる。

【発明の効果】

以上から明らかなように、本発明によれば、高速，高集
積メモリが実現できる。

【図面の簡単な説明】

第１図乃至第８図は、従来例を説明するための図、第９
図は、本発明を説明するための概念図、第１０図及び第
１１図は、メモリセルを説明するための図、第１２図（
ａ）は、本発明の一実施例（同図（ｂ））を説明するた
めの比較対照用従来例、第１２図（ｂ）及び第１３図乃
至第３２図は本発明の一実施例もしくは一実施例の要部
を示す図である。 ＳＡ・・・センスアンプ、ＹＣ・・・制御線、ＭＡ・・
・メモリアレー、Ｗ・・・ワード線、Ｄ・・・データ線
、ＭＣ・・・メモリセル、ＳＷ・・・スイッチ．ＤＣ・
・・ダミ−セル。 Ｘ（．−／／ 第２母 ６４口 察５口 察１７口 Ａ−　Ａ）斯狛 察／２図 第坤 区 ζ山冫 （４ノ 第／，５口 ＰＤＷ 卒　ノ３　６０ ｌ／Ｄ −１ ［冨二］ 華／？■ 第２な図 早ｚ２ロ 竿２３切 率ｚｊ図 第２乙口 察ｚｇ口 一一一一一一峠一と ９−′ぐ 猪２９用

Claims (1)

1. 【特許請求の範囲】 １、複数のワード線と、該ワード線と交叉するように配
   置された複数のデータ線対と、上記複数のワード線のう
   ちの一本のワード線と上記複数のデータ線対のうちの一
   対のデータ線対とが交叉する二つの部分のうち一方に設
   けられた信号を蓄積する容量と信号を読み出すトランジ
   スタとを有するメモリセルと、を有する複数のメモリア
   レーと、上記信号を増幅する複数の差動増幅器と、 上記データ線対に接続されるように設けられた共通信号
   線と、 上記データ線対と共通信号線とを接続するように設けら
   れた第１のスイッチ手段と、 上記第１のスイッチ手段を制御するための制御信号を伝
   える制御線と、 上記複数のワード線のうち少なくとも１つを選択するた
   めの第１のデコード手段と、 上記データ線対と上記共通信号線との接続を上記制御線
   を介して制御する第２のデコード手段とを有する半導体
   メモリ装置において、 上記データ線対はそれぞれ異なる信号を有するように設
   けられ、かつ、該信号は対応する差動増幅器で増幅され
   、かつ、上記第１のデコード手段と第２のデコード手段
   とはその長手方向が同じ方向になるように配置されてい
   ることを特徴とする半導体メモリ装置。 ２、特許請求の範囲第１項記載の半導体メモリ装置にお
   いて、 上記第１のスイッチは、アドレス信号によって制御され
   ることを特徴とする半導体メモリ装置。 ３、特許請求の範囲第１項又は第２項記載の半導体メモ
   リ装置において、 上記差動増幅器は、上記複数のメモリアレーの間に配置
   されることを特徴とする半導体メモリ装置。 ４、特許請求の範囲第１項乃至第３項のいずれかに記載
   の半導体メモリ装置において、 上記共通信号線は対線からなることを特徴とする半導体
   メモリ装置。 ５、特許請求の範囲第１項乃至第４項のいずれかに記載
   の半導体メモリ装置において、 上記差動増幅器は上記複数のメモリアレーで共有するよ
   うに設けられ、かつ、上記複数のメモリアレーの間に配
   置されることを特徴とする半導体メモリ装置。 ６、特許請求の範囲第１項乃至第５項のいずれかに記載
   の半導体メモリ装置において、 上記ワード線に印加される電圧は、上記データ線に表れ
   る高い電圧又は、電源電圧よりも高いことを特徴とする
   半導体メモリ装置。 ７、特許請求の範囲第１項乃至第６項のいずれかに記載
   の半導体メモリ装置において、 上記メモリアレーを少なくとも１６個有し、かつ、チッ
   プの長手方向に少なくとも８個ずつ２列に配置され、該
   列の間には上記第１若しくは第２のデコード手段が配置
   されていることを特徴とする半導体メモリ装置。 ８、特許請求の範囲第１項乃至第７項のいずれかに記載
   の半導体メモリ装置において、 上記データ線は、上記ワード線及び上記制御線を構成す
   る層とは異なる層で設けられたことを特徴とする半導体
   メモリ装置。 ９、特許請求の範囲第１項乃至第８項のいずれかに記載
   の半導体メモリ装置において、 上記データ線はチップの長手方向とほぼ同じ方向に配置
   されたことを特徴とする半導体メモリ装置。 １０、特許請求の範囲第１項乃至第９項のいずれかに記
   載の半導体メモリ装置において、 上記データ線は上記制御線とほぼ平行に配置されること
   を特徴とする半導体メモリ装置。 １１、特許請求の範囲第１項乃至第１０項のいずれかに
   記載の半導体メモリ装置において、 上記共通信号線は、上記ワード線とほぼ同じ方向に配置
   されることを特徴とする半導体メモリ装置。