CN100559504C - 具有存储器单元的集成电路器件及其实现方法和半导体存储器单元 - Google Patents
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Abstract
本发明是针对一种具有存放数据的存储器单元的集成电路器件，以及用于刷新该存储器单元中数据的刷新电路。在一个说明性的实施例中，该器件包括一个具有存储元件的存储器单元、一个读/写访问器件和一个刷新访问器件。一条读/写位线连接到该读/写访问器件，一条刷新位线连接到该刷新访问器件。一个读出放大器连接到该读/写位线，而且输入/输出电路也连接到该读/写位线。一个刷新读出放大器连接到该刷新位线。构建该存储器单元的方式为，使之在相对小而紧凑的面积上，能够提供大的电荷存储容量。
Description
技术领域
一般说来，本发明涉及半导体存储器，更确切地说，本发明涉及一种动态随机存取存储器(DRAM)，它采用支持隐藏式刷新的双端口存储器单元。
背景技术
半导体存储器器件多年来已是众所周知了。典型情况下，这种器件为以下两种类型之一：易失性存储器器件，比如动态随机存取存储器(DRAM)，以及非易失性存储器器件，比如静态随机存取存储器(SRAM)。非易失性存储器单元中一旦写入了数据之后，该存储器器件通常要把数据存放一段无限期的时间。这种单元设计为，在适当的条件下，传入该单元的电荷将无限期地保持在该单元中。电荷的无限期存储，是非易失性存储器的一个优点，不过，与易失性存储器中的存储器单元相比，非易失性存储器器件中的存储器单元通常要大许多，在半导体芯片上较大的存储器单元要消耗更大的空间。
易失性存储器器件仅仅将电荷存放非常短的一段时间，所以单元中的电荷必须定期刷新。在每个存储器单元中刷新电荷的这种需求，是易失性存储器的缺点，但是典型情况下，这些器件中的存储器单元尺寸，比非易失性存储器中的单元尺寸小得多。单元尺寸中的这种差异，使得与给定的芯片空间之内能够放置的非易失性存储器单元的数目相比，在相同的芯片空间之内能够放置多得多的易失性存储器单元。在现代的微机应用中，典型情况下需要至少是希望有大量的随机存取存储器。此外，因为希望的数据处理速度日益提高，在同一芯片的逻辑电路中已经加入了更大量的随机存取存储器。例如，典型情况下，现代微处理器包括大量的片上存储器作为缓存。随着一个阵列中存储量的增长，刷新阵列中所有存储器单元所需的时间量也相应增长，“偷去了”本来会用于“读”和“写”操作的时间。
为了开发一种系统，允许DRAM器件在多种缓存架构中取代SRAM器件，已经作出了努力。这些努力的一个主要目标，一直是在一个系统中支持更多的缓存存储器，同时降低成本。这种系统的两个需求是，DRAM缓存处理其自身的刷新需求，以及刷新操作完全是隐藏式的，即刷新操作对用户是透明的。过去利用DRAM器件来设计缓存部件的尝试，一直没有完全解决隐藏式刷新的问题。这些尝试包括使用板上SRAM来存放或者单行的DRAM数据，或者多行的DRAM数据，使得无论何时该数据被寻址时，相应的行或者若干行能够自由地刷新。这些尝试对于系统多有各种形式的约束，并且尚未见到真正支持随机存取者。
本发明消除了，或者至少是减少了上述问题。
发明内容
本发明是针对一种具有存放数据的存储器单元的集成电路器件，以及用于刷新该存储器单元中数据的刷新电路。在一个说明性的实施例中，该器件包括：一个存储器单元，具有一个存储元件、一个读/写访问器件和一个刷新访问器件，其中所述存储器单元在衬底中的蜿蜒活动区域上形成；一条读/写位线，连接到该读/写访问器件；一条刷新位线，连接到该刷新访问器件；一条读/写访问线，连接到该读/写访问器件；一条刷新访问线，连接到该刷新访问器件；一个读出放大器，连接到该读/写位线；一个输入/输出电路，连接到该读/写位线；以及一个刷新读出放大器，具有一个第一节点，连接到该刷新位线。本发明可以在一个集成电路器件中实现，也可以结合其它半导体器件，或者在单一的半导体芯片上，在单一的集成电路包之内，或者在分开的集成电路包中，利用其它电路相互连接。
在本发明的另一方面中，一种实现集成电路存储器器件的方法，包括：把一个存储器单元连接到一条第一位线，其中所述存储器单元在衬底中的蜿蜒区域上形成；通过该第一位线把一个数据写入该存储器单元；断开该存储器单元与该第一位线的连接；把该存储器单元连接到一条第二位线；通过该第二位线刷新该存储器单元中的数据；断开该存储器单元与该第二位线的连接；把该存储器单元连接到该第一位线；通过该第一位线读取该存储器单元中的数据；断开该存储器单元与该第一位线的连接；以及定期地把该存储器单元连接到该第二位线，通过该第二位线刷新该存储器单元中的数据，断开该存储器单元与该第二位线的连接。
在本发明的再一方面中，一个半导体存储器单元，包括：一个在衬底中的蜿蜒活动的区域上形成的电荷存储元件；一个第一访问晶体管，连接到该电荷存储元件并且适于把该电荷存储元件连接到一条读/写位线；以及一个第二访问晶体管，连接到该电荷存储元件并且适于把该电荷存储元件连接到一条刷新位线，第一访问晶体管具有一个连接到一条读/写字线的门接线端，第二访问晶体管具有一个连接到刷新字线的门接线端。
在本发明的再一方面中，一个半导体存储器单元，包括：一个基底；一个该基底中的蜿蜒活动区域；第一和第二平行位线分别重叠在该蜿蜒活动区域的第一和第二带；第一和第二平行字线基本上正交地延伸到第一和第二平行位线，并且分别重叠在该蜿蜒活动区域的第三和第四带；以及一个通常是矩形的电容器结构，平行于第一和第二字线之间的该蜿蜒活动区域的第五带并与之重叠。
附图说明
从本发明的如附图所示的一个优选实施例的以下说明，本发明进一步的特性和优点将变得显而易见。在附图的所有图中，相似的参考号通常是指相同的部件、元件或功能，其中：
图1是本发明的一个实施例中采用的动态随机存取存储器单元的示意图；
图2显示了本发明的一个实施例，加入单一半导体芯片上的其它集成电路中；
图3显示了一个计算机系统，其中使用了采用本发明的一个DRAM器件；
图4显示了本发明的一个实施例的一部分，其中采用了一种开放位线阵列架构；
图5显示了本发明的另一个实施例的一部分，其中采用了一种叠合位线阵列架构；以及
图6显示了一个说明性芯片布局的一部分，其中采用了双端口DRAM单元。
虽然本发明能够允许多种修改和变形，还是通过附图中的实例展示了其特定的实施例，并在本文中详细介绍。不过应当理解，本文中对于特定实施例的说明，并非试图把本发明限制在具体的公开形式中，而是相反，试图覆盖本发明的实质和范围之内所有的修改、等价形式和替换形式，如附带的权利要求书中的定义。
具体实施方式
下面介绍本发明的说明性实施例。为了清楚起见，在本说明书中没有介绍实际实现的所有特性。当然应该承认，在任何此类实际实施例的研制过程中，为了实现研制者的特定目标，比如符合系统有关的和行业有关的约束(它们会随着实现方案而变化)，必须作出许多与实现方案有关的决定。此外，还应当承认，这样一种研制的努力可能是复杂而耗时的，但是对于从本公开文件中获益的、本领域的普通技术人员，仍然会是一项例行的任务。
本文中所介绍的实施例，表示了一种新的DRAM架构，它支持缓存存储器应用中的隐藏式刷新操作。在所介绍的实施例中使用的这种DRAM单元，是一种双端口DRAM单元，包括一个电容器和两个访问晶体管。构建这种DRAM单元的方式为，该电容器是这两个访问晶体管共用的。每个访问晶体管都连接到该电容器和一条惟一的位线之间，使得这两条位线能够独立地访问该电容器。本文介绍的架构，允许为了刷新操作而使用第二端口。正常的读写操作，不允许通过存储器单元的第二端口。因此，读写操作是通过存储器单元的第一端口进行的。结果，第二端口所用的刷新读出放大器不需要I/O器件。这就通过缩小与第二端口有关的间距单元开销，减少了整体面积的负担。
图1显示了本发明的一个实施例中采用的一组动态随机存取存储器单元。一开始应当理解，实际上一个DRAM阵列会包括许多同样的单元，成行成列地分布，以便在读写操作期间访问选定的单元。此外，包含许多这种单元的一个存储器阵列，会包括常规地址解码电路、时钟电路、读出放大器电路、数据和地址缓冲区以及许多其它电路(均未显示)，它们是支持存储器的操作所需要的。再者，本发明可以有利地实施为例如微电脑的片上存储器，或者本身集成在一个存储器芯片中。例如，与其它电路即逻辑电路、处理器电路等集成为单一的集成电路芯片，或者集成在单一的集成电路包之内时，一个DRAM或其它存储器阵列，通过连接存储器阵列和片上或包中的逻辑或处理器电路之间的输入/输出电路，可以使用本发明的巨大优势。结果，DRAM和其它存储器阵列可以提供缓存存储器，为逻辑或处理器电路所用。
图2显示了一种方案，其中使用本发明的存储器器件100，与处理器电路102集成在单一的半导体芯片104中。芯片104包括导线106，用于连接信号出入芯片104。另外，存储器器件100也可以在与处理器电路102分离的一个半导体芯片中实现，两个分离的芯片可以在单一的集成电路包104中封装在一起。再有，导线106会用于连接信号出入该封装包。还可以有其它组合的变化。
同样，参考图3，本发明也可以在存储器器件110中实现，它设计为通过一条总线或多条总线112与其它集成电路器件相互连接。例如，DRAM器件110可以采用本发明，并通过互连116与存储器控制器114组合，与互连总线112、处理器118还可能有其它存储器器件120、逻辑器件122和外围设备124形成计算机系统130。以这种方式组合多种组件是众所周知的，其概括的展示如图3所示。
返回图1，在本发明的一个实施例中使用的存储器单元10，包括一个读/写场效应晶体管12，它具有源极11A和漏极11B，串联在读/写位线14和存储电容器16的存储节点15之间。存储电容器16连接在节点15和Vcc/2的参考电压17之间。读/写晶体管12还有一个门13，它可以由连接到门13的行地址字线18携带的一个信号驱动变为导通。单元10还包括一个刷新场效应晶体管20，它具有源极19A和漏极19B，串联在刷新位线22和存储电容器16的存储节点15之间。刷新晶体管20还有一个门21，它可以由连接到门21的刷新字线24携带的一个信号驱动变为导通。
以本发明的一个优选形式，读/写和刷新晶体管12和20分别形成存取电路和N通道MOS器件，它们表现出放大模式特征。当然，从本公开文件有所获益的、本领域的技术人员，可能会偏爱使用不同类型的晶体管来构建存储器阵列。同时，优选情况下存储电容器16也是半导体类型的，它在单位晶片面积上表现出高容量。不过，存储电容器16也可以使用任何适当的技术来构建，该结构不一定是一个电容器。
双晶体管单电容器的DRAM单元10的操作简介如下。为了响应单元10的一个读或写操作，对存储器阵列的一个地址进行解码，使得行地址字线18上的行地址信号变为逻辑高电平，使读/写晶体管12变为导通。刷新字线24保持在逻辑低电平，因而使刷新晶体管20维持在非导通状态。读/写晶体管12处于导通状态时，电容器16就连接到读/写位线14，将从存储器单元10读取一个数据，或者向它写入一个数据。读/写位线14还连接着一个读出放大器和其它适当的电路，以完成适当的读或写操作。读或写操作完成之后，行地址字线18将恢复逻辑低电平，读/写晶体管12将关断，再次使存储器单元10的电容器16与读/写位线14隔离。正如图1中的概括展示，应当理解，若干个存储器单元10、10A、10B等等将连接在读/写位线14和刷新位线22之间，以形成存储器阵列中的一列单元。同样，若干个存储器单元34、34A、34B等等将连接在读/写位线30和刷新位线32之间，以形成存储器阵列中的另一列单元。如图1所示，连接在读/写位线14和刷新位线22之间的存储器单元10，将与连接在读/写位线30和刷新位线32之间的存储器单元34共享读/写字线18和刷新位线24。本领域的普通技术人员完全理解存储器单元共享位线和字线并形成阵列的这种方案。
按照本发明的一个方面，存储器单元10的特征在于具有刷新端口26，专门用于刷新单元10中的一个数据。通过图1所示的刷新晶体管20访问的刷新端口26，提供了存储器单元10和刷新位线22之间的通信途径。连接着刷新位线22的，是一个刷新读出放大器40(见图4)。存储器单元10还具有一个读/写端口28，读写单元10中的一个数据时要访问该端口。通过读/写晶体管12访问读/写端口28，以提供存储器单元10和读/写位线14之间的通信途径。连接着读/写位线14的，将是一个读出放大器(未显示)，用于读取单元10，以及输入/输出电路(未显示)，能够在存储器单元10和该阵列之外的一个来源和目的地之间传递数据。用于这些目的的读出放大器和输入/输出电路在业内周知，所以构建采用本发明的实施例时，从本公开文件中获益的、本领域的普通技术人员，能够容易地采用适于这些目的的电路。
参考图4，刷新读出放大器40的一个节点43，通过一个隔离晶体管46，连接到第一刷新位线42。刷新读出放大器40的一个节点45，通过一个隔离晶体管48，连接到第二刷新位线44。通过在图4所示的、本实施例中的隔离晶体管46、48的门46A、48A处施加适当的电位，使隔离晶体管46和48维持在“通”的状态。隔离晶体管46和48用于使刷新读出放大器40的操作更加稳定。
刷新读出放大器40包括两个n型晶体管56和58，它们交叉连接在刷新读出放大器40的节点43和45之间。第一信号线68连接到交叉连接的n型晶体管56和58的漏极。刷新读出放大器40还包括两个p型晶体管52和54，它们也交叉连接在刷新读出放大器40的节点43和45之间。第二信号线70连接到交叉连接的p型晶体管52和54的源极。均衡晶体管60连接在刷新读出放大器40的节点43和45之间，两个偏置晶体管62和64串联在刷新读出放大器的节点43和45之间。均衡信号线66连接到均衡晶体管60以及偏置晶体管62和64的门上。偏置晶体管62和64之间的一个公共节点，连接到电源供应节点63。在实施本发明时，也可以使用刷新读出放大器的其它方案和形式。
图4所示的刷新读出放大器40的操作如下。在存储器单元10(图4中未显示)连接到或者第一刷新位线42或者第二刷新位线44之前，在均衡信号线66上施加一个电位。在本发明的一个实施例中，在信号线66上施加的电位幅度大约为2.5伏，这是Vcc的完全电位。在均衡信号线66上施加该电位，通过均衡晶体管60以及偏置晶体管62和64的操作，均衡了刷新读出放大器40的节点43和45上的电压。均衡了刷新读出放大器40的节点43和45上的电压之后，信号线66上的信号接地，均衡晶体管60以及偏置晶体管62和64关断。这时，存储器单元10(图4中未显示)将通过其访问晶体管20(见图1)，连接到第一刷新位线42。在这个实例中，没有存储器单元连接到第二刷新位线44。(也可以是，存储器单元10将连接到第二刷新位线44，而没有存储器单元连接到第一刷新位线42。)连接到第一刷新位线42时，存储器单元10中存在的(或者缺少的)电荷，将打破刷新读出放大器40的节点43和45之间的平衡。然后，在第一信号线68上施加一个电压，并且通过交叉连接的n型晶体管56和58的动作，节点43和45之间的电压差异将开始增加。然后，在第二信号线70上的信号从地变为大约2.5伏的完全Vcc电位之前，信号线68上的信号将接地。在信号线70上施加这个电位，通过交叉连接的p型晶体管52和54的动作，将进一步扩大刷新读出放大器40的节点43和45之间的电压差异。这时，存储器单元10的刷新晶体管20(见图1)将被关断，“捕获”存储器单元10的电容器16中的全部电荷，因此刷新存储器单元10。
图4所示的刷新位线和刷新读出放大器的方案，是一种开放位线阵列架构。在开放位线阵列架构中，位线分为两半，在读出时连接到一个差分读出放大器；在阵列中，这两半并非平行布线和相互邻近。相反，位线的两半跨越阵列的不同部分。对于本领域的普通技术人员，这种方案是众所周知的，正如过去许多存储器器件(如许多DRAM器件)已经使用了这种普通的方案。
现在参考图5，图中展示了本发明的另一个实施例，其中采用了一种叠合位线阵列架构。在叠合位线阵列架构中，位线分为两半，安排方式为相互平行和邻近(或近似如此)，并且在读出时位线的两半连接到一个读出放大器(如差分源放大器)。这种方案有时被称为叠合位线架构，它降低了读出时公共节点的噪声效应。图5中刷新读出放大器80的操作，与图4中刷新读出放大器40的操作相同。在图5所示的实施例中，一对刷新位线42A和42B，分别通过隔离晶体管46A和46B，可以分别连接到刷新读出放大器80的节点45A和43A。第二对刷新位线44A和44B，分别通过隔离晶体管48A和48B，可以分别连接到刷新读出放大器80的节点45A和43A。在图5所示的实施例中，进行刷新操作时，或者是刷新位线对42A和42B将连接到刷新读出放大器80，或者是刷新位线对44A和44B将连接到刷新读出放大器80。一般说来，不会把两对刷新位线同时连接到刷新读出放大器80。
现在参考图6，图中展示了本发明中可用的双端口DRAM单元的一种布局。电容器90是存储器单元的存储元件部分，该存储元件可以分别在节点91和93处，连接到读/写位线92或者刷新位线94。电容器90的特定结构可以存取许多可接受的形式，包括堆叠结构、梳状结构或者其它标准的电容器结构。可以采用“电容器覆盖位线”技术，也可以采用“位线覆盖电容器”技术。读/写字线96被激活时，将把存储器单元90连接到读/写位线92，而刷新字线98被激活时，将把存储器单元90连接到刷新位线94。
正如图中所示，在图6的实施例中，存储器单元需要近似为四倍特征尺寸乘四倍特征尺寸的空间，造成16平方特征尺寸的存储器单元。该单元包含在图6中四条虚线100之内。在这种情况下，“特征尺寸”近似为例如字线或位线的宽度，或者两条相邻字线或两条相邻位线之间间隔的宽度。正如图6中已经明显看出的，构建的电容器90位于相邻的字线如字线96、98之间。在图6所示的实施例中，N+活动区域102、104蜿蜒通过整个阵列。例如，N+活动区域102与触点91和93相交，N+活动区域104与触点106和108相交。访问晶体管(如图1中的晶体管12、20)位于字线(如字线96、98)覆盖N+活动区域(如N+活动区域102、104)的点上。一个蜿蜒的活动区域102，与读/写和刷新位线92、94交替，并且也与读/写和刷新字线96、98交替，这种方案允许构建具有比较大电容量值的、比较大的存储器单元。由于单元面积比较大，相应的电容量值也比较大，在刷新操作期间就能够将大量的电荷传送到刷新位线，有助于克服可能与开放位线阵列架构有关的噪声。
在本发明的一个说明性实施例中，一个半导体存储器单元，包括一个电荷存储元件16；第一访问晶体管12，连接到电荷存储元件16并且适于把电荷存储元件16连接到一条读/写位线14。第二访问晶体管20连接到电荷存储元件16并且适于把电荷存储元件16连接到一条刷新位线22。第一访问晶体管12具有一个连接到一条读/写字线18的门接线端13，第二访问晶体管20具有一个连接到刷新字线24的门接线端21。
在本发明的另一个说明性实施例中，一个半导体存储器单元，包括一个基底110和基底110中的一个蜿蜒活动区域102。第一位线92与第二位线94平行，而且第一和第二平行位线92、94分别重叠在该蜿蜒活动区域102的第一和第二带112、114。第一字线95与第二字线98平行，而且第一和第二平行字线96、98基本上正交地延伸到第一和第二位线92、94。此外，第一和第二平行字线96、98还分别重叠在蜿蜒活动区域102的第三和第四带116、118。一个通常是矩形的电容器结构90，平行于第一和第二字线96、98之间的、蜿蜒活动区域102的第五带120并与之重叠。一个第一触点91，延伸在第一位线92和蜿蜒活动区域102的第一带112之间。一个第二触点93，延伸在第二位线94和蜿蜒活动区域102的第二带114之间。如上所述，电容器结构90的位置可能覆盖第一和第二位线92、94，或者第一和第二位线92、94的位置可能覆盖电容器结构90。同样如上所述，电容器结构90可以包括堆叠结构、梳状结构或者任何其它适当的电容器结构。在展示的实施例中，蜿蜒的活动区域102包括一个N+蜿蜒活动区域。
以上公开的具体实施例仅仅是说明性的，因为对于从本文的指导中获益的、本领域的技术人员，显然本发明可以修改和以不同但是等价的方式实施。不仅如此，除了在下面的权利要求书中的介绍，对于本文展示的构造或设计的细节，并不试图进行任何限制。因此很明显，以上公开的具体实施例可以改变或修改，并且所有的这种变化都被视为在本发明的范围和实质之内。所以，本文寻求的保护正如下面的权利要求书中所设定。
Claims (54)
1.一种集成电路器件，包括：
一个存储器单元，具有一个存储元件、一个读/写访问器件和一个刷新访问器件，其中所述存储器单元在衬底中的蜿蜒活动区域上形成；
一条读/写位线，连接到该读/写访问器件；
一条刷新位线，连接到该刷新访问器件；
一条读/写访问线，连接到该读/写访问器件；
一条刷新访问线，连接到该刷新访问器件；
一个读出放大器，连接到该读/写位线；
一个输入/输出电路，连接到该读/写位线；以及
一个刷新读出放大器，具有一个第一节点，连接到该刷新位线。
2.根据权利要求1的集成电路器件，其特征在于，该存储器单元包括一个动态随机存取存储器单元。
3.根据权利要求2的集成电路器件，其特征在于，该存储器单元的宽度为四倍特征尺寸，长度为四倍特征尺寸。
4.根据权利要求2的集成电路器件，其特征在于，该刷新读出放大器包括一对交叉连接的场效应晶体管。
5.根据权利要求1的集成电路器件，其特征在于，该存储器单元是一个第一存储器单元，该刷新位线是一条第一刷新位线，该刷新访问线是一条第一刷新访问线，该集成电路器件进一步包括：
一个第二存储器单元，具有一个存储元件、一个读/写访问器件和一个刷新访问器件，其中所述第二存储器单元在衬底中蜿蜒活动区域上形成；
一条第二刷新位线，连接到第二存储器单元的刷新访问器件；以及
一条第二刷新访问线，连接到第二存储器单元的刷新访问器件，
其中第二刷新位线连接到该刷新读出放大器的一个第二节点。
6.根据权利要求5的集成电路器件，其特征在于，第一和第二存储器单元包括动态随机存取存储器单元。
7.根据权利要求6的集成电路器件，其特征在于，第一和第二存储器单元中的每一个，其宽度都为四倍特征尺寸，其长度都为四倍特征尺寸。
8.根据权利要求6的集成电路器件，其特征在于，该刷新读出放大器包括一对交叉连接的场效应晶体管。
9.根据权利要求8的集成电路器件，其特征在于，第一和第二刷新位线安排在一个开放位线阵列架构中。
10.根据权利要求8的集成电路器件，其特征在于，第一和第二刷新位线安排在一个叠合位线阵列架构中。
11.根据权利要求8的集成电路器件，进一步包括：
一个第一隔离晶体管，连接在第一刷新位线和刷新读出放大器的第一节点之间；以及
一个第二隔离晶体管，连接在第二刷新位线和刷新读出放大器的第二节点之间。
12.一种集成电路器件，包括：
一个阵列，包括多个存储器单元，每个存储器单元都具有一个存储元件、一个读/写端口和一个刷新端口，其中所述存储器单元的至少一部分在衬底中的蜿蜒活动区域上形成；
多条读/写位线，每条读/写位线都连接到多个存储器单元中至少一个的读/写端口；
多条刷新位线，每条刷新位线都连接到多个存储器单元中至少一个的刷新端口；
读/写电路，连接到多条读/写位线，该读/写电路适于从多个存储器单元读取数据和向它们写入数据；以及
刷新电路，连接到多条刷新位线，该刷新电路适于刷新多个存储器单元中存放的数据。
13.根据权利要求12的集成电路器件，其特征在于，多个存储器单元包括多个动态随机存取存储器单元。
14.根据权利要求13的集成电路器件，其特征在于，多个存储器单元中的每一个，其宽度都为四倍特征尺寸，其长度都为四倍特征尺寸。
15.根据权利要求12的集成电路器件，其特征在于，该刷新电路包括至少一对交叉连接的场效应晶体管。
16.根据权利要求15的集成电路器件，其特征在于，多条刷新位线的一条第一刷新位线，连接到至少一对交叉连接的场效应晶体管的一个第一节点，而且多条刷新位线的一条第二刷新位线，连接到至少一对交叉连接的场效应晶体管的一个第二节点。
17.根据权利要求16的集成电路器件，其特征在于，第一和第二刷新位线安排在一个开放位线阵列架构中。
18.根据权利要求16的集成电路器件，其特征在于，第一和第二刷新位线安排在一个叠合位线阵列架构中。
19.根据权利要求16的集成电路器件，进一步包括：
一个第一隔离晶体管，连接在第一刷新位线和至少一对交叉连接的场效应晶体管的第一节点之间；以及
一个第二隔离晶体管，连接在第二刷新位线和至少一对交叉连接的场效应晶体管的第二节点之间。
20.根据权利要求12的集成电路器件，进一步包括：
一个处理器，连接到所述读/写电路，并适于从所述读/写电路接受数据和向它提供数据，所述数据从多个存储器单元读取和写入这些单元。
21.根据权利要求20的集成电路器件，其特征在于，该阵列和该处理器形成于单一的半导体芯片上。
22.根据权利要求20的集成电路器件，其特征在于，该阵列和该处理器包括在单一的集成电路包之内。
23.根据权利要求20的集成电路器件，其特征在于，多个存储器单元包括多个动态随机存取存储器单元。
24.根据权利要求23的集成电路器件，其特征在于，每个动态随机存取存储器单元，其宽度都为四倍特征尺寸，其长度都为四倍特征尺寸。
25.根据权利要求20的集成电路器件，其特征在于，该刷新电路包括至少一对交叉连接的场效应晶体管。
26.根据权利要求25的集成电路器件，其特征在于，多条刷新位线的一条第一刷新位线，连接到至少一对交叉连接的场效应晶体管的一个第一节点，而且多条刷新位线的一条第二刷新位线，连接到至少一对交叉连接的场效应晶体管的一个第二节点。
27.根据权利要求26的集成电路器件，其特征在于，第一和第二刷新位线安排在一个开放位线阵列架构中。
28.根据权利要求26的集成电路器件，其特征在于，第一和第二刷新位线安排在一个叠合位线阵列架构中。
29.根据权利要求26的集成电路器件，进一步包括：
一个第一隔离晶体管，连接在第一刷新位线和至少一对交叉连接的场效应晶体管的第一节点之间；以及
一个第二隔离晶体管，连接在第二刷新位线和至少一对交叉连接的场效应晶体管的第二节点之间。
30.一种实现集成电路存储器器件的方法，包括：
把一个存储器单元连接到一条第一位线，其中所述存储器单元在衬底中的蜿蜒区域上形成；
通过该第一位线把一个数据写入该存储器单元；
断开该存储器单元与该第一位线的连接；
把该存储器单元连接到一条第二位线；
通过该第二位线刷新该存储器单元中的数据；
断开该存储器单元与该第二位线的连接；
把该存储器单元连接到该第一位线；
通过该第一位线读取该存储器单元中的数据；
断开该存储器单元与该第一位线的连接；以及
定期地把该存储器单元连接到该第二位线，通过该第二位线刷新该存储器单元中的数据，断开该存储器单元与该第二位线的连接。
31.根据权利要求30的方法，其特征在于，该存储器单元包括一个动态随机存取存储器单元。
32.根据权利要求30的方法，其特征在于，通过该第二位线刷新该存储器单元中的数据包括：
把该第二位线连接到一个刷新读出放大器；
读出该存储器单元中存放的电荷；以及
通过该第二位线向该存储器单元恢复电荷。
33.根据权利要求30的方法，其特征在于，通过该第二位线刷新该存储器单元中的数据包括：
把该第二位线连接到一个刷新读出放大器的第一节点；
把一条参考位线连接到该刷新读出放大器的第二节点；
读出该第二位线和个参考位线之间的电位差异；
放大该电位差异；以及
通过该第二位线，将电荷传入该存储器单元。
34.一种包括集成电路器件的系统，包括：
一个阵列，包括多个存储器单元，每个存储器单元都具有一个存储元件、一个读/写端口和一个刷新端口，其中所述存储器单元的至少一部分在衬底中的蜿蜒活动区域上形成；
多条读/写位线，每条读/写位线都连接到多个存储器单元中至少一个的读/写端口；
多条刷新位线，每条刷新位线都连接到多个存储器单元中至少一个的刷新端口；
读/写电路，连接到多条读/写位线，该读/写电路适于从多个存储器单元读取数据和向它们写入数据；
刷新电路，连接到多条刷新位线，该刷新电路适于刷新多个存储器单元中存放的数据；
一条总线，连接到该读/写电路，该总线适于传送数据往来于该读/写电路；以及
一个处理器，连接到该总线，并适于向该阵列提供数据和从它接受数据。
35.根据权利要求34的系统，其特征在于，多个存储器单元包括多个动态随机存取存储器单元。
36.根据权利要求35的系统，其特征在于，每个动态随机存取存储器单元，其宽度都为四倍特征尺寸，其长度都为四倍特征尺寸。
37.根据权利要求34的系统，其特征在于，该刷新电路包括至少一对交叉连接的场效应晶体管。
38.根据权利要求37的系统，其特征在于，多条刷新位线的一条第一刷新位线，连接到至少一对交叉连接的场效应晶体管的一个第一节点，而且多条刷新位线的一条第二刷新位线，连接到至少一对交叉连接的场效应晶体管的一个第二节点。
39.根据权利要求38的系统，其特征在于，第一和第二刷新位线安排在一个开放位线阵列架构中。
40.根据权利要求38的系统，其特征在于，第一和第二刷新位线安排在一个叠合位线阵列架构中。
41.根据权利要求38的系统，进一步包括：
一个第一隔离晶体管，连接在第一刷新位线和至少一对交叉连接的场效应晶体管的第一节点之间；以及
一个第二隔离晶体管，连接在第二刷新位线和至少一对交叉连接的场效应晶体管的第二节点之间。
42.一种半导体存储器单元，包括：
一个在衬底中的蜿蜒活动的区域上形成的电荷存储元件；
一个第一访问晶体管，连接到该电荷存储元件并且适于把该电荷存储元件连接到一条读/写位线；以及
一个第二访问晶体管，连接到该电荷存储元件并且适于把该电荷存储元件连接到一条刷新位线，
第一访问晶体管具有一个连接到一条读/写字线的门接线端，第二访问晶体管具有一个连接到刷新字线的门接线端。
43.根据权利要求42的半导体存储器单元，其特征在于，该电荷存储元件包括一个电容器。
44.根据权利要求42的半导体存储器单元，其特征在于，该电荷存储元件包括第一和第二接线端，该第一接线端连接到该第一访问晶体管和该第二访问晶体管，该第二接线端连接到一个电压供应源。
45.一种半导体存储器单元，包括：
一个基底；
一个该基底中的蜿蜒活动区域；
第一和第二平行位线分别重叠在该蜿蜒活动区域的第一和第二带；
第一和第二平行字线正交地延伸到第一和第二平行位线，并且分别重叠在该蜿蜒活动区域的第三和第四带；以及
一个矩形的电容器结构，平行于第一和第二字线之间的该蜿蜒活动区域的第五带并与之重叠。
46.根据权利要求45的半导体存储器单元，其特征在于，该电容器结构覆盖该第一和第二位线。
47.根据权利要求45的半导体存储器单元，其特征在于，该第一和第二位线覆盖该电容器结构。
48.根据权利要求45的半导体存储器单元，其特征在于，该电容器结构包括一种堆叠结构。
49.根据权利要求45的半导体存储器单元，其特征在于，该电容器结构包括一种梳状结构。
50.根据权利要求45的半导体存储器单元，其特征在于，该蜿蜒活动区域包括一个N+蜿蜒活动区域。
51.根据权利要求45的半导体存储器单元，其特征在于，该电容器结构部分地覆盖该第一和第二字线，并且延伸至超过该第一和第二位线。
52.根据权利要求45的半导体存储器单元，进一步包括：
一个第一访问晶体管，包括该第一字线和该蜿蜒活动区域的第三带之间覆盖的一个区域；以及
一个第二访问晶体管，包括该第二字线和该蜿蜒活动区域的第四带之间覆盖的一个区域。
53.根据权利要求45的半导体存储器单元，进一步包括：
一个第一触点，延伸在该第一位线和该蜿蜒活动区域的第一带之间；以及
一个第二触点，延伸在该第二位线和该蜿蜒活动区域的第二带之间。
54.根据权利要求45的半导体存储器单元，其特征在于，该存储器单元的宽度为四倍特征尺寸，长度为四倍特征尺寸。
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