KR100702355B1 - 은닉 리프레시를 지원하는 듀얼 포트 셀을 구비한 반도체메모리 - Google Patents
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Abstract
본 발명은 데이터를 저장하기 위한 메모리 셀과, 메모리 셀내의 그 데이터를 리프레시하기 위한 리프레시 회로를 구비하는 집적 회로 장치에 관한 것이다. 일 예시적 실시예에서, 장치는 저장 소자와, 판독/기록 액세스 장치와, 리프레시 액세스 장치를 구비하는 메모리 셀을 포함한다. 판독/기록 디지트 라인은 판독/기록 액세스 장치에 결합되고, 리프레시 디지트 라인은 리프레시 액세스 장치에 결합된다. 감지 증폭기가 판독/기록 디지트 라인에 결합되고, 입력/출력 회로가 판독/기록 디지트 라인에 결합된다. 리프레시 감지 증폭기가 리프레시 디지트 라인에 결합된다. 메모리 셀은 비교적 작은 소형 영역에서 큰 전하 저장 용량을 제공하는 방식으로 구성되어 있다.
메모리 셀, 리프레시 회로, 저장 소자, 판독/기록 액세스 장치, 리프레시 액세스 장치, 판독/기록 디지트 라인, 감지 증폭기
Description
본 발명은 일반적으로 반도체 메모리들에 관한 것으로, 특히 은닉 리프레시를 지원하는 듀얼 포트 메모리 셀을 채용하는 다이나믹 랜덤 액세스 메모리(DRAM)에 관한 것이다.
반도체 메모리 장치들은 다년간 널리 공지되어 있다. 이런 장치들은 통상적으로 두 가지 유형들, 즉, 다이나믹 랜덤 액세스 메모리들(DRAM들) 같은 휘발성 메모리 장치들과, 정적 랜덤 액세스 메모리들(SRAM들) 같은 비휘발성 메모리 장치들 중 하나이다. 비휘발성 메모리 장치들은 일반적으로, 데이터가 메모리 셀들내에 기록되고 나면, 무한한 시간 기간 동안 데이터를 저장한다. 셀내에 배치된 전기 전하가 적합한 조건들하에서 무한히 셀 내에 남아 있도록 셀들이 설계된다. 전기 전하의 무한 저장은 비휘발성 메모리들의 장점이지만, 그러나, 이런 장치내의 메모리 셀은 일반적으로 휘발성 메모리내의 메모리 셀에 비해 매우 크며, 이 보다 큰 메모리 셀들은 반도체 다이(die)상의 보다 큰 공간을 소모한다.
휘발성 메모리 장치들은 단지 매우 짧은 시간 기간 동안만 전기 전하를 저장하며, 셀들내의 전기 전하는 주기적으로 리프레시되어야만 한다. 메모리 셀들 각각의 전기 전하를 리프레시하여야 하는 이 요구조건은 휘발성 메모리들의 단점이지만, 이들 장치들의 메모리 셀 크기는 통상적으로 비휘발성 메모리들의 셀 크기 보다 매우 작다. 이 셀 크기들의 차이는 동일 다이 공간내에 배치될 수 있는 비휘발성 메모리 셀들의 수에 비해, 주어진 다이 공간내에 보다 많은 수의 휘발성 메모리 셀들이 배치될 수 있게 한다. 현대 마이크로컴퓨터 응용분야들에서, 일반적으로 대량의 임의 접근 메모리가 필요하거나, 또는, 적어도 바람직하다. 또한, 데이터 처리 속도들의 가능한 최대한의 증가에 대한 소망으로 인하여, 논리 회로를 가진 동일 다이내에 보다 많은 양의 임의 접근 메모리가 통합되고 있다. 예로서, 현대 마이크로프로세서들은 통상적으로 캐시로서 기능하기 위해 대량의 온-칩 메모리를 포함한다. 어레이내의 메모리의 양이 증가하면, 어레이내의 모든 메모리 셀들을 리프레시하기 위해 소요되는 시간의 양도 마찬가지로 증가하고, "판독" 및 "기록" 동작들을 위해 사용될 수도 있는 시간을 "빼앗게(stealing)"된다.
DRAM 장치들이 다양한 캐시 아키텍쳐들에서 SRAM 장치들을 대체할 수 있게 하는 시스템을 개발하기 위한 노력들이 이루어져오고 있다. 이들 노력들의 주된 목적은 시스템내의 보다 많은 양의 캐시 메모리를 지원하면서, 동시에 비용을 감소시키는 것이다. 이런 시스템의 두 가지 요구조건들은, DRAM 캐시가 그 소유의 리프레시 요구조건들을 취급하는 것과, 리프레시 동작들이 완전히 은닉되게 하는 것, 즉, 리프레시 동작들이 사용자에 대해 투명하게 하는 것이다. DRAM 장치들을 가진 캐시부들을 설계하기 위한 종래의 시도들은 이 은닉 리프레시 문제를 완전히 해결하지 못하였다. 이들 시도들은 DRAM 데이터의 단일 행(row) 또는 DRAM 데이터의 다수의 행들 중 어느 한쪽을 저장하기 위해 온-보드 SRAM을 사용하여, 이 데이터가 어드레스될 때마다, 대응 행 또는 행들이 자유롭게 리프레시되게 하는 것을 포함한다. 대부분의 이들 시도들은 다양한 방식들로 시스템을 속박하며, 진정한 임의 접근을 지원하는 것으로 볼 수 없다.
본 발명은 상술한 문제점들을 제거하거나, 적어도 감소시킨다.
본 발명은 데이터를 저장하기 위한 메모리 셀과, 메모리 셀 내의 그 데이터를 리프레시하기 위한 리프레시 회로를 구비하는 집적 회로 장치에 관한 것이다. 일 예시적 실시예에서, 장치는 저장 소자를 가지는 메모리 셀과, 판독/기록 액세스 장치와, 리프레시 액세스 장치를 포함한다. 판독/기록 디지트 라인은 판독/기록 액세스 장치에 결합되고, 리프레시 디지트 라인은 리프레시 액세스 장치에 결합된다. 감지 증폭기가 판독/기록 디지트 라인에 결합되고, 입력/출력 회로가 판독/기록 디지트 라인에 결합된다. 리프레시 감지 증폭기는 리프레시 디지트 라인에 결합된다. 본 발명은 집적 회로 메모리 장치에 구현되거나, 단일 집적 회로 패키지내의 단일 반도체 칩상의, 또는, 다른 전기 회로에 의해 상호접속된 별개의 집적 회로 패키지들내의 다른 반도체 장치들과 조합될 수 있다.
본 발명의 다른 측면에서, 집적 회로 장치 동작 방법은 메모리 셀을 제 1 디지트 라인에 결합하고, 제 1 디지트 라인을 통해 메모리 셀내에 데이터를 기록하고, 제 1 디지트 라인으로부터 메모리 셀을 분리시키고, 메모리 셀을 제 2 디지트 라인에 결합하고, 제 2 디지트 라인을 통해 메모리 셀내의 데이터를 리프레시하고, 제 2 디지트 라인으로부터 메모리 셀을 분리시키고, 메모리 셀을 제 1 디지트 라인에 결합하고, 제 1 디지트 라인을 통해 메모리 셀내의 데이터를 판독하고, 제 1 디지트 라인으로부터 메모리 셀을 분리시키고, 주기적으로, 메모리 셀을 제 2 디지트 라인에 결합하여 제 2 디지트 라인을 통해 메모리 셀내의 데이터를 리프레시하고 메모리 셀을 제 2 디지트 라인으로부터 분리시키는 것을 포함한다.
본 발명의 또 다른 측면에서, 반도체 메모리 셀은 전하 저장 소자와, 전하 저장 소자에 결합되어 전하 저장 소자를 판독/기록 디지트 라인에 결합시키도록 적용되는 제 1 액세스 트랜지스터와, 전하 저장 소자에 결합되어 전하 저장 소자를 리프레시 디지트 라인에 결합시키도록 적용되는 제 2 액세스 트랜지스터를 포함한다. 제 1 액세스 트랜지스터는 판독/기록 워드 라인에 결합된 게이트 단자를 가지고, 제 2 액세스 트랜지스터는 리프레시 워드 라인에 결합된 게이트 단자를 가진다.
본 발명의 또 다른 측면에서, 반도체 메모리 셀은 기판과, 기판내의 사형(serpentine) 액티브 영역을 포함한다. 제 1 및 제 2 평행 디지트 라인들은 각각 사형 액티브 영역의 제 1 및 제 2 영역들에 중첩한다. 제 1 및 제 2 평행 워드 라인들은 제 1 및 제 2 평행 디지트 라인들과 실질적으로 직교하며, 각각 사형 액티브 영역의 제 3 및 제 4 영역들과 중첩한다. 실질적인 직사각형 커패시터 구조는 제 1 및 제 2 워드 라인들 사이의 사형 액티브 영역의 제 5 영역에 평행으로 중첩배설 된다.
본 발명의 다른 특징들 및 장점들은 첨부 도면들에 예시된 바와 같은, 본 발명의 양호한 실시예에 대한 하기의 설명으로부터 명백해질 것이며, 첨부 도면들에서는 일반적으로 유사 참조 번호들이 도면 전반에 걸쳐 동일 부품들, 소자들, 또는 기능들을 지시하고 있다.
도 1은 본 발명의 일 실시예에 채용된 다이나믹 랜덤 액세스 메모리의 개략도.
도 2는 단일 반도체 칩상의 다른 집적 회로와 통합된 본 발명의 일 실시예를 예시하는 도면.
도 3은 본 발명을 채용하는 DRAM 장치가 사용되는 컴퓨터 시스템을 예시하는 도면.
도 4는 오픈 디지트 라인 어레이 아키텍쳐가 채용되는 본 발명의 일실시예의 일부를 도시하는 도면.
도 5는 폴디드 비트 라인 아키텍쳐가 채용되는 본 발명의 다른 실시예의 일부를 도시하는 도면.
도 6은 듀얼 포트 DRAM 셀들이 채용되는 한가지 예시적 칩 레이아웃의 일부를 예시하는 도면.
본 발명은 다양한 변형들 및 대안적 형태들이 존재하지만, 그 특정 실시예들이 도면에 예로서 도시되어 있으며, 여기서, 상세히 설명된다. 그러나, 본 명세서의 특정 실시예들의 설명은 본 발명을 기술된 특정 형태들에 한정 하고자하는 것이 아니며, 반대로, 첨부된 청구항들에 규정된 바와 같은 본 발명의 개념 및 범주내에 포함되는 모든 변형들, 등가체들 및 대안들을 포괄한다.
본 발명의 예시적 실시예들이 후술된다. 명료성의 관점에서, 실제 구현의 모든 특징부들을 본 명세서에서 설명하지는 않는다. 물론, 모든 이런 실제 실시예의 개발시, 각 구현 마다 서로 다른, 시스템 관련 및 사업 관련 제약들에 대한 순응 같은 다수의 구현-특정 판정들이 개발자의 특정 목적들을 달성하기 위해 이루어져야만 한다는 것을 인지하여야 한다. 또한, 이런 개발 노력은 복잡하고 시간 소모적일 수 있지만, 그럼에도 불구하고, 본 내용의 급부를 가진 본 기술 분야의 숙련자들이 취하는 경로가 된다.
여기에 기술된 실시예는 캐시 메모리 어플리케이션들을 위한 은닉 리프레시 동작들을 지원하는 신규한 DRAM 아키텍쳐를 나타낸다. 기술된 실시예에 사용되는 DRAM 셀은 하나의 커패시터와 두 개의 액세스 트랜지스터들을 포함하는 듀얼 포트 DRAM이다. DRAM 셀은 커패시터가 두 액세스 트랜지스터들에 공유되는 방식으로 구성된다. 각 액세스 트랜지스터는 커패시터와 고유 디지트 라인 사이에 결합되어 두 디지트 라인들에 의한 커패시터에 대한 독립적 액세스를 허용한다. 여기에 기술된 아키텍쳐는 리프래시 동작들을 위해 제 2 포트를 사용할 수 있게 한다. 정상적 판독 또는 기록 동작들은 메모리 셀의 제 2 포트에 의해 허용되지 않는다. 대신, 판독 및 기록 동작들은 메모리 셀의 제 1 포트를 경유하여 수행된다. 결과적으로, 제 2 포트에 의해 사용되는 리프레시 감지 증폭기는 어떠한 I/O 장치들도 필요로 하지 않는다. 이는 제 2 포트와 연계된 피치 셀 오버헤드를 최소화시킴으로써 전체 면적 패널티(penalty)를 감소시킨다.
도 1은 본 발명의 일 실시예에 채용된 다이나믹 랜덤 액세스 메모리 셀들의 일족을 예시한다. 먼저, 실시시 DRAM 어레이는 판독 및 기록 동작들 동안 선택된 셀들을 액세스하기 위해 열들 및 행들로 배열된 다수의 유사한 셀들을 포함한다는 것을 이해하여야 한다. 부가적으로, 다수의 이런 셀들을 채용하는 메모리 어레이는 종래의 어드레스 디코드 회로들, 클록킹 회로들, 감지 증폭기 회로들, 데이터 및 어드레스 버퍼들 및 메모리 동작들을 위해 필요한 다수의 다른 회로들(전부 미도시)을 포함한다. 또한, 본 발명은 예로서, 마이크로컴퓨터를 가지는 온-칩 메모리로서 적합하게 구현되거나, 그 자체로 메모리칩내에 집적될 수 있다. 다른 회로, 예로서, 예를 들어, 논리 회로, 프로세서 회로 등과 함께 단일 집적 회로 다이내로, 또는, 단일 집적 회로 패키지내에 집적될 때, DRAM 및 다른 메모리 어레이는 메모리 어레이와 온-칩 또는 인-패키지 로직 또는 프로세서 회로 사이에 입력/출력 회로를 결합함으로써 매우 양호하게 본 발명을 채용할 수 있다. 결과적으로, DRAM 또는 다른 메모리 어레이는 논리 또는 프로세서 회로에 의해 사용되는 캐시 메모리를 제공할 수 있다.
도 2는 본 발명을 사용하는 메모리 장치(100)가 프로세서 회로(102)와 함께 단일 반도체 칩(104)으로 집적되어 있는 배열을 예시한다. 칩(104)은 칩(104) 내외로의 신호들을 결합하기 위한 리드들(leads)(106)을 포함한다. 대안적으로, 메모리 장치(100)는 프로세서 회로(102)와 별개로 반도체 칩에서 구현될 수 있으며, 두 개의 별개의 칩들이 단일 집적 회로 패키지(104)로 함께 패키징될 수 있다. 다시, 리드들(106)은 패키지의 내외로의 신호들의 결합을 제공한다. 다양한 다른 조합들도 이루어질 수 있다.
마찬가지로, 도 3을 참조하면, 본 발명은 버스 또는 버스들(112)에 의해 다른 집적 회로 장치들과 상호접속되도록 설계된 메모리 장치(110)내에 실현될 수 있다. 예로서, DRAM 장치(110)는 본 발명을 채용할 수 있고, 컴퓨터 시스템(130)을 형성하기 위하여, 상호접속부들(116), 상호접속 버스(112), 프로세서(118) 및 가능한 다른 메모리 장치들(120), 논리 장치들(122) 및 주변 장치들(124)과 조합된다. 이 유형의 다양한 콤포넌트들의 조합들이 널리 공지되어 있으며, 이런 일반적인 예가 도 3에 도시되어 있다.
도 1로 돌아가서, 본 발명의 일 실시예에 사용되는 메모리 셀(10)은 판독/기록 디지트 라인(14)과 저장 커패시터(16)의 저장 노드(15) 사이에 직렬로 접속된 소스(11A) 및 드레인(11B)을 구비한 판독/기록 전계-효과 트랜지스터(12)를 포함한다. 저장 커패시터(16)는 노드(15)와 Vcc/2의 기준 전압(17) 사이에 접속된다. 또한, 판독/기록 트랜지스터(12)는 게이트(13)를 가지며, 이는 게이트(13)에 접속된 행(row) 어드레스 워드 라인(18)에 의해 운반되는 신호에 의해 도전상태로 구동될 수 있다. 또한, 셀(10)은 리프레시 디지트 라인(22)과 커패시터(16)의 저장 노드(15) 사이에 직렬로 접속된 소스(19A)와 드레인(19B)을 가지는 리프레시 전계-효과 트랜지스터(20)를 포함한다. 또한, 리프레시 트랜지스터(20)는 게이트(21)에 접속된 리프레시 워드 라인(24)에 의해 운반되는 신호에 의해 도전 상태로 구동될 수 있는 게이트(21)를 구비한다.
본 발명의 양호한 형태에서, 기록/판독 및 리프레시 트랜지스터들(12 및 20) 각각은 액세스 회로들을 형성하며, 증가형(inhancement mode) 특성들을 나타내도록 구성된 N-채널 MOS 장치들이다. 물론, 본 내용의 급부를 가지는 본 기술 분야의 숙련자들은 다른 유형의 트랜지스터를 사용하여 메모리 어레이를 구성할 수 있다. 또한, 저장 커패시터(16)는 단위 웨이퍼 면적당 높은 커패시턴스를 나타내는 반도체형으로 이루어지는 것이 적합하다. 그러나, 저장 커패시터(16)는 소정의 적절한 기술을 사용하여 구성될 수 있으며, 이 구조는 커패시터일 필요는 없다.
2-트랜지스터, 1-커패시터 DRAM 셀(10)의 동작을 이하 간략히 설명한다. 셀(10)의 판독 또는 기록 동작에 응답하여, 메모리 어레이에 대한 어드레스가 디코딩되고, 그래서, 행 어드레스 워드 라인(18)상의 열 어드레스 신호가 논리 고 레벨(high logic level)로 구동되고, 여기서, 판독/기록 트랜지스터(12)가 도전상태로 구동된다. 리프레시 워드 라인(24)은 논리 저 레벨(logic low level)로 남아있고, 그에 의해, 리프레시 트랜지스터(20)를 비도전 상태로 유지한다. 도전 상태의 판독/기록 트랜지스터들(12)로, 커패시터(16)는 판독/기록 디지트 라인(14)에 결합되고, 데이터가 메모리 셀(10)로부터 판독되거나 그에 기록된다. 감지 증폭기 및 다른 적합한 회로는 적합한 판독 또는 기록 동작을 달성하기 위해 판독/기록 디지트 라인(14)에 결합된다. 판독 또는 기록 동작의 완료시, 행 어드레스 워드 라인(18)이 논리 저 레벨로 복귀되고, 판독/기록 트랜지스터(12)가 오프 상태로 전환되어 다시 메모리 셀(10)의 커패시터(16)를 판독/기록 디지트 라인(14)으로부터 격리시킬 것이다. 도 1에 개괄적으로 예시되어 있는 바와 같이, 메모리 어레이내의 셀들의 열(column)을 형성하기 위해, 다수의 메모리 셀들(10, 10A, 10B 등)이 판독/기록 디지트 라인(14)과 리프레시 디지트 라인(22) 사이에 접속된다. 유사하게, 메모리 어레이내의 셀들의 다른 열(column)을 형성하기 위해 판독/기록 디지트 라인(30)과 리프레시 디지트 라인(32) 사이에 다수의 메모리 셀들(34, 34A, 34B 등)이 결합된다. 도 1에 예시된 바와 같이, 판독/기록 디지트 라인(14)과 리프레시 디지트 라인(22) 사이에 결합된 메모리 셀(10)은 판독/기록 워드 라인(18) 및 리프레시 워드 라인(24)을 메모리 셀(34)과 공유하며, 메모리 셀(34)은 판독/기록 디지트 라인(30)과 리프레시 디지트 라인(32) 사이에 결합되어 있다. 본 기술 분야의 숙련자들은 디지트 라인들 및 워드 라인들을 공유하고 어레이를 형성하는 메모리 셀들의 이 배열을 잘 이해할 것이다.
본 발명의 일 측면에 따라서, 메모리 셀(10)은 셀(10)내의 데이터를 리프레시하기 위해 전용 리프레시 포트(26)를 가진다. 도 1에 도시된 리프레시 트랜지스터(20)에 의해 액세스되는 리프레시 포트(26)는 메모리 셀(10)과 리프레시 디지트 라인(22) 사이의 통신을 제공한다. 리프레시 라인(22)에는 리프레시 감지 증폭기(40)(도 4 참조)가 결합되어 있다. 또한, 메모리 셀(10)은 셀(10)내의 데이터가 판독 또는 기록될 때, 액세스되는 판독/기록 포트(28)를 가진다. 판독/기록 포트(28)는 메모리 셀(10)과 판독/기록 디지트 라인(14) 사이의 통신을 제공하기 위해 판독/기록 트랜지스터(12)에 의해 액세스된다. 판독/기록 디지트 라인(14)에는 메모리 셀(10)과 어레이 외부의 소스 또는 착신지 사이에서 데이터가 전달될 수 있게 하는 입력/출력 회로(도시 없음)뿐만 아니라 셀(10)을 판독하기 위한 감지 증폭기들(도시 없음)이 결합된다. 이들 목적들을 위한 감지 증폭기들 및 입력/출력 회로는 본 기술 분야에 공지되어 있으며, 본 발명의 급부를 가지는 본 기술 분야의 숙련자들은 본 발명을 채용하는 실시예를 구성할 때, 이런 목적들을 위해 적절한 회로를 쉽게 구현할 수 있을 것이다.
도 4를 참조하면, 리프레시 감지 증폭기(40)의 노드(43)는 격리 트랜지스터(46)에 의해 제 1 리프레시 디지트 라인(42)에 결합된다. 리프레시 감지 증폭기(40)의 노드(45)는 격리 트랜지스터(48)에 의해 제 2 리프레시 디지트 라인(44)에 결합된다. 도 4에 예시된 본 실시예의 격리 트랜지스터들(46, 48)은 격리 트랜지스터들(46, 48)의 게이트들(46A, 48A)에 적절한 전위를 인가함으로써 "온" 상태로 유지된다. 격리 트랜지스터들(46, 48)은 리프레시 감지 증폭기(40)의 동작을 안정화하도록 기능한다.
리프레시 감지 증폭기(40)는 두 개의 n-형 트랜지스터들(56, 58)을 포함하고, 이들은 리프레시 감지 증폭기(40)의 노드들(43 및 45) 사이에 교차-결합된된다. 제 1 신호 라인(68)은 교차-결합된된 n-형 트랜지스터들(56, 58)의 드레인들에 결합된다. 또한, 리프레시 감지 증폭기(40)는 감지 증폭기(40)의 노드들(43, 45) 사이에 역시 교차-결합된되어 있은 두 개의 p-형 트랜지스터들(52, 54)을 포함한다. 제 2 신호 라인(70)은 두 개의 상호 결합된 p-형 트랜지스터들(52, 54)의 소스들에 결합된다. 등화(equalizing) 트랜지스터(60)는 리프레시 감지 증폭기(40)의 노드들(43, 45) 사이에 결합되고, 두 개의 바이어스 트랜지스터들(62, 64)은 리프레시 감지 증폭기의 노드들(43, 45) 사이에 직렬 접속 및 결합된다. 등화 신호 라 인(66)은 등화 트랜지스터(60)와 바이어스 트랜지스터들(62, 64)의 게이트들에 결합된다. 바이어스 트랜지스터들(62, 64) 사이의 공통 노드는 전원 노드(63)에 결합된다. 리프레시 증폭기들의 다른 배열들 및 형태들이 대안적으로 본 발명의 구현에 사용될 수 있다.
도 4에 예시된 리프레시 감지 증폭기(40)의 동작은 하기와 같다. 메모리 셀(10)(도 4에 도시 없음)이 제 1 리프레시 디지트 라인(42) 또는 제 2 리프레시 디지트 라인(44) 중 어느 하나에 결합되기 이전에, 등화 신호 라인(66)에 전위가 인가된다. 본 발명의 일 실시예에서, 신호 라인(66)에 인가된 전위의 크기는 약 2.5V이며, 이는 완전 Vcc 전위(full Vcc potential)이다. 등화 트랜지스터(60)와 바이어스 트랜지스터들(62, 64)의 동작에 의한, 등화 신호 라인(66)에서의 전위의 인가는 리프레시 감지 증폭기(40)의 노드들(43, 45) 상의 전압 전위들을 등화한다. 리프레시 감지 증폭기(40)의 노드들(43, 45)상의 전압들이 등화되었을 때, 신호 라인(66)상의 신호는 접지로 구동되고, 등화 트랜지스터(60) 및 바이어스 트랜지스터들(62, 64)은 턴 오프된다. 이때, 메모리 셀(10)(도 4에 도시 없음)이 그 액세스 트랜지스터(20)(도 1 참조)에 의해 제 1 리프레시 디지트 라인(42)에 결합된다. 본 실시예에서는 어떠한 메모리 셀도 제 2 리프레시 디지트 라인(44)에 결합되지 않는다.(대안적으로, 메모리 셀(10)이 제 2 리프레시 디지트 라인(44)에 결합되고, 어떠한 메모리 셀도 제 1 리프레시 디지트 라인(42)에 결합되지 않는다). 제 1 리프레시 디지트 라인(42)이 결합되었을 때, 메모리 셀(10)내에 제공되는(또는, 그로부터 제거되는) 전하는 리프레시 감지 증폭기(40)의 노드들(43, 45) 사이의 균형을 전복시킨다. 그후, 제 1 신호 라인(68)에 전압 전위가 인가되고 교차-결합된된 n-형 트랜지스터들(56, 58)의 작용을 통해, 노드들(43, 45) 사이의 전압차가 증가하기 시작한다. 그후, 신호 라인(68)상의 신호는 제 2 신호 라인(70)상의 신호가 접지로부터 약 2.5V의 완전 Vcc 전위로 취해지기 이전에 접지로 구동된다. 교차-결합된 p-형 트랜지스터들(52 와 54)의 작용을 통한 신호 라인(70)에 대한 이 전위의 인가는 리프레시 감지 증폭기(40)의 노드들(43, 45) 사이의 전압차를 추가로 증폭시킨다. 이때, 메모리 셀(10)의 리프레시 트랜지스터(20)(도 1 참조)는 오프 상태로 전환되고, 메모리 셀(10)의 커패시터(16)내의 총 전하를 "포획(capturing)"하며, 따라서, 메모리 셀(10)을 리프레시한다.
도 4에 예시된 리프레시 디지트 라인들 및 리프레시 감지 증폭기의 배열은 오픈 디지트 라인 어레이 아키텍쳐이다. 오픈 디지트 라인 어레이 아키택쳐는, 감지 동안 차등 감지 증폭기에 결합된 두 디지트 라인 절반들이 어레이내에서 서로 평행 및 인접한 디지트 라인들끼리 라우팅되지 않는, 아키텍쳐이다. 오히려, 두 디지트 라인 절반들은 어레이의 서로 다른 부분들에 스패닝(span)한다. 이 배열은 다수의 메모리 장치들(예로서, 다수의 DRAM 장치들)이 이 일반적인 배열을 과거에 사용해왔기 때문에, 본 기술 분야의 숙련자들에게 널리 공지되어 있는 것이다.
이제 도 5를 참조하면, 폴디드 디지트 라인 어레이 아키텍쳐(folded digit line array architecture)가 사용되는 본 발명의 다른 실시예가 예시되어 있다. 폴디드 디지트 라인 어레이 아키텍쳐는, 두 디지트 라인 절반들이 서로 평행 및 인접하게(또는, 실질적으로 그렇게) 배열되며, 두 디지트 라인 절반들이 감지 동안 감지 증폭기(예로서, 차등 소스 증폭기)에 결합되는, 아키텍쳐이다. 종종 폴디드 비트 라인 아키텍쳐라 알려져 있는 이 배열은 감지시 공통 모드 노이즈 효과들을 감소시킨다. 도 5의 리프레시 감지 증폭기(80)의 동작은 도 4의 리프레시 감지 증폭기(40)의 동작과 동일하다. 도 5에 예시된 실시예에서, 한 쌍의 리프레시 디지트 라인들(42A 및 42B)은 각각 격리 트랜지스터들(46A 및 46B)에 의해 리프레시 감지 증폭기(80)의 노드들(45A 및 43A)에 각각 결합될 수 있다. 리프레시 디지트 라인들(44A 및 44B)의 제 2 쌍은 각각 격리 트랜지스터들(48A 및 48B)에 의해 리프레시 감지 증폭기(80)의 노드들(45A 및 43A)에 각각 결합될 수 있다. 도 5에 예시된 실시예에서, 리프레시 동작이 수행될 때, 리프레시 디지트 라인들(42A 및 42B)의 쌍이 리프레시 감지 증폭기(80)에 결합되거나, 리프레시 디지트 라인들(44A 및 44B)의 쌍이 리프레시 감지 증폭기(80)에 결합된다. 일반적으로, 리프레시 디지트 라인들의 쌍들 양자 모두가 동시에 리프레시 감지 증폭기(80)에 결합되지는 않는다.
이제 도 6을 참조하면, 본 발명에 유용한 듀얼 포트 DRAM 셀의 레이아웃이 예시되어 있다. 커패시터(90)는 메모리 셀의 저장 소자부이며, 이 저장 소자는 노드들(91 및 93)에서 각각 판독/기록 디지트 라인(92) 또는 리프레시 디지트 라인(94)에 결합될 수 있다. 커패시터(90)의 특정 구조는 예로서, 스택(stack) 구조, 콤(comb) 구조 또는 다른 표준 커패시터 구조를 포함하는 다수의 허용 가능한 형태들을 취할 수 있다. "커패시터 오버 비트라인(capacitor over bitline)" 기술 또는 "비트라인 오버 커패시터(bitline over capacitor)" 기술이 채용될 수 있다. 활성화시, 판독/기록 워드 라인(96)은 메모리 셀(90)을 판독/기록 디지트 라인(92)에 결합하고, 활성화시, 리프레시 워드 라인(98)은 메모리 셀(90)을 리프레시 디지트 라인(94)에 결합한다.
알 수 있은 바와 같이, 도 6에 예시된 실시예에서, 메모리 셀은 약 4 피쳐 사이즈(feature sizes) X 4 피쳐 사이즈(feature sizes)의 공간을 필요로 하며, 16 자승 피쳐 사이즈 메모리 셀을 초래한다. 이와 관련하여, "피쳐 사이즈"는 예로서, 실질적으로 워드 라인 또는 디지트 라인의 폭이거나, 두 인접 워드 라인들 또는 두 인접 디지트 라인들 사이의 공간의 폭이다. 도 6으로부터 쉽게 명백히 알수 있는 바와 같이, 커패시터(90)는 인접 워드 라인들, 예로서, 워드 라인들(96, 98) 사이에 구성 및 배치된다. 도 6의 예시적인 실시예에서, N+ 액티브 영역들(102, 104)은 어레이를 통해 사형과 같이(serpentine-like) 감겨진다. 예로서, N+ 액티브 영역(102)은 접점들(91 및 93)과 교차하고, N+ 액티브 영역(104)은 접점들(106 및 108)과 교차한다. 액세스 트랜지스터들(예로서, 도 1의 트랜지스터들(12, 20))은 워드 라인들(예로서, 워드 라인들(96, 98))이 N+ 액티브 영역들(예로서, N+ 액티브 영역들(102, 104)과 중첩하는 지점들에 위치된다. 사형 액티브 영역(102), 교번배치 판독/기록 및 리프레시 디지트 라인들(92, 94) 및 교번배치 판독/기록 및 리프레시 디지트 라인들(96, 98)의 이 배열은 비교적 큰 용량값을 가진 비교적 큰 메모리 셀의 구성을 가능하게 한다. 비교적 큰 셀 면적 및 대응하는 큰 용량값으로 인하여, 리프레시 동작 동안 현저한 전하가 리프레시 디지트 라인들에 전달될 수 있으며, 오픈 디지트 라인 아키택쳐와 연계될 수 있는 노이즈를 극복하는 것을 돕는다.
본 발명의 일 예시적 실시예에서, 반도체 메모리 셀은 전하 저장 소자(16)와, 전하 저장 소자(16)에 결합되어 전하 저장 소자(16)를 판독/기록 디지트 라인(14)에 결합하도록 적용되는 제 1 액세스 트랜지스터(12)를 포함한다. 제 2 액세스 트랜지스터(20)는 전하 저장 소자(16)에 결합되며, 전하 저장 소자(16)를 리프레시 디지트 라인(22)에 결합하도록 적용된다. 제 1 액세스 트랜지스터(12)는 판독/기록 워드 라인(18)에 결합된 게이트 단자(13)를 가지고, 제 2 액세스 트랜지스터(20)는 리프레시 워드 라인(24)에 결합된 게이트 단자(21)를 가진다.
본 발명의 다른 실시예에서, 반도체 메모리 셀은 기판(110)과, 기판(110)내의 사형 액티브 영역(102)을 포함한다. 제 1 디지트 라인(92)은 제 2 디지트 라인(94)에 평행하고, 제 1 및 제 2 평행 디지트 라인들(92, 94)은 각각 사형 액티브 영역(102)의 제 1 및 제 2 영역들(112, 114)에 중첩한다. 제 1 워드 라인(96)은 제 2 워드 라인(98)에 평행하고, 제 1 및 제 2 평행 워드 라인들(96, 98)은 제 1 및 제 2 디지트 라인들(92, 94)에 실질적으로 직교하게 연장한다. 또한, 제 1 및 제 2 평행 워드 라인들(96, 98)은 각각 사형 액티브 영역(102)의 제 3 및 제 4 영역들(116, 118)에 중첩한다. 일반적인 직사각형 커패시터 구조(90)는 제 1 및 제 2 워드 라인들(96 과 98) 사이에서 사형 액티브 영역(102)의 제 5 영역(120)에 평행하고, 그에 중첩한다. 제 1 접점(91)은 사형 액티브 영역(102)의 제 1 디지트 라인(92)과 제 1 영역(112) 사이에서 연장한다. 제 2 접점(93)은 사형 액티브 영역(102)의 제 2 디지트 라인(94)과 제 2 영역(114) 사이에서 연장한다. 이미 언급한 바와 같이, 커패시터 구조(90)가 제 1 및 제 2 디지트 라인들(92, 94) 위에 배치될 수 있거나, 제 1 및 제 2 디지트 라인들(92, 94)이 커패시터 구조(90) 위에 위치될 수 있다. 또한, 이미 언급한 바와 같이, 커패시터 구조(90)는 스택 구조, 콤 구조 또는 다른 적절한 커패시터 구조를 포함할 수 있다. 예시된 실시예에서, 사형 액티브 영역(102)은 N+ 사형 액티브 영역을 포함한다.
상술한 특정 실시예들은 단지 예시일 뿐이며, 본 발명은 여기의 교지의 급부를 가지는 본 기술 분야의 숙련자들에게 명백한, 서로 다르지만 대등한 방식들로 변형 및 실시될 수 있다. 또한, 하기의 청구항들에 기술된 바 이외의, 여기에 도시된 구조 또는 설계의 세부 사항들은 어떠한 제한의 의미도 갖지 않는다. 따라서, 상술된 특정 실시예들은 변형 및 변경될 수 있으며, 모든 이런 변화들은 본 발명의 범주 및 개념내에 존재하는 것으로 간주된다. 따라서, 보호 범위는 하기의 청구범위에 기술된 바와 같다.
Claims (54)
- 집적 회로 장치에 있어서,저장 소자, 판독/기록 액세스 장치 및 리프레시 액세스 장치를 갖는 메모리 셀;상기 판독/기록 액세스 장치에 결합된 판독/기록 디지트 라인;상기 리프레시 액세스 장치에 결합된 리프레시 디지트 라인;상기 판독/기록 액세스 장치에 결합된 판독/기록 액세스 라인;상기 리프레시 액세스 장치에 결합된 리프레시 액세스 라인;상기 판독/기록 디지트 라인에 결합된 감지 증폭기;상기 판독/기록 디지트 라인에 결합된 입력/출력 회로; 및상기 리프레시 디지트 라인에 결합된 제 1 노드를 갖는 리프레시 감지 증폭기;를 포함하며,상기 메모리 셀은 상기 리프레시 디지트 라인을 통해 리프레시 동작을 수행할 수 있는, 집적 회로 장치.
- 제 1 항에 있어서,상기 메모리 셀은 다이나믹 랜덤 액세스 메모리 셀(dynamic random access memory cell)을 포함하는, 집적 회로 장치.
- 제 2 항에 있어서,상기 메모리 셀은 폭이 약 4 피쳐 사이즈(feature size)이고, 길이가 약 4 피쳐 사이즈인, 집적 회로 장치.
- 제 2 항에 있어서,상기 리프레시 감지 증폭기는 한쌍의 교차-결합된 전계-효과 트랜지스터들(cross coupled field-effect transistor)을 포함하는, 집적 회로 장치.
- 제 1 항에 있어서,상기 메모리 셀은 제 1 메모리 셀이고, 상기 리프레시 디지트 라인은 제 1 리프레시 디지트 라인이며, 상기 리프레시 액세스 라인은 제 1 리프레시 액세스 라인이고, 상기 집적 회로 장치는,저장 소자, 판독/기록 액세스 장치 및 리프레시 액세스 장치를 갖는 제 2 메모리 셀;상기 제 2 메모리 셀의 상기 리프레시 액세스 장치에 결합된 제 2 리프레시 디지트 라인; 및상기 제 2 메모리 셀의 상기 리프레시 액세스 장치에 결합된 제 2 리프레시 액세스 라인;을 더 포함하고,상기 제 2 리프레시 디지트 라인은 상기 리프레시 감지 증폭기의 제 2 노드에 결합되는, 집적 회로 장치.
- 제 5 항에 있어서,상기 제 1 및 제 2 메모리 셀들은 다이나믹 랜덤 액세스 메모리 셀들을 포함하는, 집적 회로 장치.
- 제 6 항에 있어서,상기 제 1 및 제 2 메모리 셀들 각각은 폭이 약 4 피쳐 사이즈이고, 길이가 약 4 피쳐 사이즈인, 집적 회로 장치.
- 제 6 항에 있어서,상기 리프레시 감지 증폭기는 한쌍의 교차-결합된 전계-효과 트랜지스터들을 포함하는, 집적 회로 장치.
- 제 8 항에 있어서,상기 제 1 및 제 2 리프레시 디지트 라인들은 오픈 디지트 라인 어레이 아키텍쳐(open digit line array architecture)로 배열되는, 집적 회로 장치.
- 제 8 항에 있어서,상기 제 1 및 제 2 리프레시 디지트 라인들은 폴디드 디지트 라인 어레이 아키텍쳐(folded digit line arra architecture)로 배열되는, 집적 회로 장치.
- 제 8 항에 있어서,상기 리프레시 감지 증폭기의 상기 제 1 노드와 상기 제 1 리프레시 디지트 라인 사이에 결합된 제 1 격리 트랜지스터(isolation transistor); 및상기 리프레시 감지 증폭기의 상기 제 2 노드와 상기 제 2 리프레시 디지트 라인 사이에 결합된 제 2 격리 트랜지스터;를 더 포함하는, 집적 회로 장치.
- 집적 회로 장치에 있어서,복수의 메모리 셀들을 포함하는 어레이로서, 각각의 메모리 셀은 저장 소자와, 판독/기록 포트 및 리프레시 포트를 갖는, 상기 어레이;복수의 판독/기록 디지트 라인들로서, 각각의 판독/기록 디지트 라인은 상기 복수의 메모리 셀들 중 적어도 하나의 상기 판독/기록 포트에 결합되는, 상기 복수의 판독/기록 디지트 라인들;복수의 리프레시 디지트 라인들로서, 각각의 리프레시 디지트 라인은 상기 복수의 메모리 셀들 중 적어도 하나의 상기 리프레시 포트에 결합되는, 상기 복수의 리프레시 디지트 라인들;상기 복수의 판독/기록 디지트 라인들에 결합된 판독/기록 회로로서, 상기 판독/기록 회로는 상기 복수의 메모리 셀들로부터 데이터를 판독하고 상기 복수의 메모리 셀들에 데이터를 기록하도록 적응되는, 상기 판독/기록 회로; 및상기 복수의 리프레시 디지트 라인들에 결합된 리프레시 회로로서, 상기 리프레시 회로는 상기 복수의 메모리 셀들에 저장된 데이터를 리프레시하도록 적응되는, 상기 리프레시 회로;를 포함하며,상기 메모리 셀은 상기 리프레시 디지트 라인을 통해 리프레시 동작을 수행할 수 있는, 집적 회로 장치.
- 제 12 항에 있어서,상기 복수의 메모리 셀들은 복수의 다이나믹 랜덤 액세스 메모리 셀들을 포함하는, 집적 회로 장치.
- 제 13 항에 있어서,상기 각각의 복수의 메모리 셀들은 폭이 약 4 피쳐 사이즈이고, 길이가 약 4 피쳐 사이즈인, 집적 회로 장치.
- 제 12 항에 있어서,상기 리프레시 회로는 적어도 한쌍의 교차-결합된 전계-효과 트랜지스터들을 포함하는, 집적 회로 장치.
- 제 15 항에 있어서,상기 복수의 리프레시 디지트 라인들 중 제 1 리프레시 디지트 라인은 상기 적어도 한쌍의 교차-결합된 전계-효과 트랜지스터들의 제 1 노드에 결합되고,상기 복수의 리프레시 디지트 라인들 중 제 2 리프레시 디지트 라인은 상기 적어도 한쌍의 교차-결합된 전계-효과 트랜지스터들의 제 2 노드에 결합되는, 집적 회로 장치.
- 제 16 항에 있어서,상기 제 1 및 제 2 리프레시 디지트 라인들은 오픈 디지트 라인 어레이 아키텍쳐로 배열되는, 집적 회로 장치.
- 제 16 항에 있어서,상기 제 1 및 제 2 리프레시 디지트 라인들은 폴디드 디지트 라인 어레이 아키텍쳐로 배열되는, 집적 회로 장치.
- 제 16 항에 있어서,상기 적어도 한쌍의 교차-결합된 전계-효과 트랜지스터들의 상기 제 1 노드와 상기 제 1 리프레시 디지트 라인 사이에 결합된 제 1 격리 트랜지스터; 및상기 적어도 한쌍의 교차-결합된 전계-효과 트랜지스터들의 상기 제 2 노드와 상기 제 2 리프레시 디지트 라인 사이에 결합된 제 2 격리 트랜지스터;를 더 포함하는, 집적 회로 장치.
- 집적 회로 메모리 장치 동작 방법에 있어서,메모리 셀을 제 1 디지트 라인에 결합하는 단계;상기 제 1 디지트 라인을 통해 상기 메모리 셀 내에 데이터를 기록하는 단계;상기 제 1 디지트 라인으로부터 상기 메모리 셀을 분리하는 단계;제 2 디지트 라인에 상기 메모리 셀을 결합하는 단계;상기 제 2 디지트 라인을 통해 상기 메모리 셀내의 상기 데이터를 리프레시 하는 단계;상기 제 2 디지트 라인으로부터 상기 메모리 셀을 분리하는 단계;상기 제 1 디지트 라인에 상기 메모리 셀을 결합하는 단계;상기 제 1 디지트 라인을 통해 상기 메모리 셀 내의 상기 데이터를 판독하는 단계;상기 제 1 디지트 라인으로부터 상기 메모리 셀을 분리하는 단계; 및주기적으로, 상기 메모리 셀을 상기 제 2 디지트 라인에 결합하고, 상기 메모리 셀내의 데이터를 상기 제 2 디지트 라인을 통해 리프레시하며, 상기 메모리 셀을 상기 제 2 디지트 라인으로부터 분리시키는 단계;를 포함하는, 집적 회로 메모리 장치 동작 방법.
- 제 20 항에 있어서,상기 메모리 셀은 다이나믹 랜덤 액세스 메모리 셀을 포함하는, 집적 회로 메모리 장치 동작 방법.
- 제 20 항에 있어서,상기 제 2 디지트 라인을 통해 상기 메모리 셀내의 상기 데이터를 리프레시하는 단계는,상기 제 2 디지트 라인을 리프레시 감지 증폭기에 결합시키는 단계;상기 메모리 셀에 저장된 전기 전하를 감지하는 단계; 및상기 제 2 디지트 라인을 통해 상기 메모리 셀에 전기 전하를 리스토어링하는(restoring) 단계;를 포함하는, 집적 회로 메모리 장치 동작 방법.
- 제 20 항에 있어서,상기 제 2 디지트 라인을 통해 상기 메모리 셀내의 상기 데이터를 리프레시하는 단계는,상기 제 2 디지트 라인을 리프레시 감지 증폭기의 제 1 노드에 결합시키는 단계;기준 디지트 라인을 상기 리프레시 감지 증폭기의 제 2 노드에 결합시키는 단계와;상기 제 2 디지트 라인과 상기 기준 디지트 라인 사이의 전위차를 감지하는 단계;상기 전위차를 증폭시키는 단계; 및상기 제 2 디지트 라인을 통해 상기 메모리 셀상에 전기 전하를 배치하는 단계;를 포함하는, 집적 회로 메모리 장치 동작 방법.
- 시스템에 있어서,복수의 메모리 셀들을 포함하는 어레이로서, 각각의 메모리 셀은 저장 소자와, 판독/기록 포트 및 리프레시 포트를 갖는, 상기 어레이;복수의 판독/기록 디지트 라인들로서, 각각의 판독/기록 디지트 라인은 상기 복수의 메모리 셀들 중 적어도 하나의 상기 판독/기록 포트에 결합되는, 상기 복수의 판독/기록 디지트 라인들;복수의 리프레시 디지트 라인들로서, 각각의 리프레시 디지트 라인은 상기 복수의 메모리 셀들 중 적어도 하나의 상기 리프레시 포트에 결합되는, 상기 복수의 리프레시 디지트 라인들;상기 복수의 판독/기록 디지트 라인들에 결합된 판독/기록 회로로서, 상기 판독/기록 회로는 상기 복수의 메모리 셀들로부터 데이터를 판독하고 상기 복수의 메모리 셀들에 데이터를 기록하도록 적응되는, 상기 판독/기록 회로;상기 복수의 리프레시 디지트 라인들에 결합된 리프레시 회로로서, 상기 리프레시 회로는 상기 복수의 메모리 셀들 내에 저장된 데이터를 리프레시하도록 적응되는, 상기 리프레시 회로;상기 판독/기록 회로에 결합된 버스로서, 상기 버스는 상기 판독/기록 회로에 데이터를 전송하고 상기 판독/기록 회로로부터 데이터를 전송하도록 적응되는, 버스; 및상기 버스에 결합되고 상기 어레이에 데이터를 제공하고 상기 어레이로부터 데이터를 받아들이도록 적응되는 프로세서;를 포함하며,상기 메모리 셀은 상기 리프레시 디지트 라인을 통해 리프레시 동작을 수행할 수 있는, 시스템.
- 제 24 항에 있어서,상기 복수의 메모리 셀들은 복수의 다이나믹 랜덤 액세스 메모리 셀들을 포함하는, 시스템.
- 제 25 항에 있어서,각각의 다이나믹 랜덤 액세스 메모리 셀은 폭이 약 4 피쳐 사이즈이고, 길이가 약 4 피쳐 사이즈인, 시스템.
- 제 24 항에 있어서,상기 리프레시 회로는 적어도 한쌍의 교차-결합된 전계-효과 트렌지스터들을 포함하는, 시스템.
- 제 27 항에 있어서,상기 복수의 리프레시 디지트 라인들의 제 1 리프레시 디지트 라인이 상기 적어도 한쌍의 교차-결합된 전계-효과 트랜지스터들의 제 1 노드에 결합되고, 상기 복수의 리프레시 디지트 라인들의 제 2 리프레시 디지트 라인이 상기 적어도 한쌍의 교차-결합된 전계-효과 트랜지스터들의 제 2 노드에 결합되는, 시스템.
- 제 28 항에 있어서,상기 제 1 및 제 2 리프레시 디지트 라인들은 오픈 디지트 라인 어레이 아키텍쳐로 배열되는, 시스템.
- 제 28 항에 있어서,상기 제 1 및 제 2 리프레시 디지트 라인들은 폴디드 디지트 라인 어레이 아키텍쳐로 배열되는, 시스템.
- 제 28 항에 있어서,상기 적어도 한쌍의 교차-결합된 전계-효과 트랜지스터들의 상기 제 1 노드와 상기 제 1 리프레시 디지트 라인 사이에 결합된 제 1 격리 트랜지스터; 및상기 적어도 한쌍의 교차-결합된 전계-효과 트랜지스터들의 상기 제 2 노드와 상기 제 2 리프레시 디지트 라인 사이에 결합된 제 2 격리 트랜지스터;를 더 포함하는, 시스템.
- 집적 회로 장치에 있어서,복수의 메모리 셀들을 포함하는 어레이로서, 각각의 메모리 셀은 저장 소자, 판독/기록 포트, 및 리프레시 포트를 갖는, 상기 어레이;복수의 판독/기록 디지트 라인들로서, 각각의 판독/기록 디지트 라인은 상기 복수의 메모리 셀들 중 적어도 하나의 상기 판독/기록 포트에 결합되는, 상기 복수의 판독/기록 디지트 라인들;복수의 리프레시 디지트 라인들로서, 각각의 리프레시 디지트 라인은 상기 복수의 메모리 셀들 중 적어도 하나의 상기 리프레시 포트에 결합되는, 상기 복수의 리프레시 디지트 라인들;상기 복수의 판독/기록 디지트 라인들에 결합된 판독/기록 회로로서, 상기 판독/기록 회로는 상기 복수의 메모리 셀들로부터 데이터를 판독하고 상기 복수의 메모리 셀들에 데이터를 기록하도록 적응되는, 상기 판독/기록 회로;상기 복수의 리프레시 디지트 라인들에 결합된 리프레시 회로로서, 상기 리프레시 회로는 상기 복수의 메모리 셀들 내에 저장된 데이터를 리프레시하도록 적응되는, 상기 리프레시 회로; 및상기 판독/기록 회로에 결합되고 상기 판독/기록 회로로부터 데이터를 받아들이고 상기 판독/기록 회로에 데이터를 제공하도록 적응된 프로세서로서, 상기 데이터는 상기 복수의 메모리 셀들로부터 판독되고 상기 복수의 메모리 셀들에 기록되는, 상기 프로세서;를 포함하며,상기 메모리 셀은 상기 리프레시 디지트 라인을 통해 리프레시 동작을 수행하는, 집적 회로 장치.
- 제 32 항에 있어서,상기 어레이 및 상기 프로세서는 단일 반도체 칩상에 형성되는, 집적 회로 장치.
- 제 32 항에 있어서,상기 어레이 및 상기 프로세서는 단일 집적 회로 패키지 내에 포함되는, 집적 회로 장치.
- 제 32 항에 있어서,상기 복수의 메모리 셀들은 복수의 다이나믹 랜덤 액세스 메모리 셀들을 포함하는, 집적 회로 장치.
- 제 35 항에 있어서,각각의 다이나믹 랜덤 액세스 메모리 셀은 폭이 약 4 피쳐 사이즈이고, 길이가 약 4 피쳐 사이즈인, 집적 회로 장치.
- 제 32 항에 있어서,상기 리프레시 회로는 적어도 한쌍의 교차-결합된 전계-효과 트랜지스터들을 포함하는, 집적 회로 장치.
- 제 37 항에 있어서,상기 복수의 리프레시 디지트 라인들의 제 1 리프레시 디지트 라인은 상기 적어도 한쌍의 교차-결합된 전계-효과 트랜지스터들의 제 1 노드에 결합되고,상기 복수의 리프레시 디지트 라인들의 제 2 리프레시 디지트 라인은 상기 적어도 한쌍의 교차-결합된 전계-효과 트랜지스터들의 제 2 노드에 결합되는, 집적 회로 장치.
- 제 38 항에 있어서,상기 제 1 및 제 2 리프레시 디지트 라인들은 오픈 디지트 라인 어레이 아키텍쳐로 배열되는, 집적 회로 장치.
- 제 38 항에 있어서,상기 제 1 및 제 2 리프레시 디지트 라인들은 폴디드 디지트 라인 어레이 아키텍쳐로 배열되는, 집적 회로 장치.
- 제 38 항에 있어서,상기 적어도 한쌍의 교차-결합된 전계-효과 트랜지스터들의 상기 제 1 노드와 상기 제 1 리프레시 디지트 라인 사이에 결합된 제 1 격리 트랜지스터; 및상기 적어도 한쌍의 교차-결합된 전계-효과 트랜지스터들의 상기 제 2 노드와 상기 제 2 리프레시 디지트 라인 사이에 결합된 제 2 격리 트랜지스터;를 더 포함하는, 집적 회로 장치.
- 반도체 메모리 셀에 있어서,전하 저장 소자;상기 전하 저장 소자에 결합되고 상기 전하 저장 소자를 판독/기록 디지트 라인에 결합하도록 적응된 제 1 액세스 트랜지스터; 및상기 전하 저장 소자에 결합되고 상기 전하 저장 소자를 리프레시 디지트 라인에 결합하도록 적응된 제 2 액세스 트랜지스터;를 포함하고,상기 제 1 액세스 트랜지스터는 판독/기록 워드 라인에 결합된 게이트 단자를 가지고, 상기 제 2 액세스 트랜지스터는 리프레시 워드 라인에 결합된 게이트 단자를 갖으며,상기 리프레시 디지트 라인을 통해 리프레시 동작이 수행될 수 있는, 반도체 메모리 셀.
- 제 42 항에 있어서,상기 전하 저장 소자는 커패시터를 포함하는, 반도체 메모리 셀.
- 제 42 항에 있어서,상기 전하 저장 소자는 제 1 및 제 2 단자들을 포함하고,상기 제 1 단자는 상기 제 1 액세스 트랜지스터 및 상기 제 2 액세스 트랜지스터에 결합되고, 상기 제 2 단자는 전압 공급원에 결합되는, 반도체 메모리 셀.
- 반도체 메모리 셀에 있어서,기판;상기 기판내의 사형(serpentine) 액티브 영역;상기 사형 액티브 영역의 제 1 및 제 2 영역들과 각각 중첩하는 제 1 및 제 2 평행 디지트 라인들;상기 제 1 및 제 2 평행 디지트 라인들에 실질적으로 직교하여 연장되며, 상기 사형 액티브 영역의 제 3 및 제 4 영역들과 각각 중첩하는 제 1 및 제 2 평행 워드 라인들; 및상기 제 1 및 제 2 워드 라인들 사이에서 상기 사형 액티브 영역의 제 5 영역과 평행하고, 그에 중첩하는 일반적인 직사각형 커패시터 구조;를 포함하며,상기 제1 평행 디지트 라인을 통해 리프레시 동작이 수행될 수 있는, 반도체 메모리 셀.
- 제 45 항에 있어서,상기 커패시터 구조는 상기 제 1 및 제 2 디지트 라인들 상에 위치되는, 반도체 메모리 셀.
- 제 45 항에 있어서,상기 제 1 및 제 2 디지트 라인들은 상기 커패시터 구조 상에 위치되는, 반도체 메모리 셀.
- 제 45 항에 있어서,상기 커패시터 구조는 스택(stack) 구조를 포함하는, 반도체 메모리 셀.
- 제 45 항에 있어서,상기 커패시터 구조는 콤(comb) 구조를 포함하는, 반도체 메모리 셀.
- 제 45 항에 있어서,상기 사형 액티브 영역은 N+ 사형 액티브 영역을 포함하는, 반도체 메모리 셀.
- 제 45 항에 있어서,상기 커패시터 구조는 상기 제 1 및 제 2 워드 라인들에 부분적으로 중첩하고, 상기 제 1 및 제 2 디지트 라인들을 넘어서 연장되는, 반도체 메모리 셀.
- 제 45 항에 있어서,상기 사형 액티브 영역의 제 3 영역과 상기 제 1 워드 라인 사이에 중첩하는 영역을 포함하는 제 1 액세스 트랜지스터; 및상기 사형 액티브 영역의 제 4 영역과 상기 제 2 워드 라인 사이에 중첩하는 영역을 포함하는 제 2 액세스 트랜지스터;를 더 포함하는, 반도체 메모리 셀.
- 제 45 항에 있어서,상기 사형 액티브 영역의 상기 제 1 영역과 상기 제 1 디지트 라인 사이에서 연장되는 제 1 접점; 및상기 사형 액티브 영역의 상기 제 2 영역과 상기 제 2 디지트 라인 사이에서 연장되는 제 2 접점;을 더 포함하는, 반도체 메모리 셀.
- 제 45 항에 있어서,상기 메모리 셀은 폭이 약 4 피쳐 사이즈이고, 길이가 약 4 피쳐 사이즈인, 반도체 메모리 셀.
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