JPS58220293A - 記憶装置 - Google Patents

記憶装置

Info

Publication number
JPS58220293A
JPS58220293A JP57102619A JP10261982A JPS58220293A JP S58220293 A JPS58220293 A JP S58220293A JP 57102619 A JP57102619 A JP 57102619A JP 10261982 A JP10261982 A JP 10261982A JP S58220293 A JPS58220293 A JP S58220293A
Authority
JP
Japan
Prior art keywords
line
bit line
data bit
gate
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP57102619A
Other languages
English (en)
Other versions
JPH0235398B2 (ja
Inventor
Katsuhiko Nakagawa
克彦 中川
Takao Kusano
隆夫 草野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP57102619A priority Critical patent/JPS58220293A/ja
Priority to DE8383303470T priority patent/DE3378143D1/de
Priority to EP83303470A priority patent/EP0098080B1/en
Publication of JPS58220293A publication Critical patent/JPS58220293A/ja
Priority to US07/166,788 priority patent/US4780849A/en
Publication of JPH0235398B2 publication Critical patent/JPH0235398B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、記憶装置に関するもので特に４線式３トラン
ジスタダイナミックＲＡ八１に関するものである。
近年、コンピュータに代表される様に、電子装置にデジ
タルＩＣが多用されて来ているが、装置が高性訃かつ小
型化が要求される程集秩度の高いＩＣが必要とされる。
この様な理由により色々な方法を使って集積−を上げる
工夫がなされているが、特にプレタルＭＯ８集積回路の
構成においては、配線が占める面私の割合が大きく、県
積度を増すにはいかに配線を少なくするかが重要である
。
従来のＩＣ，特に３素子ＭＯ８１−ランジスタで構成さ
れる４線式ダイナミックＲＡＭ（以彼、３トランジスタ
ダイナミツクＲＡ　Ｍと言う）においては、書き込みデ
ータビット線と、読み出しデータビット線を有し、読み
出し、書き込み、再書き込み動作以外の時もこの２つの
紳を占有する構成をとっでいた。特に耽み出し動作時に
も書き込みデータビット線を占有する事は、集積度面上
の要請と相反するものである。
本発明の目的は上記記憶装置を提供することにある。
本発明による記憶装置は３素子のＭＯＳトランジスタで
構成される牛導体記憶装置の読出しデータビット線と書
込みデータビット線を、２つの異なったデータの処理を
する処理回路の各々のデ−タ入力に接続し、読出しデー
タビット線と書込みデータビット線を電気的に分離する
手段を設けたことを％徴とする。
第１図によυ本発明の構成を訝、明する。ワード線１，
２、ビット線３，４、書き込み読み出し用ＭＯ８ＦＥＴ
　５，６、ゲートソース間容量７、読み出し用Ｍ０８Ｆ
ＥＴ　ｓ、データ反転用インバータ９によシ３ト２ンジ
スタダイナミックＲＡＭが構成される。本発明の構成を
示す第１図では以上の要素の他に書き込みデータビット
線から読み出しデータビット線を切シ離す事を可能にす
るゲート１０とその制御線１１を有し、この２つの線を
データ処理装置へ接続する構成をとっている。今制御線
１１に論理１１１　（以後回路はＮチャンネルＭＯ８で
構成され論理は正論理とする。）が加わると、ゲート１
０は導通し通常の３トランジスタダイナミックＲＡＭと
して動作する。ととろが制御線１１に論理％Ｏｌが加わ
ると、ゲー）１０紘非導通となシ書き込みデータビット
線４は読み出しデータビット線３から電気的に切シ離す
事が出来、この制御を書き込み再ｔき込み時以外に限れ
ば記憶機能を損う事なく書き込みデータビット線を他の
目的の為に使用する事が可能となシ、データ処理装置に
２つの異ガるデータを与えることを可能にする。（以上
の事はＰチャンネル負論理でも同じである。） 次に第２図ないし第３図を用いて本発明の詳細な説明す
る。通常ＩＣの回路を構成する上で、第２図の様に、入
力１６の信号と、それをＲＡ　Ｍ２Ｏで遅らせた信号を
マルチプレクサ１５で切換えて出力１７に出したいこと
がある。ところが本発明を適用した第３図では第２図の
入力１６の信号をそのままマルチプレクサへ送る為の信
号線１８を必要としない。それは第１図の費明で示Ｌ７
た様に、読み出しデータビット線３と書き込みデータビ
ット線４を切シ離す為のゲート１０を付加し、九事によ
りｌａＡＭ１９で遅らせた信号を出力に出したい時はマ
ルチプレクサ選択線１３に１を加える事で可能であり、
入力１６の信号を出力１７に出したい時は、マルチブレ
？すの選択線１４に１を加え、かつゲート１０を非導通
にする事で可能となる事による３、これにより配線を減
らす事が出来る。
次に別の実施例を第４図および第５図を用いて示す。
第４図に示す様にデータ線２０に時分割で送られて来る
データをＡＬＵ　２１　で演算して出力２５に出したい
時がある。しかし、従来の方法である第４図においては
、ラッチ２２と信号線２３を必要とする。ここで本発明
の第１図に示し九３トランジスタダイナミックＲＡＭを
用いると第５図に示す様に信号線２５を必要としない。
これは前に岬、明した様に、読み出し期間中、ゲート１
０を非導通にする事により読み出しデータビット線と、
書き込みデータビット線を切り離す事が可能であシ、こ
の２つの線で別々のデータを送る事が可能である事によ
る。これにより配線を減らす事が出来る。
以上四囲した様に、本発明は書き込みデータビット線を
読み比しデータビット線から切シ離す事を可能にするゲ
ート回路と、その制御線を付加し、５− 書き込みデータビット線と読み出しデータビット線を２
つの異なるデータを要求するデータ処理装置の各々のデ
ータ入力に接続する事によ如、配線を減らす事が出来、
ＩＣの集積度向上に大き力効果を示す。
【図面の簡単な説明】
第１図は本発明のＲＡＭを示す図、第２図はＲＡＭの適
用例を示す図、第３図は本発明の一応用例を示す図、第
４図はＲＡＭの他の適用例を示す図、第５図は本発明の
他の応用例を示す図である。 １．２・・・・・・ワードライン、３．４・・・・・・
ビット２イン、５，６・・・・・・書き込み、読み出し
制御用ＭＯ８ＦＥＴ、７・・・・・・ゲートソース間容
量、８・・・・・・読み出し用ＭＯ８ＦＥＴ　、９・・
・・・・データ反転用インバータ、１０・・・・・・読
み出しデータビット線、１゛き込みデータビット線切シ
離し用ゲート、１１・・・・・・切り離し用ゲート制御
線、１２・・・・・・データ処理装置、１３．１４・・
・・・・マルチプレクサ制御線、１５・・・・・・マ６
− ルチプレクサ、１６・・・・・・入力端、１７・・・・
・・出力端、１８・・・・・・入力マルチプレクサ間の
配線、１９・・・・・・データ遅延用１ｔＡＭ、２０・
・・・・・データ紳、２１・・・・・・ＡＬＵ、２２・
・・・・・ラッチ、２３・・・・・・データ線ＡＬＵ間
配線、２４・・・・・・第１図の３トランジスタダイナ
ミックＲ，ＡＭ、２５・・・・・・ＡＬＵ出カ。 第　（閃 ７− 第　３　図 第４図 カ ８５〆

Claims (1)

    【特許請求の範囲】
  1. ３素子のＭＯＳト−）ンジスタで構成される牛導体記憶
    装置の読出しデータビット線と書込みデータビット線を
    、異なったデータの処理をする処理回路の各々のデータ
    入力に接続し、読出しデー・タビット線と書込みデータ
    ビット線を電気的に分１１１１＃する手段を設けたこと
    を特徴とする記憶装置。
JP57102619A 1982-06-15 1982-06-15 記憶装置 Granted JPS58220293A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP57102619A JPS58220293A (ja) 1982-06-15 1982-06-15 記憶装置
DE8383303470T DE3378143D1 (en) 1982-06-15 1983-06-15 Dynamic memory with a reduced number of signal lines
EP83303470A EP0098080B1 (en) 1982-06-15 1983-06-15 Dynamic memory with a reduced number of signal lines
US07/166,788 US4780849A (en) 1982-06-15 1988-03-02 Information handling apparatus having memory means

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57102619A JPS58220293A (ja) 1982-06-15 1982-06-15 記憶装置

Publications (2)

Publication Number Publication Date
JPS58220293A true JPS58220293A (ja) 1983-12-21
JPH0235398B2 JPH0235398B2 (ja) 1990-08-09

Family

ID=14332260

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57102619A Granted JPS58220293A (ja) 1982-06-15 1982-06-15 記憶装置

Country Status (4)

Country Link
US (1) US4780849A (ja)
EP (1) EP0098080B1 (ja)
JP (1) JPS58220293A (ja)
DE (1) DE3378143D1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6196595A (ja) * 1984-10-17 1986-05-15 Toshiba Corp 半導体記憶装置
JPS63894A (ja) * 1986-06-20 1988-01-05 Hitachi Ltd メモリ
JPH01129376A (ja) * 1987-11-16 1989-05-22 Oki Electric Ind Co Ltd Ｉｃカード
US5594698A (en) * 1993-03-17 1997-01-14 Zycad Corporation Random access memory (RAM) based configurable arrays
JP2013191265A (ja) * 2012-02-17 2013-09-26 Semiconductor Energy Lab Co Ltd 記憶装置、記憶装置の駆動方法、及び該記憶装置を備えた電子機器

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0831275B2 (ja) * 1986-09-09 1996-03-27 日本電気株式会社 メモリ回路
JP2587229B2 (ja) * 1987-03-11 1997-03-05 日本テキサス・インスツルメンツ株式会社 アービタ回路
US5007022A (en) * 1987-12-21 1991-04-09 Texas Instruments Incorporated Two-port two-transistor DRAM
WO2002019341A2 (en) 2000-08-30 2002-03-07 Micron Technology, Inc. Semiconductor memory having dual port cell supporting hidden refresh
US6903964B2 (en) * 2002-06-28 2005-06-07 Freescale Semiconductor, Inc. MRAM architecture with electrically isolated read and write circuitry
JP2004054547A (ja) * 2002-07-19 2004-02-19 Nec Electronics Corp バスインタフェース回路及びレシーバ回路
US7187610B1 (en) * 2003-07-17 2007-03-06 Actel Corporation Flash/dynamic random access memory field programmable gate array
US6891769B2 (en) * 2003-07-17 2005-05-10 Actel Corporation Flash/dynamic random access memory field programmable gate array

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3651472A (en) * 1970-03-04 1972-03-21 Honeywell Inc Multistate flip-flop element including a local memory for use in constructing a data processing system
DE2364253A1 (de) * 1973-12-22 1975-06-26 Olympia Werke Ag Schaltungsanordnung fuer mikroprogrammierte geraete der datenverarbeitung
US3919694A (en) * 1974-05-10 1975-11-11 Hewlett Packard Co Circulating shift register memory having editing and subroutining capability
NL7713707A (nl) * 1977-12-12 1979-06-14 Philips Nv Informatiebuffergeheugen van het "eerst-in, eerst-uit" type met variabele ingang en vaste uitgang.
JPS56147203A (en) * 1980-04-17 1981-11-16 Toshiba Mach Co Ltd Sequence control device equipped with row cyclic operation part
US4456965A (en) * 1980-10-14 1984-06-26 Texas Instruments Incorporated Data processing system having multiple buses
NL8103477A (nl) * 1981-07-23 1983-02-16 Philips Nv Kantoorsysteem met eindstations, een dataverwerkende processor en hulpapparaten en een doorschakelinrichting voor het verzorgen van massaal datatransport tussen de hulpapparaten.

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6196595A (ja) * 1984-10-17 1986-05-15 Toshiba Corp 半導体記憶装置
JPS63894A (ja) * 1986-06-20 1988-01-05 Hitachi Ltd メモリ
JPH01129376A (ja) * 1987-11-16 1989-05-22 Oki Electric Ind Co Ltd Ｉｃカード
US5594698A (en) * 1993-03-17 1997-01-14 Zycad Corporation Random access memory (RAM) based configurable arrays
JP2013191265A (ja) * 2012-02-17 2013-09-26 Semiconductor Energy Lab Co Ltd 記憶装置、記憶装置の駆動方法、及び該記憶装置を備えた電子機器
JP2017174491A (ja) * 2012-02-17 2017-09-28 株式会社半導体エネルギー研究所 記憶装置

Also Published As

Publication number Publication date
EP0098080A2 (en) 1984-01-11
EP0098080B1 (en) 1988-09-28
DE3378143D1 (en) 1988-11-03
JPH0235398B2 (ja) 1990-08-09
US4780849A (en) 1988-10-25
EP0098080A3 (en) 1985-05-15

Similar Documents

Publication Publication Date Title
US6118690A (en) Dual storage cell memory
JPS58220293A (ja) 記憶装置
US5479369A (en) Semiconductor integrated circuit device and semiconductor memory device
KR850003615A (ko) 분할 메모리셀 블록에 대한 동시검사기능을 가진 다이나믹형 반도체 메모리장치
US5305443A (en) Microprocessor with low power bus
JP2747223B2 (ja) 半導体集積回路
US5150326A (en) Register file capable of high speed read operation
JPS6227477B2 (ja)
JP2002504735A (ja) 単一の入出力ピンを介するマルチレベル・データ
US5239509A (en) Semiconductor memory device
JPH06325599A (ja) データ伝送回路
US5287527A (en) Logical signal output drivers for integrated circuit interconnection
JPH06195968A (ja) 集積半導体メモリ装置
JPS6244284B2 (ja)
JPS6128198B2 (ja)
JPS6043295A (ja) 半導体記憶装置
EP0352965A2 (en) Data transmission system
US4202045A (en) Write circuit for a read/write memory
US20040057279A1 (en) Cross-coupled write circuit
US4330842A (en) Valid memory address pin elimination
JPH11306761A (ja) データ入出力回路、半導体記憶装置および情報処理装置
JPH0799441A (ja) 論理回路
JPS6242359B2 (ja)
JPH0330957B2 (ja)
JP2539593B2 (ja) 半導体メモリ回路