JPH0799441A

JPH0799441A - 論理回路

Info

Publication number: JPH0799441A
Application number: JP3027366A
Authority: JP
Inventors: On Kebin; ケビン・オン
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-02-21
Filing date: 1991-02-21
Publication date: 1995-04-11

Abstract

(57)【要約】【目的】ディジタル回路を構成するために使用される基
本ゲート素子として必要とされるトランジスタの数を減
らすことを目的とする。【構成】互いに異なる導電型の２のＭＯＳＦＥＴを基本
単位とし、第１のＭＯＳＦＥＴの一端を電源に、第２の
ＭＯＳＦＥＴの一端を第１の入力端に、第１および第２
のＭＯＳＦＥＴのゲートを第２の入力端に接続し、第１
および第２のＭＯＳＦＥＴの各他端を共通接続してここ
から出力を取り出すように構成した。【効果】２つの入力端に印加される論理入力の状態に応
じた出力を少ないトランジスタで取り出すことができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多用途論理回路に関
し、特に大規模集積回路ロジックやメモリに使用されう
る２入力論理回路に関する。

【０００２】

【従来の技術】論理機能を提供するデジタル回路設計
は、ＡＮＤゲート，ＯＲゲート，ＮＡＮＤゲート，ＮＯ
Ｒゲート，インバータゲートのような基本論理素子を相
互接続することが主な内容である。設計者が回路設計に
より提供される論理方程式を決定した後に、基本論理ゲ
ートは、論理機能を提供するため、直進的な手法で接続
される。必要なゲート数は、一般に提供される項と論理
的方程式の数により決定される。使用する論理要素の数
を最小にすることが普通望ましく、そして必要なゲート
数を最小限にするため、設計者が論理方程式を小さくで
きる多くの技法がある。

【０００３】“論理設計”という言葉は、デジタル・コ
ンピュータ・ハードウェア中の論理要素の接続を特定す
る手順に関し、これにより所望の機能は達成される。こ
の手順の例のいくつかは、グレイコードの数を表現する
データを受け入れ、そしてこのデータを２進コード化さ
れた１０進の表現に変換する回路設計でなければならな
い。形式的でかつ特別な技術は、所望の設計を達成する
ために使われる。

【０００４】基本論理ゲートは、象徴ロジックの適切な
システム中で、オペレータが記述できる最小の構造ブロ
ックである。現在使用されているすべてのデジタル・論
理・ネットワークは、２値のみで限定される信号で動作
し、そしてそれゆえ２進値と呼ばれる。

【０００５】表１（ａ）〜（ｅ）は、基本的論理ゲート
の入力と望ましい出力との該当する組合せで、２進信号
の各可能な組合せを載せている。

【０００６】

【０００７】各基本論理ゲートは、共同して論理機能を
実行するために接続された電子的構成要素が、その内部
で組み合わされていて、普通数個のＣＭＯＳトランジス
タを含んでいる。図１および図２は、それぞれの基本論
理ゲートと一致する通常の内部回路である。図１（ａ）
のように、ＮＯＴゲート１０は、２つのＣＭＯＳトラン
ジスタ１１と１２を含んでいる。図１（ｂ）のように、
２入力ＮＡＮＤゲート１３は、４つのＣＭＯＳトランジ
スタ１４，１５，１６，１７を含んでいる。同じよう
に、図２（ａ）のように、２つの入力のＮＯＲゲート２
０は、４つのＣＭＯＳトランジスタ２１，２２，２３，
２４を含んでいる。図２（ｂ）のように、２入力ＡＮＤ
ゲート２５は、６つのＣＭＯＳトランジスタ２６，２
７，２８，２９，３０，３１を含んでいる。最後に、図
２（ｃ）のように、２入力ＯＲゲート３２は、６つのＣ
ＭＯＳトランジスタ３３，３４，３５，３６，３７，３
８を含んでいる。表１（ａ）〜（ｅ）に表される論理機
能を提供できるように設計された図１および図２以外の
回路の相対配置があるが、図で示した回路の相対配置
は、共同して論理機能を提供するための最小数のトラン
ジスタを必要とする一番単純な形式を提供する。

【０００８】図３（ａ）は、基本論理ゲートを使って設
計されたマルチプレクサ４０の論理図を示す。マルチプ
レクサ４０は、インバータ・ゲート４１，４２とＡＮＤ
ゲート４３，４４とＮＯＲゲート４５を含んでいる。も
し通常の論理がマルチプレクサ４０を構成するために使
われるとしたら、結果として全体的な内部回路の相対配
置は、図３（ｂ）のようになる。

【０００９】マルチプレクサ４０により提供される論理
式は：

【００１０】

【００１１】図３（ｂ）のように、マルチプレクサ４０
が通常の論理を使って設計された時、その結果の全体の
内部回路は、全部で１２のＣＭＯＳトランジスタ４６〜
５７から成る。

【００１２】図４（ａ）は、通常の論理を使ったイクス
クルーシブＮＯＲゲート６０の論理回路である。イクス
クルーシブＮＯＲゲート６０は、２つのインバータ６
１，６２と２つのトランスミッション・ゲート・スイッ
チ６３，６４から成る。トランスミッション・ゲート・
スイッチが図４（ｂ）に示される２つのＣＭＯＳトラン
ジスタ６５，６６より成るので、イクスクルーシブＮＯ
Ｒゲート６０は、図５のように８つのＣＭＯＳトランジ
スタ６７〜７４で内部に構成される。

【００１３】図６は、デコーダ機能を提供する論理回路
である。入力が２つで出力が４つのデコーダ５は、２つ
のインバータゲート７６，７７と４つのＮＡＮＤゲート
７８〜８１より成る。このように、図１（ａ），（ｂ）
に示されるような内部回路を持つ論理ゲートがデコーダ
機能を提供するために使われる時、その結果の回路は、
合計で２０のＣＭＯＳトランジスタを含む。

【００１４】

【発明が解決しようとする課題】大規模集積回路では、
多数（例えば１万を越える）の基本論理ゲートは、単一
の集積回路チップ上に形成される。使用される基本論理
ゲートの数は、ＩＣチップ上に製造される実際のＦＥＴ
の数を決定し、そしてそれに従ってチップのサイズの必
要条件が決定される。従って、大規模集積回路のチップ
サイズを減らし、与えられた論理式の実現に使われるＣ
ＭＯＳトランジスタ数を最小にすることが望まれる。こ
れに加えて、大規模集積回路の動作速度を向上すること
がさらに望ましい。故に本発明は必要とされるトランジ
スタ数を減少することを目的とするものである。

【００１５】

【課題を解決するための手段】本発明の２入力多用途論
理回路は、次の論理式を提供する。

【００１６】＊ＩＭＧ［１０３］Ｔ）とＮチャンネル電界効果トランジスタより成る。Ｐ
チャンネルＦＥＴの第１の端子は第１の電圧供給端に接
続され、ＮチャンネルＦＥＴの第１の端子は第１の入力
線に接続される。各ＦＥＴのゲートは、互いに共通の接
続点で接続され、この接続点は第２の入力線を形成す
る。ＰチャンネルＦＥＴの第２の端子は、Ｎチャンネル
ＦＥＴの第２の端子と共通接続され、この接続点から出
力が取り出される。

【００２１】本発明によれば、通常の基本ロジックゲー
トを使うよりも少ないトランジスタ数で論理回路を構成
することができる。

【００２２】

【実施例】次に本発明について図面を参照して説明す
る。

【００２３】図７（ａ）は、本発明の２入力多用途論理
回路１００の回路図である。２入力多用途論理回路１０
０は、Ｐチャンネル電界効果トランジスタ（以後ＦＥＴ
と記す）１０１とＮチャンネル電界効果トランジスタ１
０２を含む。ＰチャンネルＦＥＴ１０１のソースは、第
１の供給電圧Ｖｄｄを受けるために接続される。Ｎチャ
ンネルＦＥＴ１０２の第１端子（ドレインかソースのど
ちらか）は、第２の電圧を受けるためのＢと呼ばれる入
力線に接続される。それぞれのトランジスタ１０１と１
０２のゲートは、共通の接続点に接続され、第３の電圧
を受けるためのＡと呼ばれる入力線を形成する。Ｐチャ
ンネルＦＥＴ１０１のドレインは、共通の接続点でＮチ
ャンネルＦＥＴ１０２の残りの第２端子（ドレインかソ
ースのどちらか）に接続され、その接続点は、第４の電
圧を供給するための出力線（ＯＵＴ）を形成する。２入
力多用途論理回路に内蔵されるトランジスタ１０２のド
レインとソースの接続を入れ換えられることは、特筆す
べきである。それは、２入力多用途論理回路１００が、
もしトランジスタ１００のソースが出力線と接続されて
ドレインが入力線Ｂに接続されるとしても、またもしド
レインが出力線と接続されてソースが入力線Ｂと接続さ
れていたとしても、同じように動作することである。

【００２４】２入力多用途論理回路１００の動作は、容
易に解析できる。入力線Ａの電圧レベルが論理的にロー
の時、ＮチャンネルＦＥＴ１０２は、ＯＦＦになり、こ
れにより通じない（なぜならＰチャンネルトランジスタ
１０１はＯＮになっている）。その結果として、供給電
圧Ｖｄｄは、低いインピーダンスで出力線に結合され、
これは出力線をハイにする。入力線Ａの電圧レベルがロ
ーの時、入力線Ｂの電圧レベルにかかわらず、出力線は
ハイのままである。

【００２５】入力線Ａの電圧レベルが論理的にハイの
時、ＰチャンネルＦＥＴ１０１は、ＯＦＦになり、Ｎチ
ャンネルトランジスタ１０２はＯＮになる。結果的に、
出力線は低いインピーダンスで入力線Ｂに接続され、そ
してこれより出力線の論理電圧レベルは、入力線Ｂでの
論理レベルと等しい。

【００２６】図７（ｂ）の２入力多用途論理回路の論理
図である。この図は、２入力多用途論理回路１００の動
作を現し、Ｘはハイローの状態に関係なく、ｂは入力線
Ａがハイの状態にスイッチングしていることを前提に入
力線Ｂと全く同じである。論理式は、下記のように与え
られる。

【００２７】

【００２８】又は

【００２９】

【００３０】上記で説明した２入力多用途論理回路１０
０は、より複雑な論理式を提供する回路内で、形成され
たブロックとして使用される。例えば、２つの入力の多
用途論理回路１００は、（１）式で与えられるマルチプ
レクサの機能を提供する回路を設計するために形成され
たブロックとして使用される。類似して、２入力論理回
路構造１００は、イクスクルーシブＮＯＲ回路又はデコ
ーダ回路を形成するために形成されたブロックとして使
用される。特殊な論理機能を提供するために回路の設計
で２入力論理回路構造１００を含む時、その結果の電気
回路は、一般的な論理を使用した場合より、より少ない
ＣＭＯＳトランジスタでしばしば構成される。

【００３１】図８は、図３の回路の機能を提供するマル
チプレクサ回路１０５の回路図である。マルチプレクサ
回路１０５は、２入力論理回路構造１００を含み、そし
て２つの追加のＣＭＯＳトランジスタ１０６，１０７を
含む。マルチプレクサ１０５の論理式は、下記のように
与えられる：

【００３２】

【００３３】マルチプレクサ回路１０５は、１２のトラ
ンジスタが必要な図３（ｂ）のマルチプレクサ回路と全
く同じ機能を提供するために、４つだけのＣＭＯＳトラ
ンジスタを使用する。結論として、大規模集積回路チッ
プ上のより少ない空間で、図８のマルチプレクサ回路１
０５を製造することができる。

【００３４】図９は、イクスクルーシブＮＯＲ機能を提
供する回路１１０の回路図である。イクスクルーシブＮ
ＯＲ回路１１０は、２入力論理回路１００と２つの追加
のＣＭＯＳトランジスタ１１１，１１２を含む。提供さ
れる論理的機能は、次の式で示される。

【００３５】

【００３６】図９のＥＸＮＯＲ回路１１０により提供さ
れるイクスクルーシブＮＯＲ機能は、４つのＣＭＯＳト
ランジスタだけが必要である（一方、同じ機能を提供す
る図５の回路は、全部で８つものＣＭＯＳトランジスタ
を必要とする）。再度言うと、２入力論理回路の使用
は、回路中で通常より少ないＣＭＯＳトランジスタしか
必要なくなり、その結果通常の論理が使用された場合に
比べて、より少ないスペースしか必要ないという結果と
なる。

【００３７】次の図８を参照して、２入力４出力デコー
ダ機能を提供するデコーダ回路１２０を示す。図１０の
デコーダ回路１２０は、４つの２入力論理回路構造１０
０（ａ）〜１００（ｄ）と追加のインバータ・ゲート１
２１を含む。デコーダ１２０の１つだけの出力線は、与
えられた時点で、論理的にローであり、入力線Ａ，Ｂの
論理的レベルに依存する。図１０のデコーダ回路１２０
は、１０個だけのＣＭＯＳトランジスタを使用してデコ
ーディング機能を提供する（なお図６の回路と比較する
と、通常の論理を使用するので２０個ものＣＭＯＳトラ
ンジスタが必要であった）。

【００３８】図８〜１０のデジタル回路は、少なくとも
１つの２入力論理回路構造１００を有し、論理機能を提
供するために、通常の基本論理ゲートを使用する場合よ
り、より少ない数のトランジスタを使用する。その結
果、回路は、より多くの機能がありながら、より小さな
面積の単一の大規模集積回路チップ上に内蔵されて提供
される。それに加えて、２入力論理回路構造１００を持
つ回路は、標準論理ゲート回路を使用する回路より、よ
り速く動作する（なぜならゲート面積と拡散面積の両方
の量の減少があり、それに応じて、回路の時定数が減少
するためである）。

【００３９】２入力論理回路構造１００は、メモリ回路
内でも使用される。図１１は、入力ポート（ＤＡＴＡ
ＩＮ）から出力ポート（ＤＡＴＡＯＵＴ）へのデータ
のラッチを提供する２入力多用途論理回路１００を示
す。ｗｒｉｔｅ／ｒｅａｄアドレス線（Ｗ／Ｒ・ＡＤ
ｎ）は、各ＣＭＯＳトランジスタ１０１，１０２のゲー
トに接続される。ｗｒｉｔｅ／ｒｅａｄアドレス線（Ｗ
／Ｒ・ＡＤｎ）が論理的にローの時、ＰチャンネルＦＥ
Ｔ１０１は、オンになり、ＮチャンネルＦＥＴ１０２は
オフになる。その結果として、出力ポート端子での出力
レベルは、電源電圧Ｖｄｄに応じて、論理がハイにな
る。ｗｒｉｔｅ／ｒｅａｄアドレス線での電圧レベルが
論理的にハイになる時、Ｐチャンネルトランジスタ１０
１は、オフになり、Ｎチャンネルトランジスタ１０２
は、オンになる。このように、入力ポートのデータは、
出力ポートへ伝えられる。

【００４０】図１２は、スタティックＲＡＭ回路１３０
内に提供された２つの２入力論理回路構造１００
（ａ），１００（ｂ）を示す。メモリ回路１３０は、２
つのインバータ１３１，１３２も含む。ｗｒｉｔｅ／ｒ
ｅａｄアドレス線（Ｗ／Ｒ・ＡＤｎ）のレベルが論理的
にローの時、メモリ回路１３０は、ＲＥＡＤモードであ
り、そして記憶したデータ値は、ビット線Ｂ／Ｌとビッ
ト線Ｂ／Ｌで使用できる（なぜならＰチャンネルトラン
ジスタ１０１（ａ），１０１（ｂ）は、とても高いＬ／
Ｗ（Ｌはチャンネル長、Ｗはチャンネル幅）レベル値で
抵抗として働くからであり、そしてなぜなら拡散容量は
ビット線の電荷を保つからである）。Ｐチャンネルトラ
ンジスタ１０１（ａ），１０１（ｂ）がアクティブプル
アップとして動作するので、それらは、ビット線上の電
荷に影響されない。

【００４１】ｗｒｉｔｅ／ｒｅａｄアドレス線のレベル
が論理的にハイになる時、メモリーは、ＷＲＩＴＥモー
ドになる。ＷＲＩＴＥモードでは、ビット線（Ｂ／Ｌ）
上のデータは、Ｎチャンネルトランジスタ１０２（ａ）
を通って、接続点Ｘに伝わる。同じようにして、ビット
線（Ｂ／Ｌ）上のデータは、Ｎチャンネルトランジスタ
１０２（ｂ）を通って、接続点Ｙに伝わる。ｗｒｉｔｅ
／ｒｅａｄアドレス線がローに戻る時、ビット線端子上
のデータは、接続点Ｘに保持され、その必要なものは、
接続点Ｙに保持される。データは、プルアップトランジ
スタ１０１（ａ），１０１（ｂ）と拡散容量により与え
られるＢ／Ｌ線とＢ／Ｌ線で保持される。センスアンプ
は、その結果、ビット線上のデータを読む。

【００４２】図１２で提供されるスタティックＲＡＭ回
路１３０は、図１３に示される通常のＲＡＭ回路１４０
よりより速いアクセス時間とより速いサイクルタイムを
持つ（なぜならＮチャンネルトランジスタ１０２
（ａ），１０２（ｂ）がオフになった時、スタティック
ＲＡＭ１３０は、Ｂ／ＬとＢ／Ｌのビット線でアクティ
ブプルアップを含んでいるからである）。その上、トラ
ンジスタ１０１（ａ），１０１（ｂ），１０２（ａ），
１０２（ｂ）のゲートに接続されている導体は、決めら
れた面積を増加し、そしてその結果、記憶節点容量を増
加する。この結果、記憶節点電荷は、ＲＡＭのソフトエ
ラー率を減少する（なぜならトランジスタのステータス
は、電圧スパイクで影響を受けやすくないからであ
る）。これに加えて、プリチャージ接点は、トランジス
タ１０１（ａ），１０１（ｂ），１０２（ａ），１０２
（ｂ）のゲートで供給され、リフレッシュサイクルは必
要ない。最後に、アクティブプルアップのため、ＲＡＭ
回路は、ＷＲＩＴＥモード中に、より少ない電力を消費
する（なぜならトランジスタ１０１（ａ），１０１
（ｂ）がオフになっているためである）。

【００４３】上記の具体例は、典型的なものであり、こ
れだけに制限されない。しかし、図５を基本ゲートとす
る本発明の論理回路は、一方を論理入力、他方を制御入
力とするものではなく、いずれも論理入力を基礎とする
ものである。上記開示の説明の中で、部分変更は、発明
の主旨から逸脱しない技術範囲内で、通常の技術のひと
つであることは明かであろう。

【００４４】

【発明の効果】以上説明したように本発明は、小数のＣ
ＭＯＳトランジスタで多くの論理機能を実現できる効果
がある。

【００４５】また本発明を回路設計に使った多くの場
合、基本論理ゲートを使用した場合より、より少ない総
数のＣＭＯＳトランジスタで構成できる。

【００４６】また本発明は、４つのトランジスタが必要
な、マルチプレクサ又はイクスクルーシブＮＯＲ機能を
提供できる効果がある。

【００４７】また同様に、２入力４出力デコーダにあっ
ては、１０個のＣＭＯＳトランジスタだけで提供できる
効果がある。

【００４８】より少ない数のＣＭＯＳトランジスタで、
確実な機能を提供することができるために、回路に必要
な空間を減少する効果がある。

【００４９】また、ゲート部と拡散部の両方の面積が減
少するため、回路はより速く動作する効果がある。

【００５０】本発明は、ラッチとメモリ回路を改善する
ために使用できる効果があり、例えば、電力消費とソフ
トエラー割合の減少するためにランダム・アクセス・メ
モリ（ＲＡＭ）回路に使用できる効果がある。

【００５１】なお、本発明に関する分野の技術者が理解
するように、本発明は、他の回路にも多用途論理回路と
して適用でき、そして応用範囲を大規模集積回路に限定
されない。

【図面の簡単な説明】

【図１】（ａ）は通常のインバータ・ゲートの論理とそ
の内部回路図。（ｂ）は通常のＮＡＮＤゲートの論理と
その内部回路図。

【図２】（ａ）はＮＯＲゲートの論理とその内部回路
図。（ｂ）はＡＮＤゲートの論理とその内部回路図。
（ｃ）はＯＲゲートの論理とその内部回路図。

【図３】（ａ）は通常の論理を使用したマルチプレクサ
の論理図。（ｂ）は通常の論理を内蔵するマルチプレク
サの内部回路図。

【図４】（ａ）は通常の論理を使用したＥＸＮＯＲゲー
トの論理図。（ｂ）はトランスミッション・ゲート・ス
イッチの論理とその内部回路図。

【図５】通常の論理を使用したＥＸＯＲゲートの内部回
路図。

【図６】通常の論理を使用した２入力４出力デコーダの
論理図。

【図７】（ａ）は本発明の２入力多用途論理回路の回路
図。（ｂ）は本発明の２入力多用途論理回路の論理図。

【図８】本発明の実施例１のマルチプレクサの回路図。

【図９】本発明の実施例２のＥＸＮＯＲ回路図。

【図１０】本発明の実施例３のデコーダ回路図。

【図１１】本発明の実施例４の入力ポートから出力ポー
トへデータをラッチするラッチ回路図。

【図１２】本発明の実施例５のスタティックＲＡＭ回路
の回路図。

【図１３】通常のＲＡＭ回路。

【符号の説明】

１０ＮＯＴゲート１１〜１２，１４〜１７，２１〜２４，２６〜３１，３
３〜３８，４６〜５７，６５〜７４，１０６〜１０７，
１１１〜１１２ＣＭＯＳトランジスタ１３，７８〜８１ＮＡＮＤゲート２０，４５ＮＯＲゲート２５，４３〜４４ＡＮＤゲート３２ＯＲゲート４０マルチプレクサ４１〜４２，１２１インバータ・ゲート６０イクスクルーシブＮＯＲゲート６１〜６２，７６〜７７，１３１〜１３２インバー
タ６３〜６４トランスミッション・ゲート・スイッチ７５デコーダ１００２入力多用途論理回路１０１Ｐチャンネル電界効果トランジスタ１０２Ｎチャンネル電界効果トランジスタ１０５マルチプレクサ回路１１０イクスクルーシブＮＯＲ回路１２０デコーダ回路１３０メモリ回路１４０通常のＲＡＭ回路

Claims

【特許請求の範囲】

【請求項１】第１の端子と第２の端子とゲートを有す
る一導電型の第１の電界効果トランジスタと、第１の端
子と第２の端子とゲートを有する逆導電型の第２の電界
効果トランジスタとを有し、第２の電界効果トランジス
タの第１の端子に電源供給端を接続し、第２の電界効果
トランジスタの第１の端子に第１の入力信号線を接続
し、第１および第２の電界効果トランジスタの各ゲート
を共通に第２の入力信号線に接続し、第１および第２の
電界効果トランジスタの各第２の端子を共通に接続し、
そこから出力を取り出すことを特徴とする論理回路。
【請求項２】前記第１および第２の入力信号線には、
論理回路設計で必要な２値論理情報が印加され、前記第
１および第２の電界効果トランジスタが論理決定手段の
一部として設計されていることを特徴とする請求項１記
載の論理回路。