JPH06325599A - データ伝送回路 - Google Patents
データ伝送回路Info
- Publication number
- JPH06325599A JPH06325599A JP5250928A JP25092893A JPH06325599A JP H06325599 A JPH06325599 A JP H06325599A JP 5250928 A JP5250928 A JP 5250928A JP 25092893 A JP25092893 A JP 25092893A JP H06325599 A JPH06325599 A JP H06325599A
- Authority
- JP
- Japan
- Prior art keywords
- line
- transmission
- output
- input
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
- H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation
Landscapes
- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】データ入力バッファが駆動しなければならない
負荷を低減できるようなデータ伝送回路を提供する。 【構成】データ入力バッファから入力線１１、１２に送
られる相補的２進信号対ＤＩＮは伝送トランジスタ
Ｍ1 、Ｍ2 を通じて中継線３１、３２に伝送され、出力
線接地トランジスタＭ7 、Ｍ12のゲートに印加される。
この出力線接地トランジスタのドレインには出力線１
３、１４が接続されている。伝送制御信号φWDTが伝送
を示すときには伝送トランジスタがＯＮとなり、中継線
３１、３２を接地する中継線接地トランジスタＭ4 、Ｍ
9 及び出力線１３、１４を充電する出力線プルアップト
ランジスタＭ16、Ｍ17はＯＦＦとなる。一方、伝送制御
信号φWDTが伝送を示さないときには伝送トランジスタ
がＯＦＦとなり、中継線接地トランジスタ及び出力線プ
ルアップトランジスタはＯＮとなる。
負荷を低減できるようなデータ伝送回路を提供する。 【構成】データ入力バッファから入力線１１、１２に送
られる相補的２進信号対ＤＩＮは伝送トランジスタ
Ｍ1 、Ｍ2 を通じて中継線３１、３２に伝送され、出力
線接地トランジスタＭ7 、Ｍ12のゲートに印加される。
この出力線接地トランジスタのドレインには出力線１
３、１４が接続されている。伝送制御信号φWDTが伝送
を示すときには伝送トランジスタがＯＮとなり、中継線
３１、３２を接地する中継線接地トランジスタＭ4 、Ｍ
9 及び出力線１３、１４を充電する出力線プルアップト
ランジスタＭ16、Ｍ17はＯＦＦとなる。一方、伝送制御
信号φWDTが伝送を示さないときには伝送トランジスタ
がＯＦＦとなり、中継線接地トランジスタ及び出力線プ
ルアップトランジスタはＯＮとなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置におけ
るデータ伝送回路に関するもので、特にＣＭＯＳダイナ
ミックＲＡＭ（以下ＤＲＡＭと称する）のデータ入力バ
ッファから入出力バスにデータを伝送する回路に関する
ものである。
るデータ伝送回路に関するもので、特にＣＭＯＳダイナ
ミックＲＡＭ（以下ＤＲＡＭと称する）のデータ入力バ
ッファから入出力バスにデータを伝送する回路に関する
ものである。
【０００２】
【従来の技術】従来技術のＣＭＯＳ ＤＲＡＭにおいて
は、データの読み込み時、ＴＴＬ（トランジスタトラン
ジスタロジック）論理レベルのデータ信号をＣＭＯＳ論
理レベルのデータ信号に変換するデータ入力バッファを
内蔵しており、上記のデータ入力バッファから出力する
データが、データバスと入出力（Ｉ／Ｏ）バスを通じ、
センス増幅器を通じて行アドレスにより指定された所定
のメモリセルに記憶されるようになっていた。
は、データの読み込み時、ＴＴＬ（トランジスタトラン
ジスタロジック）論理レベルのデータ信号をＣＭＯＳ論
理レベルのデータ信号に変換するデータ入力バッファを
内蔵しており、上記のデータ入力バッファから出力する
データが、データバスと入出力（Ｉ／Ｏ）バスを通じ、
センス増幅器を通じて行アドレスにより指定された所定
のメモリセルに記憶されるようになっていた。
【０００３】したがって、通常のＤＲＡＭにおいては上
記のデータ入力バッファから出力するデータを、データ
バスと入出力バスとを通じてメモリセルアレイに伝送し
なければならないことになっていた。
記のデータ入力バッファから出力するデータを、データ
バスと入出力バスとを通じてメモリセルアレイに伝送し
なければならないことになっていた。
【０００４】しかし、高密度ＤＲＡＭ、例えば１メガＤ
ＲＡＭの場合、上記のデータバスの寄生容量は大凡１．
５ＰＦであり、入出力バスの寄生容量は３〜４ＰＦ程度
であるので、データ入力バッファはこの寄生容量をみな
負荷として駆動しなければならない負担があるわけであ
る。
ＲＡＭの場合、上記のデータバスの寄生容量は大凡１．
５ＰＦであり、入出力バスの寄生容量は３〜４ＰＦ程度
であるので、データ入力バッファはこの寄生容量をみな
負荷として駆動しなければならない負担があるわけであ
る。
【０００５】即ち、従来のデータ伝送回路は図４に図示
した如き構成をしていた。データ入力バッファ１０を通
じて読込まれたデータはデータバス１１及び１２に出力
され、伝送ゲート１及び２がゲート１６に入力する制御
クロックによりＯＮ状態になることにより、上記のデー
タバス１１及び１２にあったデータが各々入出力バス１
３及び１４に伝送され、入出力ゲート４０に入力され
る。この入出力ゲート４０から列アドレス信号をゲート
ライン４１に入力してＭＯＳトランジスタ４３及び４４
が導通され、センスアンプ５０を通じて、行アドレス信
号をロウアドレスライン６４又は６５に入力して、ビッ
トライン６０又は６１上のデータをメモリセル６２又は
６３に記憶させてきた。
した如き構成をしていた。データ入力バッファ１０を通
じて読込まれたデータはデータバス１１及び１２に出力
され、伝送ゲート１及び２がゲート１６に入力する制御
クロックによりＯＮ状態になることにより、上記のデー
タバス１１及び１２にあったデータが各々入出力バス１
３及び１４に伝送され、入出力ゲート４０に入力され
る。この入出力ゲート４０から列アドレス信号をゲート
ライン４１に入力してＭＯＳトランジスタ４３及び４４
が導通され、センスアンプ５０を通じて、行アドレス信
号をロウアドレスライン６４又は６５に入力して、ビッ
トライン６０又は６１上のデータをメモリセル６２又は
６３に記憶させてきた。
【０００６】そして、データ書き込みの前又は完了後に
上記の一対の入出力バス１３及び１４に接続された等化
回路２０を通じて上記の入出力バス１３及び１４を等化
させる。さらに、入出力センスアンプ３０は上記のメモ
リセル６２又は６３に記憶されたデータを読んで、図示
されていない出力データバッファに増幅出力するための
もので、メモリセルからデータを読む時のみ動作する。
上記の一対の入出力バス１３及び１４に接続された等化
回路２０を通じて上記の入出力バス１３及び１４を等化
させる。さらに、入出力センスアンプ３０は上記のメモ
リセル６２又は６３に記憶されたデータを読んで、図示
されていない出力データバッファに増幅出力するための
もので、メモリセルからデータを読む時のみ動作する。
【０００７】したがって、従来のデータ伝送回路はデー
タ入力バッファ１０から出力するデータをメモリセル６
２又は６３に書き込むため、各データバス１１及び１２
と各入出力バス１３及び１４の寄生容量をみな負荷とし
て駆動しなければならないのであった。それ故、データ
入力バッファ１０の出力端にあるトランジスタは、上記
の寄生容量をみな充電するために、トランジスタの大き
さが大変大きくなければならないし、且つ伝送速度もお
そく、その電力消費も多いという問題点があった。
タ入力バッファ１０から出力するデータをメモリセル６
２又は６３に書き込むため、各データバス１１及び１２
と各入出力バス１３及び１４の寄生容量をみな負荷とし
て駆動しなければならないのであった。それ故、データ
入力バッファ１０の出力端にあるトランジスタは、上記
の寄生容量をみな充電するために、トランジスタの大き
さが大変大きくなければならないし、且つ伝送速度もお
そく、その電力消費も多いという問題点があった。
【０００８】上記の寄生容量の中で、最も大きな容量に
なる入出力バスの寄生容量を減らすための従来の方法と
しては、メモリの集積度が高く成る程多数のメモリセル
にて構成された多数個のブロックに分離することであっ
た。従って、分離されたブロックの数だけ入出力バスの
対が増加することになり、これによりデータバスから入
出力バスにデータを伝送してやる伝送ゲートの数も増加
するようになる。しかし、データを読み込む書き込みサ
イクルにおいては、いくら多くのブロックに分割されて
入出力バスの対が多くなるとしても、その中の一対の入
出力バスだけが選択されてメモリセルにデータを書き込
むので問題はない。
なる入出力バスの寄生容量を減らすための従来の方法と
しては、メモリの集積度が高く成る程多数のメモリセル
にて構成された多数個のブロックに分離することであっ
た。従って、分離されたブロックの数だけ入出力バスの
対が増加することになり、これによりデータバスから入
出力バスにデータを伝送してやる伝送ゲートの数も増加
するようになる。しかし、データを読み込む書き込みサ
イクルにおいては、いくら多くのブロックに分割されて
入出力バスの対が多くなるとしても、その中の一対の入
出力バスだけが選択されてメモリセルにデータを書き込
むので問題はない。
【０００９】しかし、メモリ容量が増加すればする程、
メモリ装置を製造した時そのテストをすることにおいて
多くの問題がある。即ち、すべてのメモリセルにデータ
を書き込み、読み出すことによるテスト時間が非常に増
加されるようになるため、集積度が高くなる程この問題
は深刻になる。従って、より速いテストをするためには
多くのビットのデータを一度に読み、書かなければなら
ないが、この場合読み込むビットの数だけの入出力バス
がデータ入力バッファと連結されてデータ入力バッファ
の負担が増加するようになる。結局、データ入力バッフ
ァの出力端のトランジスタの大きさを、増加した容量だ
け大きくしなければならなくなり、前述の如くチップの
大きさが増加するという問題点がある。
メモリ装置を製造した時そのテストをすることにおいて
多くの問題がある。即ち、すべてのメモリセルにデータ
を書き込み、読み出すことによるテスト時間が非常に増
加されるようになるため、集積度が高くなる程この問題
は深刻になる。従って、より速いテストをするためには
多くのビットのデータを一度に読み、書かなければなら
ないが、この場合読み込むビットの数だけの入出力バス
がデータ入力バッファと連結されてデータ入力バッファ
の負担が増加するようになる。結局、データ入力バッフ
ァの出力端のトランジスタの大きさを、増加した容量だ
け大きくしなければならなくなり、前述の如くチップの
大きさが増加するという問題点がある。
【００１０】
【発明が解決しようとする課題】したがって、本発明の
目的はデータ入力バッファが通常の書き込みサイクルに
おいて必要な駆動能力だけでも、テストの時、入出力バ
スを十分に駆動することが出来る回路を提供することに
ある。本発明の他の目的はデータ入力バッファが駆動し
なければならない負荷を減らすことができる回路を提供
することにある。
目的はデータ入力バッファが通常の書き込みサイクルに
おいて必要な駆動能力だけでも、テストの時、入出力バ
スを十分に駆動することが出来る回路を提供することに
ある。本発明の他の目的はデータ入力バッファが駆動し
なければならない負荷を減らすことができる回路を提供
することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに本発明では、相補的２進信号対を中継するデータ伝
送回路について、前記２進信号対を受ける入力線対と、
第１導電形の伝送トランジスタ対と、中継線対と、第１
導電形の中継線接地トランジスタ対と、出力線対と、第
１導電形の出力線接地トランジスタ対と、第２導電形の
出力線プルアップトランジスタ対と、伝送制御信号反転
器と、接地線と、電源線とを備えるようにし、伝送トラ
ンジスタのチャネルは、対応する入力線と中継線との間
にそれぞれ接続し、中継線は、対応する中継線接地トラ
ンジスタのドレイン及び出力線接地トランジスタのゲー
トにそれぞれ接続し、出力線は、対応する出力線接地ト
ランジスタのドレイン及び出力線プルアップトランジス
タのドレインにそれぞれ接続し、伝送制御信号反転器の
出力端子は、伝送トランジスタ対の各ゲート及び出力線
プルアップトランジスタ対の各ゲートに接続し、伝送制
御信号反転器の入力端子は、伝送制御信号を受けると共
に中継線接地トランジスタ対の各ゲートに接続し、接地
線は、中継線接地トランジスタ対の各ソース及び出力線
接地トランジスタ対の各ソースに接続し、電源線は、出
力線プルアップトランジスタ対の各ソースに接続するよ
うにし、そして、伝送制御信号が伝送を示す状態のとき
には、伝送トランジスタ対が導通状態になると共に、中
継線接地トランジスタ対及び出力線プルアップトランジ
スタ対が非導通状態となり、一方、伝送制御信号が伝送
を示さない状態のときには、伝送トランジスタ対が非導
通状態になると共に、中継線接地トランジスタ対及び出
力線プルアップトランジスタ対が導通状態となるように
することを特徴としている。
めに本発明では、相補的２進信号対を中継するデータ伝
送回路について、前記２進信号対を受ける入力線対と、
第１導電形の伝送トランジスタ対と、中継線対と、第１
導電形の中継線接地トランジスタ対と、出力線対と、第
１導電形の出力線接地トランジスタ対と、第２導電形の
出力線プルアップトランジスタ対と、伝送制御信号反転
器と、接地線と、電源線とを備えるようにし、伝送トラ
ンジスタのチャネルは、対応する入力線と中継線との間
にそれぞれ接続し、中継線は、対応する中継線接地トラ
ンジスタのドレイン及び出力線接地トランジスタのゲー
トにそれぞれ接続し、出力線は、対応する出力線接地ト
ランジスタのドレイン及び出力線プルアップトランジス
タのドレインにそれぞれ接続し、伝送制御信号反転器の
出力端子は、伝送トランジスタ対の各ゲート及び出力線
プルアップトランジスタ対の各ゲートに接続し、伝送制
御信号反転器の入力端子は、伝送制御信号を受けると共
に中継線接地トランジスタ対の各ゲートに接続し、接地
線は、中継線接地トランジスタ対の各ソース及び出力線
接地トランジスタ対の各ソースに接続し、電源線は、出
力線プルアップトランジスタ対の各ソースに接続するよ
うにし、そして、伝送制御信号が伝送を示す状態のとき
には、伝送トランジスタ対が導通状態になると共に、中
継線接地トランジスタ対及び出力線プルアップトランジ
スタ対が非導通状態となり、一方、伝送制御信号が伝送
を示さない状態のときには、伝送トランジスタ対が非導
通状態になると共に、中継線接地トランジスタ対及び出
力線プルアップトランジスタ対が導通状態となるように
することを特徴としている。
【００１２】
【実施例】以下、本発明を添付図面を参照して詳細に説
明する。
明する。
【００１３】図１は本発明に係るデータ伝送回路のブロ
ック図で、図面中のデータ入力バッファ１０と入出力ゲ
ート４０と入出力センスアンプ３０は各々図４の従来の
回路と同一なもので、それらに対しては同一符号を使用
しており、各データバス１１、１２及び各入出力バス１
３、１４も各々図４の従来と同一符号を使用し、重複す
る説明は省略する。
ック図で、図面中のデータ入力バッファ１０と入出力ゲ
ート４０と入出力センスアンプ３０は各々図４の従来の
回路と同一なもので、それらに対しては同一符号を使用
しており、各データバス１１、１２及び各入出力バス１
３、１４も各々図４の従来と同一符号を使用し、重複す
る説明は省略する。
【００１４】本発明は、データ入力バッファ１０の出力
ラインであるデータバス１１によって接続され、書き込
み検出の伝送クロックバーφWDT の反転パルスφWDT を
入力とする第１トランスミッションゲート１００と、ゲ
ート６００から出力する上記のクロックバーφWDT と反
転されたクロックφWDT を入力すると共に、データ入力
バッファ１０とデータバス１２により接続される第２ト
ランスミッションゲート２００と、上記の第１トランス
ミッションゲート１００とライン３１を介して接続さ
れ、上記のパルスバーφWDT を入力しており、出力ライ
ンが入出力バス１３と接続される第１入出力バスプルア
ップ及びダウン回路３００と、上記の第２トランスミッ
ションゲート２００とライン３２を介して接続され、上
記のパルスバーφWDT を入力し、出力ラインが入出力バ
ス１４と接続される第２入出力バスプルアップ及びダウ
ン回路４００と、入出力バス１３及び１４の両端に接続
され、入出力バス等化クロックバーφIOEQ及び上記のク
ロックφWDT を入力する入出力バス等化及びプルアップ
回路５００、及び上記のクロックバーφWDT を反転する
インバータ６００とで構成される。
ラインであるデータバス１１によって接続され、書き込
み検出の伝送クロックバーφWDT の反転パルスφWDT を
入力とする第１トランスミッションゲート１００と、ゲ
ート６００から出力する上記のクロックバーφWDT と反
転されたクロックφWDT を入力すると共に、データ入力
バッファ１０とデータバス１２により接続される第２ト
ランスミッションゲート２００と、上記の第１トランス
ミッションゲート１００とライン３１を介して接続さ
れ、上記のパルスバーφWDT を入力しており、出力ライ
ンが入出力バス１３と接続される第１入出力バスプルア
ップ及びダウン回路３００と、上記の第２トランスミッ
ションゲート２００とライン３２を介して接続され、上
記のパルスバーφWDT を入力し、出力ラインが入出力バ
ス１４と接続される第２入出力バスプルアップ及びダウ
ン回路４００と、入出力バス１３及び１４の両端に接続
され、入出力バス等化クロックバーφIOEQ及び上記のク
ロックφWDT を入力する入出力バス等化及びプルアップ
回路５００、及び上記のクロックバーφWDT を反転する
インバータ６００とで構成される。
【００１５】データ入力バッファ１０からデータが出力
する前にクロックバーφWDT を入力する第１及び第２入
出力バスプルアップ及びダウン回路３００、４００はラ
イン３１及び３２を各々プルダウンして“ロウ”状態に
すると共に、クロックφWDTに依って入出力バス等化及
びプルアップ回路５００は入出力バス１３及び１４を共
に“ハイ”状態にプルアップする。
する前にクロックバーφWDT を入力する第１及び第２入
出力バスプルアップ及びダウン回路３００、４００はラ
イン３１及び３２を各々プルダウンして“ロウ”状態に
すると共に、クロックφWDTに依って入出力バス等化及
びプルアップ回路５００は入出力バス１３及び１４を共
に“ハイ”状態にプルアップする。
【００１６】そして、データ入力バッファ１０からデー
タが出力すると、第１及び第２トランスミッションゲー
ト１００、２００はクロックφWDT によってデータバス
１１及び１２上のデータを各々ライン３１及び３２に出
力し、第１及び第２入出力バスプルアップ及びダウン回
路３００、４００は上記のライン３１及び３２上のデー
タを上記のクロックバーφWDT の制御のもとに反転して
入出力バス１３及び１４に各々出力する。
タが出力すると、第１及び第２トランスミッションゲー
ト１００、２００はクロックφWDT によってデータバス
１１及び１２上のデータを各々ライン３１及び３２に出
力し、第１及び第２入出力バスプルアップ及びダウン回
路３００、４００は上記のライン３１及び３２上のデー
タを上記のクロックバーφWDT の制御のもとに反転して
入出力バス１３及び１４に各々出力する。
【００１７】したがって、例えばライン３１上のデータ
が“ハイ”状態であれば上記の“ハイ”状態であるライ
ン３１に対応する入出力バス１３は“ロウ”状態にな
り、この状態は入出力バスプルアップ及びダウン回路３
００から帰還され、上記の“ハイ”状態のライン３１を
“ハイ”状態にプルアップして上記のライン３１上のデ
ータである“ハイ”状態を保持するようにする。
が“ハイ”状態であれば上記の“ハイ”状態であるライ
ン３１に対応する入出力バス１３は“ロウ”状態にな
り、この状態は入出力バスプルアップ及びダウン回路３
００から帰還され、上記の“ハイ”状態のライン３１を
“ハイ”状態にプルアップして上記のライン３１上のデ
ータである“ハイ”状態を保持するようにする。
【００１８】又、上記の第１及び第２入出力プルアップ
及びダウン回路３００、４００は制御クロックバーφ
WDT と共にデータバス１１及び１２と入出力バス１３及
び１４を完全に分離動作するようにする。入出力バス１
３及び１４上のデータが入出力ゲート４０を通じて読ま
れたのち、入出力バス等化クロックバーφIOEQにより入
出力バス１３と１４とは入出力バス等化及びプルアップ
回路５００によって各々“ハイ”状態にプリチャージさ
れる。
及びダウン回路３００、４００は制御クロックバーφ
WDT と共にデータバス１１及び１２と入出力バス１３及
び１４を完全に分離動作するようにする。入出力バス１
３及び１４上のデータが入出力ゲート４０を通じて読ま
れたのち、入出力バス等化クロックバーφIOEQにより入
出力バス１３と１４とは入出力バス等化及びプルアップ
回路５００によって各々“ハイ”状態にプリチャージさ
れる。
【００１９】図２は本発明に依る図１のブロック図の具
体的回路図を示した図面で、データバス１１及び１２と
入出力バス１３及び１４は図１のデータ入力バッファ１
０と入出力ゲート４０及び入出力センスアンプ３０に各
々接続される。
体的回路図を示した図面で、データバス１１及び１２と
入出力バス１３及び１４は図１のデータ入力バッファ１
０と入出力ゲート４０及び入出力センスアンプ３０に各
々接続される。
【００２０】図面の中でＭ1 、Ｍ2 、Ｍ4 、Ｍ7 、
Ｍ9 、Ｍ12は各々ＮチャネルＭＯＳトランジスタであ
り、Ｍ3 、Ｍ5 、Ｍ6 、Ｍ8 、Ｍ10、Ｍ11及びＭ13〜Ｍ
17は各々ＰチャネルＭＯＳトランジスタであり、ＶDDは
電源供給電圧であり、そのほかの符号は図１のものと同
一である。
Ｍ9 、Ｍ12は各々ＮチャネルＭＯＳトランジスタであ
り、Ｍ3 、Ｍ5 、Ｍ6 、Ｍ8 、Ｍ10、Ｍ11及びＭ13〜Ｍ
17は各々ＰチャネルＭＯＳトランジスタであり、ＶDDは
電源供給電圧であり、そのほかの符号は図１のものと同
一である。
【００２１】図３のＡ〜Ｈは、本発明に係る具体的回路
図である図２の各部分の波形図を示した図面で、図３の
Ａ及びＢはデータ入力バッファ１０からデータバス１１
及び１２に各々出力するデータバーＤＩＮ及びＤＩＮの
波形図であり、図３のＣ及びＤは書き込み検出の伝送ク
ロックバーφWDT 及び入出力バス等化クロックバーφ
IOEQのタイミング図であり、図３のＥ及びＦは各々第１
及び第２トランスミッションゲート１００及び２００の
出力波形図であり、図３のＧ及びＨは各々入出力バス１
３及び１４の波形図である。
図である図２の各部分の波形図を示した図面で、図３の
Ａ及びＢはデータ入力バッファ１０からデータバス１１
及び１２に各々出力するデータバーＤＩＮ及びＤＩＮの
波形図であり、図３のＣ及びＤは書き込み検出の伝送ク
ロックバーφWDT 及び入出力バス等化クロックバーφ
IOEQのタイミング図であり、図３のＥ及びＦは各々第１
及び第２トランスミッションゲート１００及び２００の
出力波形図であり、図３のＧ及びＨは各々入出力バス１
３及び１４の波形図である。
【００２２】以下、図２の作動関係を図３の波形図を参
照して詳細に説明する。
照して詳細に説明する。
【００２３】先ず、データが入力する前（図３の時間ｔ
1 以前）に書き込み検出の伝送クロックバーφWDT と入
出力バス等化クロックバーφIOEQとはみな“ハイ”状態
で、第１及び第２入出力バスプルアップ及びダウン回路
３００、４００を構成するプルダウントランジスタＭ4
及びＭ9 が各々ＯＮ状態になることによりライン３１及
び３２はみな“ロウ”状態にプルダウンされる。
1 以前）に書き込み検出の伝送クロックバーφWDT と入
出力バス等化クロックバーφIOEQとはみな“ハイ”状態
で、第１及び第２入出力バスプルアップ及びダウン回路
３００、４００を構成するプルダウントランジスタＭ4
及びＭ9 が各々ＯＮ状態になることによりライン３１及
び３２はみな“ロウ”状態にプルダウンされる。
【００２４】又、上記のクロックバーφWDT をインバー
タ６００が反転したクロックφWDTが、入出力バス等化
及びプルアップ回路５００を構成するＰチャネルＭＯＳ
トランジスタＭ16及びＭ17をＯＮさせて、入出力バス１
３及び１４をみな“ハイ”状態にプルアップさせること
によりプリチャージする。
タ６００が反転したクロックφWDTが、入出力バス等化
及びプルアップ回路５００を構成するＰチャネルＭＯＳ
トランジスタＭ16及びＭ17をＯＮさせて、入出力バス１
３及び１４をみな“ハイ”状態にプルアップさせること
によりプリチャージする。
【００２５】時間ｔ1 以後のデータバス１１及び１２
に、相互に反転関係になるデータバーＤＩＮ及びＤＩＮ
が図３のＡ及びＢに図示した如く各々“ロウ”と“ハ
イ”として示されると仮定する。時間ｔ2 から上記のク
ロックバーφWDT が図３のＣの如く“ロウ”状態になる
と、上記のクロックバーφWDT のインバータ６００を通
じた反転クロックφWDT により、第１及び第２トランス
ミッションゲート１００及び２００を構成するＮチャネ
ルＭＯＳトランジスタＭ1 及びＭ2 がＯＮ状態になるの
で、ライン３１及び３２は各々“ロウ”と“ハイ”状態
となり、ＰチャネルＭＯＳトランジスタＭ16とＭ17とは
ＯＦＦされる。そして、上記のライン３１上の“ロウ”
状態のデータ信号は、第１入出力バスプルアップ及びダ
ウン回路３００を構成するＰチャネルＭＯＳトランジス
タＭ6 のゲートとＮチャネルＭＯＳトランジスタＭ7 の
ゲートに各々入力し、ライン３２上の“ハイ”状態のデ
ータ信号は、第２入出力バスプルアップ及びダウン回路
４００を構成するＰチャネルＭＯＳトランジスタＭ11の
ゲートとＮチャネルＭＯＳトランジスタＭ12のゲートに
各々入力する。
に、相互に反転関係になるデータバーＤＩＮ及びＤＩＮ
が図３のＡ及びＢに図示した如く各々“ロウ”と“ハ
イ”として示されると仮定する。時間ｔ2 から上記のク
ロックバーφWDT が図３のＣの如く“ロウ”状態になる
と、上記のクロックバーφWDT のインバータ６００を通
じた反転クロックφWDT により、第１及び第２トランス
ミッションゲート１００及び２００を構成するＮチャネ
ルＭＯＳトランジスタＭ1 及びＭ2 がＯＮ状態になるの
で、ライン３１及び３２は各々“ロウ”と“ハイ”状態
となり、ＰチャネルＭＯＳトランジスタＭ16とＭ17とは
ＯＦＦされる。そして、上記のライン３１上の“ロウ”
状態のデータ信号は、第１入出力バスプルアップ及びダ
ウン回路３００を構成するＰチャネルＭＯＳトランジス
タＭ6 のゲートとＮチャネルＭＯＳトランジスタＭ7 の
ゲートに各々入力し、ライン３２上の“ハイ”状態のデ
ータ信号は、第２入出力バスプルアップ及びダウン回路
４００を構成するＰチャネルＭＯＳトランジスタＭ11の
ゲートとＮチャネルＭＯＳトランジスタＭ12のゲートに
各々入力する。
【００２６】したがってクロックφWDT （ロウ状態）と
ライン３１上の“ロウ”状態のデータ信号によりＰチャ
ネルＭＯＳトランジスタＭ5 及びＭ6 がみな導通（Ｍ7
はＯＦＦ状態）して入出力バス１３は電源供給電圧ＶDD
に充電されるし、“ハイ”状態になり、且つこの状態の
帰還に依りＰチャネルＭＯＳトランジスタＭ3 はＯＦＦ
状態になるので入出力バス１３はＶDD（ハイ状態）に充
電される。
ライン３１上の“ロウ”状態のデータ信号によりＰチャ
ネルＭＯＳトランジスタＭ5 及びＭ6 がみな導通（Ｍ7
はＯＦＦ状態）して入出力バス１３は電源供給電圧ＶDD
に充電されるし、“ハイ”状態になり、且つこの状態の
帰還に依りＰチャネルＭＯＳトランジスタＭ3 はＯＦＦ
状態になるので入出力バス１３はＶDD（ハイ状態）に充
電される。
【００２７】一方、ライン３２のデータは“ハイ”状態
であるのでＮチャネルＭＯＳトランジスタＭ12がＯＮ状
態になり、入出力バス１４上に充電されていたＶDDの電
圧は、上記のＮチャネルＭＯＳトランジスタＭ12のドレ
インとソースを通じ接地側に放電されて上記の入出力バ
ス１４は“ロウ”状態になる。この状態はＰチャネルＭ
ＯＳトランジスタＭ8 のゲートに帰還されてトランジス
タＭ8 がＯＮ状態になり、ライン３２を電源供給電圧Ｖ
DD（ハイ状態）にして入出力バス１４を完全に“ロウ”
状態にする。
であるのでＮチャネルＭＯＳトランジスタＭ12がＯＮ状
態になり、入出力バス１４上に充電されていたＶDDの電
圧は、上記のＮチャネルＭＯＳトランジスタＭ12のドレ
インとソースを通じ接地側に放電されて上記の入出力バ
ス１４は“ロウ”状態になる。この状態はＰチャネルＭ
ＯＳトランジスタＭ8 のゲートに帰還されてトランジス
タＭ8 がＯＮ状態になり、ライン３２を電源供給電圧Ｖ
DD（ハイ状態）にして入出力バス１４を完全に“ロウ”
状態にする。
【００２８】それ故、上記の入出力バス１３及び１４の
データは図１の入出力ゲート４０を通じメモリアレイに
入力される。
データは図１の入出力ゲート４０を通じメモリアレイに
入力される。
【００２９】その後時間ｔ3 になると入出力バス等化ク
ロックバーφIOEQが“ロウ”状態になるのでＰチャネル
ＭＯＳトランジスタＭ13、Ｍ14、Ｍ15とが各々導通にな
って、上記の入出力バス１３と１４とをみなＶDDの電圧
に充電すると同時に、クロックバーφWDT の“ハイ”状
態によるインバータ６００の出力によりＰチャネルＭＯ
ＳトランジスタＭ16及びＭ17が導通されて上記の入出力
バス１３及び１４は急速度に“ハイ”状態に充電され
る。
ロックバーφIOEQが“ロウ”状態になるのでＰチャネル
ＭＯＳトランジスタＭ13、Ｍ14、Ｍ15とが各々導通にな
って、上記の入出力バス１３と１４とをみなＶDDの電圧
に充電すると同時に、クロックバーφWDT の“ハイ”状
態によるインバータ６００の出力によりＰチャネルＭＯ
ＳトランジスタＭ16及びＭ17が導通されて上記の入出力
バス１３及び１４は急速度に“ハイ”状態に充電され
る。
【００３０】
【発明の効果】以上述べてきた如く、本発明に係るデー
タ伝送回路は、入出力バスとトランスミッションゲート
との間に入出力バスプルアップ及びダウン回路を設ける
ことにより、データバスの寄生容量のみがデータ入力バ
ッファの負荷となるので、データ入力バッファのトラン
ジスタの大きさを減らすことができるばかりでなく、ト
ランスミッションゲートとライン３１又は３２の寄生容
量だけを充電する電流を流すことになるので、従来のト
ランスミッションゲートの大きさより１／５位の十分に
小さな大きさに設計することができるという効果を有す
るものである。
タ伝送回路は、入出力バスとトランスミッションゲート
との間に入出力バスプルアップ及びダウン回路を設ける
ことにより、データバスの寄生容量のみがデータ入力バ
ッファの負荷となるので、データ入力バッファのトラン
ジスタの大きさを減らすことができるばかりでなく、ト
ランスミッションゲートとライン３１又は３２の寄生容
量だけを充電する電流を流すことになるので、従来のト
ランスミッションゲートの大きさより１／５位の十分に
小さな大きさに設計することができるという効果を有す
るものである。
【図１】本発明に係るデータ伝送回路を示すブロック
図。
図。
【図２】本発明の実施例を示す回路図。
【図３】図２に示す回路の作動状況を示す波形図。
【図４】従来のデータ伝送回路を示す回路図。
１１、１２ データバス（入力線） １３、１４ 入出力バス（出力線） ３１、３２ 第１、第２ライン（中継線） Ｍ1 、Ｍ2 ＮチャネルＭＯＳトランジスタ（伝送トラ
ンジスタ） Ｍ4 、Ｍ9 ＮチャネルＭＯＳトランジスタ（中継線接
地トランジスタ） Ｍ7 、Ｍ12 ＮチャネルＭＯＳトランジスタ（出力線接
地トランジスタ） Ｍ16、Ｍ17 ＰチャネルＭＯＳトランジスタ（出力線プ
ルアップトランジスタ） ＶDD 電源供給電圧（電源線） φWDT 伝送クロック（伝送制御信号）
ンジスタ） Ｍ4 、Ｍ9 ＮチャネルＭＯＳトランジスタ（中継線接
地トランジスタ） Ｍ7 、Ｍ12 ＮチャネルＭＯＳトランジスタ（出力線接
地トランジスタ） Ｍ16、Ｍ17 ＰチャネルＭＯＳトランジスタ（出力線プ
ルアップトランジスタ） ＶDD 電源供給電圧（電源線） φWDT 伝送クロック（伝送制御信号）
Claims (1)
- 【請求項１】 相補的２進信号対を中継するデータ伝送
回路であって、 前記２進信号対を受ける入力線対と、第１導電形の伝送
トランジスタ対と、中継線対と、第１導電形の中継線接
地トランジスタ対と、出力線対と、第１導電形の出力線
接地トランジスタ対と、第２導電形の出力線プルアップ
トランジスタ対と、伝送制御信号反転器と、接地線と、
電源線とを備え、 伝送トランジスタのチャネルは、対応する入力線と中継
線との間にそれぞれ接続され、中継線は、対応する中継
線接地トランジスタのドレイン及び出力線接地トランジ
スタのゲートにそれぞれ接続され、出力線は、対応する
出力線接地トランジスタのドレイン及び出力線プルアッ
プトランジスタのドレインにそれぞれ接続され、伝送制
御信号反転器の出力端子は、伝送トランジスタ対の各ゲ
ート及び出力線プルアップトランジスタ対の各ゲートに
接続され、伝送制御信号反転器の入力端子は、伝送制御
信号を受けると共に中継線接地トランジスタ対の各ゲー
トに接続され、接地線は、中継線接地トランジスタ対の
各ソース及び出力線接地トランジスタ対の各ソースに接
続され、電源線は、出力線プルアップトランジスタ対の
各ソースに接続されるようになっており、そして、 伝送制御信号が伝送を示す状態のときには、伝送トラン
ジスタ対が導通状態になると共に、中継線接地トランジ
スタ対及び出力線プルアップトランジスタ対が非導通状
態となり、一方、伝送制御信号が伝送を示さない状態の
ときには、伝送トランジスタ対が非導通状態になると共
に、中継線接地トランジスタ対及び出力線プルアップト
ランジスタ対が導通状態となることを特徴とするデータ
伝送回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019860005286A KR890003488B1 (ko) | 1986-06-30 | 1986-06-30 | 데이터 전송회로 |
| KR1986P5286 | 1986-06-30 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62159934A Division JPS639098A (ja) | 1986-06-30 | 1987-06-29 | デ−タ伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06325599A true JPH06325599A (ja) | 1994-11-25 |
| JP2763256B2 JP2763256B2 (ja) | 1998-06-11 |
Family
ID=19250843
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62159934A Granted JPS639098A (ja) | 1986-06-30 | 1987-06-29 | デ−タ伝送回路 |
| JP5250929A Pending JPH06223573A (ja) | 1986-06-30 | 1993-09-14 | データ伝送回路 |
| JP5250928A Expired - Lifetime JP2763256B2 (ja) | 1986-06-30 | 1993-09-14 | データ伝送回路 |
Family Applications Before (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62159934A Granted JPS639098A (ja) | 1986-06-30 | 1987-06-29 | デ−タ伝送回路 |
| JP5250929A Pending JPH06223573A (ja) | 1986-06-30 | 1993-09-14 | データ伝送回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4757215A (ja) |
| JP (3) | JPS639098A (ja) |
| KR (1) | KR890003488B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR890003488B1 (ko) * | 1986-06-30 | 1989-09-22 | 삼성전자 주식회사 | 데이터 전송회로 |
| JP2621176B2 (ja) * | 1987-05-14 | 1997-06-18 | ソニー株式会社 | ワンチツプマイクロコンピユータ |
| KR900006293B1 (ko) * | 1987-06-20 | 1990-08-27 | 삼성전자 주식회사 | 씨모오스 디램의 데이터 전송회로 |
| DE3739467A1 (de) * | 1987-11-21 | 1989-06-01 | Philips Nv | Schaltungsanordnung fuer eine doppel-busleitung |
| KR910003594B1 (ko) * | 1988-05-13 | 1991-06-07 | 삼성전자 주식회사 | 스페어컬럼(column)선택방법 및 회로 |
| US5159209A (en) * | 1991-04-12 | 1992-10-27 | Artisoft, Inc. | Circuit to selectively process dip switches onto bus lines |
| KR940001644B1 (ko) * | 1991-05-24 | 1994-02-28 | 삼성전자 주식회사 | 메모리 장치의 입출력 라인 프리차아지 방법 |
| KR940008296B1 (ko) * | 1991-06-19 | 1994-09-10 | 삼성전자 주식회사 | 고속 센싱동작을 수행하는 센스앰프 |
| US5283760A (en) * | 1991-08-14 | 1994-02-01 | Samsung Electronics Co., Ltd. | Data transmission circuit |
| EP0547889B1 (en) * | 1991-12-17 | 1999-04-14 | STMicroelectronics, Inc. | A tristatable driver for internal data bus lines |
| US5243572A (en) * | 1992-01-15 | 1993-09-07 | Motorola, Inc. | Deselect circuit |
| JP2768175B2 (ja) * | 1992-10-26 | 1998-06-25 | 日本電気株式会社 | 半導体メモリ |
| US5546338A (en) * | 1994-08-26 | 1996-08-13 | Townsend And Townsend Khourie And Crew | Fast voltage equilibration of differential data lines |
| US6349051B1 (en) * | 1998-01-29 | 2002-02-19 | Micron Technology, Inc. | High speed data bus |
| US6721860B2 (en) * | 1998-01-29 | 2004-04-13 | Micron Technology, Inc. | Method for bus capacitance reduction |
| US6771536B2 (en) | 2002-02-27 | 2004-08-03 | Sandisk Corporation | Operating techniques for reducing program and read disturbs of a non-volatile memory |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4965168A (ja) * | 1972-08-07 | 1974-06-24 | ||
| JPS5776925A (en) * | 1980-10-29 | 1982-05-14 | Toshiba Corp | Mos type circuit |
| JPS639098A (ja) * | 1986-06-30 | 1988-01-14 | サムサン エレクトロニクス シーオー．，エルティーディー． | デ−タ伝送回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573289A (en) * | 1980-06-04 | 1982-01-08 | Hitachi Ltd | Semiconductor storing circuit device |
| US4686396A (en) * | 1985-08-26 | 1987-08-11 | Xerox Corporation | Minimum delay high speed bus driver |
-
1986
- 1986-06-30 KR KR1019860005286A patent/KR890003488B1/ko not_active IP Right Cessation
-
1987
- 1987-06-29 US US07/067,016 patent/US4757215A/en not_active Expired - Lifetime
- 1987-06-29 JP JP62159934A patent/JPS639098A/ja active Granted
-
1993
- 1993-09-14 JP JP5250929A patent/JPH06223573A/ja active Pending
- 1993-09-14 JP JP5250928A patent/JP2763256B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4965168A (ja) * | 1972-08-07 | 1974-06-24 | ||
| JPS5776925A (en) * | 1980-10-29 | 1982-05-14 | Toshiba Corp | Mos type circuit |
| JPS639098A (ja) * | 1986-06-30 | 1988-01-14 | サムサン エレクトロニクス シーオー．，エルティーディー． | デ−タ伝送回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2763256B2 (ja) | 1998-06-11 |
| KR880000862A (ko) | 1988-03-30 |
| JPH0456398B2 (ja) | 1992-09-08 |
| JPH06223573A (ja) | 1994-08-12 |
| US4757215A (en) | 1988-07-12 |
| JPS639098A (ja) | 1988-01-14 |
| KR890003488B1 (ko) | 1989-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR900006293B1 (ko) | 씨모오스 디램의 데이터 전송회로 | |
| US6282128B1 (en) | Integrated circuit memory devices having multiple data rate mode capability and methods of operating same | |
| US4873665A (en) | Dual storage cell memory including data transfer circuits | |
| JP2763256B2 (ja) | データ伝送回路 | |
| US4661928A (en) | Output buffer in which inductive noise is suppressed | |
| US5386394A (en) | Semiconductor memory device for performing parallel operations on hierarchical data lines | |
| US4758990A (en) | Resetting arrangement for a semiconductor integrated circuit device having semiconductor memory | |
| KR100574181B1 (ko) | 고속기입회복을갖춘메모리장치및그에관련된기입회복방법 | |
| JPH0422318B2 (ja) | ||
| JPH11510944A (ja) | 電荷転送センス増幅器 | |
| US3962686A (en) | Memory circuit | |
| US5148399A (en) | Sense amplifier circuitry selectively separable from bit lines for dynamic random access memory | |
| US4551821A (en) | Data bus precharging circuits | |
| KR0155986B1 (ko) | 반도체 기억장치 | |
| US4638461A (en) | Semiconductor memory device | |
| US5278788A (en) | Semiconductor memory device having improved controlling function for data buses | |
| JP3808623B2 (ja) | データ入出力回路、半導体記憶装置および情報処理装置 | |
| US4802126A (en) | Semiconductor memory device | |
| JPH0551997B2 (ja) | ||
| JP2539593B2 (ja) | 半導体メモリ回路 | |
| KR0177767B1 (ko) | 비트라인 센싱제어회로 및 그 제어방법 | |
| JP3030708B2 (ja) | 半導体記憶装置 | |
| JPH0544757B2 (ja) | ||
| JP2525728B2 (ja) | 半導体記憶装置 | |
| KR100192570B1 (ko) | 반도체 메모리 장치의 비트라인 프리차아지 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080327 Year of fee payment: 10 |