JP3030708B2 - 半導体記憶装置 - Google Patents
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- JP3030708B2 JP3030708B2 JP63055664A JP5566488A JP3030708B2 JP 3030708 B2 JP3030708 B2 JP 3030708B2 JP 63055664 A JP63055664 A JP 63055664A JP 5566488 A JP5566488 A JP 5566488A JP 3030708 B2 JP3030708 B2 JP 3030708B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置、特にそのセンスアンプ回路
以降の回路に関するものである。
以降の回路に関するものである。
従来この種の半導体記憶装置として第８図に示すもの
があった。第８図はスタティックRAMで使用されるメモ
リセルから出力回路までを示す回路図である。第８図に
おいて、（１）はメモリセルとその周辺回路であり、WL
1によって選択されるメモリセル13は記憶情報をCT1によ
って選択されるカラムトランスファゲート14、15を介し
てDB1、▲▼に出力する。（２）はセンスアンプ
回路であり、DB1、▲▼をうけるＮチャンネルト
ランジスタ25〜28と能動負荷であるＰチャンネルトラン
ジスタ21〜24とセンスアンプ回路を活性化するためのＮ
チャンネルトランジスタ29とで構成される。（７）はセ
ンスアンプ回路の出力データをリードバスRB、▲▼
に転送する転送回路であり、センスアンプ２の出力
Ａ′、▲をそれぞれうけるインバータ72、71と選択
センスアンプ回路の出力データのみをリードバスRB、▲
▼に転送するためのトランスミッション74、73で構
成される。（６）はリードバスRB、▲▼のデータを
外部に出力するための出力回路であり、一方のリードバ
スRBはインバータ61、63、ナンド回路65及びＰチャンネ
ルトランジスタ68を介して出力端子OUTPADに接続され、
他方のリードバス▲▼はインバータ62、64、ナンド
回路66、インバータ67及びＮチャンネルトランジスタ69
を介して出力端子OUTPADに接続される構成である。Ｐチ
ャンネルトランジスタ53はイコライズ信号▲▼
制御されリードバスRB、▲▼を同電位にするイコラ
イズトランジスタであり、Ｎチャンネルトランジスタ5
2、51はスタンバイ時にリードバスRB、▲▼をプル
ダウンし、出力端子OUTPADをハイインピーダンスにする
ためのトランジスタである。
があった。第８図はスタティックRAMで使用されるメモ
リセルから出力回路までを示す回路図である。第８図に
おいて、（１）はメモリセルとその周辺回路であり、WL
1によって選択されるメモリセル13は記憶情報をCT1によ
って選択されるカラムトランスファゲート14、15を介し
てDB1、▲▼に出力する。（２）はセンスアンプ
回路であり、DB1、▲▼をうけるＮチャンネルト
ランジスタ25〜28と能動負荷であるＰチャンネルトラン
ジスタ21〜24とセンスアンプ回路を活性化するためのＮ
チャンネルトランジスタ29とで構成される。（７）はセ
ンスアンプ回路の出力データをリードバスRB、▲▼
に転送する転送回路であり、センスアンプ２の出力
Ａ′、▲をそれぞれうけるインバータ72、71と選択
センスアンプ回路の出力データのみをリードバスRB、▲
▼に転送するためのトランスミッション74、73で構
成される。（６）はリードバスRB、▲▼のデータを
外部に出力するための出力回路であり、一方のリードバ
スRBはインバータ61、63、ナンド回路65及びＰチャンネ
ルトランジスタ68を介して出力端子OUTPADに接続され、
他方のリードバス▲▼はインバータ62、64、ナンド
回路66、インバータ67及びＮチャンネルトランジスタ69
を介して出力端子OUTPADに接続される構成である。Ｐチ
ャンネルトランジスタ53はイコライズ信号▲▼
制御されリードバスRB、▲▼を同電位にするイコラ
イズトランジスタであり、Ｎチャンネルトランジスタ5
2、51はスタンバイ時にリードバスRB、▲▼をプル
ダウンし、出力端子OUTPADをハイインピーダンスにする
ためのトランジスタである。
従来の半導体記憶装置は上記のように構成されている
ので、第９図に示すCSアクセスの時、以下のような動作
する。
ので、第９図に示すCSアクセスの時、以下のような動作
する。
すなわち、▲▼PADのＨレベルからＬレベルへの
変化をうけてWL1、CT1が立上り、メモリセル13はDB1、
▲▼にデータを出力する。一方、リードバスRB、
▲▼をＬレベルにプルダウンしていたＮチャンネル
トランジスタ52、51は▲▼信号の立下りにより解除
され、イコライズ信号▲▼がＬレベルとなるイ
コライズ期間を経た後、センスアンプ活性化信号φSA1
が立上りセンスアンプ２は微小振幅であるDB1、▲
▼のデータを増幅し、Ａ′、▲▼信号を出力す
る。Ａ′、▲▼信号はインバータ72、71により反転
された後、トランスミッション74、73を介してリードバ
スRB、▲▼に転送される。ここで、トランスミッシ
ョン73、74の導通状態を制御するφS1は、インバータ7
2、71の出力であるＢ′、▲▼信号が確定した後ト
ランスミッション74、73を導通にしなければならないた
め、センスアンプ活性化信号φSA1に対してタイミング
差が必要となる。そして、リードバスRB、▲▼に転
送されたデータは出力回路６を介して出力端子OUTPADに
出力されるわけであるが、たとえば第９図に示すように
一方のリードバスRBがＨレベルとなる場合はインバータ
61、63、ナンド回路65を介してＰチャンネルトランジス
タ68のゲートがＬレベルとなるため、Ｈデータが外部に
出力されることになる。
変化をうけてWL1、CT1が立上り、メモリセル13はDB1、
▲▼にデータを出力する。一方、リードバスRB、
▲▼をＬレベルにプルダウンしていたＮチャンネル
トランジスタ52、51は▲▼信号の立下りにより解除
され、イコライズ信号▲▼がＬレベルとなるイ
コライズ期間を経た後、センスアンプ活性化信号φSA1
が立上りセンスアンプ２は微小振幅であるDB1、▲
▼のデータを増幅し、Ａ′、▲▼信号を出力す
る。Ａ′、▲▼信号はインバータ72、71により反転
された後、トランスミッション74、73を介してリードバ
スRB、▲▼に転送される。ここで、トランスミッシ
ョン73、74の導通状態を制御するφS1は、インバータ7
2、71の出力であるＢ′、▲▼信号が確定した後ト
ランスミッション74、73を導通にしなければならないた
め、センスアンプ活性化信号φSA1に対してタイミング
差が必要となる。そして、リードバスRB、▲▼に転
送されたデータは出力回路６を介して出力端子OUTPADに
出力されるわけであるが、たとえば第９図に示すように
一方のリードバスRBがＨレベルとなる場合はインバータ
61、63、ナンド回路65を介してＰチャンネルトランジス
タ68のゲートがＬレベルとなるため、Ｈデータが外部に
出力されることになる。
次に、第10図に示すアドレスPADが変化してWLn、CTn
で選択されるメモリセルからWL1、CT1で選抜されるメモ
リセル13が新たにアクセスされるアドレスアクセスにつ
いて説明する。
で選択されるメモリセルからWL1、CT1で選抜されるメモ
リセル13が新たにアクセスされるアドレスアクセスにつ
いて説明する。
アドレスPADの変化をうけてWL1、CT1が立上り、メモ
リセル13はDB1、▲▼にデータを出力する。一
方、リードバスRB、▲▼は、アドレスPADの変化う
けセンスアンプ活性化信号φSAn、転送回路活性化信号
φSnが立下りるため、前アドレスに対応するセンスアン
プ２′及び転送回路７′が非活性化され、イコライズ信
号▲▼の立下りによりＰチャンネルトランジス
タ53が導通するため、前アドレスに対応するメモリセル
のデータが出力されていたリードバスRB、▲▼は同
電位となる。そして、イコライズ期間終了後、センスン
アンプ２及び転送回路７が活性化され、DB1、▲
▼のデータはリードバスRB、▲▼に出力される。こ
の時のセンスアンプ２と転送回路７の動作は前記CSアク
セスの動作と同様であり、やはり転送回路活性化信号φ
S1はセンスアンプ活性化信号φSA1に対してタイミング
差をとらなければならない。
リセル13はDB1、▲▼にデータを出力する。一
方、リードバスRB、▲▼は、アドレスPADの変化う
けセンスアンプ活性化信号φSAn、転送回路活性化信号
φSnが立下りるため、前アドレスに対応するセンスアン
プ２′及び転送回路７′が非活性化され、イコライズ信
号▲▼の立下りによりＰチャンネルトランジス
タ53が導通するため、前アドレスに対応するメモリセル
のデータが出力されていたリードバスRB、▲▼は同
電位となる。そして、イコライズ期間終了後、センスン
アンプ２及び転送回路７が活性化され、DB1、▲
▼のデータはリードバスRB、▲▼に出力される。こ
の時のセンスアンプ２と転送回路７の動作は前記CSアク
セスの動作と同様であり、やはり転送回路活性化信号φ
S1はセンスアンプ活性化信号φSA1に対してタイミング
差をとらなければならない。
また、Ｐチャンネルトランジスタ53によるイコライズ
動作は、リードバスRB、▲▼のうち電位の高いバス
ラインの電荷がＰチャンネルトランジスタ53を介して他
方のバスランインに移動し、双方の電位が同じになると
この電荷移動が終了するものであり、Ｐチャンネルトラ
ンジスタ53はリードバスRB、▲▼を同電位にする機
能しか有していない。すなわちリードバスRB、▲▼
のイコライズレベルは不定であり、Ｈレベル側にイコラ
イズされることもＬレベル側にイコライズされることも
ある。ここで、リードバスRB、▲▼が出力回路を構
成するインバータ61、62のロジックレベルVLG2より高電
位側にイコライズされた場合を考える。一方のリードバ
スRBがＨレベルになるとインバータ61、63、ナンド回路
65を介してＰチャンネルトランジスタ68のゲートはＬレ
ベルになり、Ｐチャンネルトランジスタ68は導通する。
同じく他方のリードバス▲▼がＨレベルになると、
インバータ62、63、ナンド回路66及びインバータ67を介
してＮチャンネルトランジスタ69のゲートはＨレベルに
なり、Ｎチャンネルトランジスタ69は導通する。つま
り、リードバスRB、▲▼がＨレベルにイコライズ
されると、Ｐチャンネルトランジスタ68とＮチャンネル
トランジスタ69が同時に導通状態になり、出力端子OUTO
PADにはＰチャンネルトランジスタ68とＮチャンネルト
ランジスタ69のサイズ比によって決まる中間電位が出力
されることになる。
動作は、リードバスRB、▲▼のうち電位の高いバス
ラインの電荷がＰチャンネルトランジスタ53を介して他
方のバスランインに移動し、双方の電位が同じになると
この電荷移動が終了するものであり、Ｐチャンネルトラ
ンジスタ53はリードバスRB、▲▼を同電位にする機
能しか有していない。すなわちリードバスRB、▲▼
のイコライズレベルは不定であり、Ｈレベル側にイコラ
イズされることもＬレベル側にイコライズされることも
ある。ここで、リードバスRB、▲▼が出力回路を構
成するインバータ61、62のロジックレベルVLG2より高電
位側にイコライズされた場合を考える。一方のリードバ
スRBがＨレベルになるとインバータ61、63、ナンド回路
65を介してＰチャンネルトランジスタ68のゲートはＬレ
ベルになり、Ｐチャンネルトランジスタ68は導通する。
同じく他方のリードバス▲▼がＨレベルになると、
インバータ62、63、ナンド回路66及びインバータ67を介
してＮチャンネルトランジスタ69のゲートはＨレベルに
なり、Ｎチャンネルトランジスタ69は導通する。つま
り、リードバスRB、▲▼がＨレベルにイコライズ
されると、Ｐチャンネルトランジスタ68とＮチャンネル
トランジスタ69が同時に導通状態になり、出力端子OUTO
PADにはＰチャンネルトランジスタ68とＮチャンネルト
ランジスタ69のサイズ比によって決まる中間電位が出力
されることになる。
上記のような従来の半導体記憶装置は、以上のように
構成されているから、センスアンプ活性化信号φSA1と
転送回路の制御信号φS1との間にタイミング差を設定し
なければならず、このタイミング差にあたる時間だけア
クセスタイムが遅くなるという問題点があった。また、
リードバスRB、▲▼のイコライズレベルが不定であ
り、Ｈレベルにイコライズされると出力端子OUTPADには
中間電位のデータが現われるという問題点もあった。
構成されているから、センスアンプ活性化信号φSA1と
転送回路の制御信号φS1との間にタイミング差を設定し
なければならず、このタイミング差にあたる時間だけア
クセスタイムが遅くなるという問題点があった。また、
リードバスRB、▲▼のイコライズレベルが不定であ
り、Ｈレベルにイコライズされると出力端子OUTPADには
中間電位のデータが現われるという問題点もあった。
本発明は、かかる問題点を解決するためになされたも
のであり、センスアンプ活性化信号φSA1と転送回路の
制御信号φS1とのタイミング差にあたる時間のアクセス
タイムの遅れをなくし、高速アクセスを実現するととも
に、リードバスRB、▲▼のイコライズレベル不定に
より出力端子に不定データが出力されることを防止し、
安定動作をもたらす半導体記憶装置を得ることを目的と
する。
のであり、センスアンプ活性化信号φSA1と転送回路の
制御信号φS1とのタイミング差にあたる時間のアクセス
タイムの遅れをなくし、高速アクセスを実現するととも
に、リードバスRB、▲▼のイコライズレベル不定に
より出力端子に不定データが出力されることを防止し、
安定動作をもたらす半導体記憶装置を得ることを目的と
する。
［課題を解決するための手段］ 1.本発明の半導体記憶装置は、 複数のメモリセル（13）と、 このメモリセルからのデータ信号を増幅するセンスア
ンプ回路（２）と、 このセンスアンプ回路で増幅されたデータ信号をリー
ドバスに転送するクロックドインバータ（３）と、 このクロックドインバータの入力側と出力側に接続さ
れた短絡回路（４）と、 前記リードバスに転送されたデータ信号を出力端子に
出力する出力回路（６）と、を有する半導体記憶装置で
あって、 前記短絡回路を活性化させて、前記クロックドインバ
ータの入力側と出力側とを短絡させた状態で、前記クロ
ックドインバータを活性化させて、前記リードバスの電
位を、前記出力回路が誤動作しない電位レベルに設定さ
れた前記クロックドインバータのロジックレベル（VLG
1）に固定し、 その後、前記短絡回路を非活性化させるとともに前記
センスアンプ回路を活性化させて、読み出し動作を行う
ことを特徴とする。
ンプ回路（２）と、 このセンスアンプ回路で増幅されたデータ信号をリー
ドバスに転送するクロックドインバータ（３）と、 このクロックドインバータの入力側と出力側に接続さ
れた短絡回路（４）と、 前記リードバスに転送されたデータ信号を出力端子に
出力する出力回路（６）と、を有する半導体記憶装置で
あって、 前記短絡回路を活性化させて、前記クロックドインバ
ータの入力側と出力側とを短絡させた状態で、前記クロ
ックドインバータを活性化させて、前記リードバスの電
位を、前記出力回路が誤動作しない電位レベルに設定さ
れた前記クロックドインバータのロジックレベル（VLG
1）に固定し、 その後、前記短絡回路を非活性化させるとともに前記
センスアンプ回路を活性化させて、読み出し動作を行う
ことを特徴とする。
2.また、本発明の半導体記憶装置は、上記1.に記載の半
導体記憶装置において、前記短絡回路はＰ型トランジス
タとＮ型トランジスタとで構成されたトランスミッショ
ンであることを特徴とする。
導体記憶装置において、前記短絡回路はＰ型トランジス
タとＮ型トランジスタとで構成されたトランスミッショ
ンであることを特徴とする。
3.また、本発明の半導体記憶装置は、上記1.又は上記2.
に記載の半導体記憶装置において、前記複数のメモリセ
ルと前記センスアンプ回路と前記クロックドインバータ
と前記短絡回路とを備えたブロックを複数組有し、この
ブロックを選択する論理に基づいた内部制御信号によっ
て前記クロックドインバータを選択して活性化すること
を特徴とする。
に記載の半導体記憶装置において、前記複数のメモリセ
ルと前記センスアンプ回路と前記クロックドインバータ
と前記短絡回路とを備えたブロックを複数組有し、この
ブロックを選択する論理に基づいた内部制御信号によっ
て前記クロックドインバータを選択して活性化すること
を特徴とする。
本発明における半導体記憶装置は、イコライズ時に内
部制御信号によって活性化される論理回路が活性化さ
れ、短絡回路が導通するので前記内部制御信号によって
活性化される論理回路の入出力は前記内部制御信号によ
って活性化される論理回路のロジックレベルに固定され
る。そして、イコライズが終了しセンスアンプ回路が活
性化されると同時に、前記内部制御信号によって活性化
される論理回路はセンスアンプ回路の出力データを転送
する。
部制御信号によって活性化される論理回路が活性化さ
れ、短絡回路が導通するので前記内部制御信号によって
活性化される論理回路の入出力は前記内部制御信号によ
って活性化される論理回路のロジックレベルに固定され
る。そして、イコライズが終了しセンスアンプ回路が活
性化されると同時に、前記内部制御信号によって活性化
される論理回路はセンスアンプ回路の出力データを転送
する。
第１図は本発明の一実施例を示す図であり、（１）、
（２）は上記従来装置と全く同一のものである。（３）
は内部制御信号φＡで活性化される論理回路、（４）は
内部制御信号φＢで導通状態が制御される短絡回路であ
る。第１図の各ブロックの詳細な回路を第２図に示す。
第２図において、リードバスRB、▲▼には内部制御
信号φ１及びφｎによって活性化される論理回路３、
３′の２組の論理回路が接続されているが、これは１組
であってもあるいは３組以上であってもよい。また、
（６）及びＮチャンネルトランジスタ51、52は第８図で
示した従来装置と全く同一のものである。第３図は第２
図の回路の更に詳細な回路を示す図であり、第２図にお
けるセンスアンプ２の一部と、その出力Ａに接続される
内部制御信号によって活性化される論理回路３と短絡回
路４、及び出力回路６の一部とＮチャンネルトランジス
タ52を示してある。
（２）は上記従来装置と全く同一のものである。（３）
は内部制御信号φＡで活性化される論理回路、（４）は
内部制御信号φＢで導通状態が制御される短絡回路であ
る。第１図の各ブロックの詳細な回路を第２図に示す。
第２図において、リードバスRB、▲▼には内部制御
信号φ１及びφｎによって活性化される論理回路３、
３′の２組の論理回路が接続されているが、これは１組
であってもあるいは３組以上であってもよい。また、
（６）及びＮチャンネルトランジスタ51、52は第８図で
示した従来装置と全く同一のものである。第３図は第２
図の回路の更に詳細な回路を示す図であり、第２図にお
けるセンスアンプ２の一部と、その出力Ａに接続される
内部制御信号によって活性化される論理回路３と短絡回
路４、及び出力回路６の一部とＮチャンネルトランジス
タ52を示してある。
第３図において、論理回路３は制御信号φ１で制御さ
れるＮチャンネルトランジスタ36と前記制御信号φ１の
反転信号▲▼で制御されるＰチャンネルトランジス
タ33、及びセンスアンプ２の出力Ａがケートに接続され
るＰチャンネルトランジスタ34、Ｎチャンネルトランジ
スタ35で構成されるクロックドインバータである。本実
施例の制御信号φ１及び▲▼は、同一のリードバス
RB、▲▼にｎ組の内部制御信号によって活性化され
る論理回路が接続されている場合に、選択メモリセルに
対応した１組の内部制御信号によって活性化される論理
回路を選択する信号を用いており、前記信号はアドレス
データをデコードすることによって容易に発生できる。
短絡回路４はＮチャンネルトランジスタ44とＰチャンネ
ルトランジスタ43で構成され、それぞれのトランジスタ
の一方の導電電極がセンスアンプ２の出力Ａに、他方の
導電電極がリードバスRBに接続され、本実施例では内部
イコライズ信号φEQとその反転信号▲▼で制御さ
れている。
れるＮチャンネルトランジスタ36と前記制御信号φ１の
反転信号▲▼で制御されるＰチャンネルトランジス
タ33、及びセンスアンプ２の出力Ａがケートに接続され
るＰチャンネルトランジスタ34、Ｎチャンネルトランジ
スタ35で構成されるクロックドインバータである。本実
施例の制御信号φ１及び▲▼は、同一のリードバス
RB、▲▼にｎ組の内部制御信号によって活性化され
る論理回路が接続されている場合に、選択メモリセルに
対応した１組の内部制御信号によって活性化される論理
回路を選択する信号を用いており、前記信号はアドレス
データをデコードすることによって容易に発生できる。
短絡回路４はＮチャンネルトランジスタ44とＰチャンネ
ルトランジスタ43で構成され、それぞれのトランジスタ
の一方の導電電極がセンスアンプ２の出力Ａに、他方の
導電電極がリードバスRBに接続され、本実施例では内部
イコライズ信号φEQとその反転信号▲▼で制御さ
れている。
上記のように構成された半導体記憶装置においては、
▲▼PPAD及びアドレスPADが変化したときそれぞれ
外部より与えられるアドレスで指定されるメモリセルか
らデータが読み出されるが、その時の動作は以下のとお
りである。
▲▼PPAD及びアドレスPADが変化したときそれぞれ
外部より与えられるアドレスで指定されるメモリセルか
らデータが読み出されるが、その時の動作は以下のとお
りである。
▲▼PADがＨレベルからＬレベルに変化するCSア
クセスについて、第３図及び第６図を用いて説明する。
▲▼PADがＨレベルからＬレベルに変化するとWL1、
CT1が立上り、メモリセル13からDB1、▲▼にデー
タが出力される。一方、リードバスRBをＬレベルにプル
ダウンしていたＮチャンネルトランジスタ52は▲▼
信号の立下りにより解除される。その後イコライズ信号
φEQが立上り、短絡回路４のＮチャンネルトランジスタ
44及びＰチャンネルトランジスタ43が導通する。従っ
て、センスアンプ２の出力ＡとリードバスRBは同電位に
なり、制御信号φ１立上るとＰチャンネルトランジスタ
33とＮチャンネルトランジスタ36が導通し、論理回路３
にはトランジスタ33→34→35→36の経路の直流経路がで
きる。この時、短絡回路４が導通しているために、セン
スアンプ２の出力ＡとリードバスRBは制御信号φ１及び
▲▼で活性化された論理回路３を構成するＰチャン
ネルトランジスタ33、34とＮチャンネルトランジスタ3
5、36のサイズによって決まるロジックレベルVLG1に固
定される。そしてイコライズ信号φEQが立下りセンスア
ンプ活性化信号φSA1が立上ると、センスアンプ２はDB
1、▲▼のデータを増幅し、制御信号φ１及び▲
▼で活性化された論理回路３を介してリードバスRB
に出力される。ここで、センスアンプ２の出力Ａは、前
述のロジックレベルVLG1からＬレベルにまたはＨレベル
に変化する信号である。一般に論理回路の増幅度は入力
が前記論理回路のロジックレベルにある場合が最も高い
ため、制御信号φ１及び▲▼で活性化される論理回
路３のロジックレベルVVG1を中心にＨレベルまたはＬレ
ベルに変化する信号Ａが入力されると、前記制御信号φ
１及び▲▼で活性化された論理回路３は入力信号Ａ
を急速に反転し、この時の伝搬遅延は最小に押えられ
る。すなわち、リードバスRBのイコライズが終わると同
時にセンスアンプ２の出力Ａは制御信号φ１及び▲
▼で活性化された論理回路３を介してリードバスRBに転
送されることになる。ここで、制御信号φ１とセンスア
ンプ活性化信号φSA1のタイミング差であるが、前述の
ように制御信号φ１及び▲▼で活性化される論理回
路３はイコライズ期間中に活性化されるので、前記従来
装置にあったセンスアンプ回路を活性化してから論理回
路を活性化しなければならないという制約はない。
クセスについて、第３図及び第６図を用いて説明する。
▲▼PADがＨレベルからＬレベルに変化するとWL1、
CT1が立上り、メモリセル13からDB1、▲▼にデー
タが出力される。一方、リードバスRBをＬレベルにプル
ダウンしていたＮチャンネルトランジスタ52は▲▼
信号の立下りにより解除される。その後イコライズ信号
φEQが立上り、短絡回路４のＮチャンネルトランジスタ
44及びＰチャンネルトランジスタ43が導通する。従っ
て、センスアンプ２の出力ＡとリードバスRBは同電位に
なり、制御信号φ１立上るとＰチャンネルトランジスタ
33とＮチャンネルトランジスタ36が導通し、論理回路３
にはトランジスタ33→34→35→36の経路の直流経路がで
きる。この時、短絡回路４が導通しているために、セン
スアンプ２の出力ＡとリードバスRBは制御信号φ１及び
▲▼で活性化された論理回路３を構成するＰチャン
ネルトランジスタ33、34とＮチャンネルトランジスタ3
5、36のサイズによって決まるロジックレベルVLG1に固
定される。そしてイコライズ信号φEQが立下りセンスア
ンプ活性化信号φSA1が立上ると、センスアンプ２はDB
1、▲▼のデータを増幅し、制御信号φ１及び▲
▼で活性化された論理回路３を介してリードバスRB
に出力される。ここで、センスアンプ２の出力Ａは、前
述のロジックレベルVLG1からＬレベルにまたはＨレベル
に変化する信号である。一般に論理回路の増幅度は入力
が前記論理回路のロジックレベルにある場合が最も高い
ため、制御信号φ１及び▲▼で活性化される論理回
路３のロジックレベルVVG1を中心にＨレベルまたはＬレ
ベルに変化する信号Ａが入力されると、前記制御信号φ
１及び▲▼で活性化された論理回路３は入力信号Ａ
を急速に反転し、この時の伝搬遅延は最小に押えられ
る。すなわち、リードバスRBのイコライズが終わると同
時にセンスアンプ２の出力Ａは制御信号φ１及び▲
▼で活性化された論理回路３を介してリードバスRBに転
送されることになる。ここで、制御信号φ１とセンスア
ンプ活性化信号φSA1のタイミング差であるが、前述の
ように制御信号φ１及び▲▼で活性化される論理回
路３はイコライズ期間中に活性化されるので、前記従来
装置にあったセンスアンプ回路を活性化してから論理回
路を活性化しなければならないという制約はない。
次に、アドレスPADが変化してWLn、CTnで選択される
メモリセルからWL1、CT1で選択されるメモリセル13が新
たにアクセスされるアドレスアクセスの動作を第２図及
び第７図をもとに説明する。
メモリセルからWL1、CT1で選択されるメモリセル13が新
たにアクセスされるアドレスアクセスの動作を第２図及
び第７図をもとに説明する。
アドレスPADの変化をうけてWL1、CT1が立上り、メモ
リセル13はDB1、▲▼にデータを出力する。同じ
くアドレスPADの変化をうけφSAn及びφｎが立下るた
め、前アドレスに対応するセンスアンプ２′及び論理回
路３′が非活性化される。一方、前アドレスに対応した
メモリセルのデータが出力されていたリードバスRB、▲
▼は、イコライズ信号φEQの立上りにより短絡回路
４のＮチャンネルトランジスタ44、46及びＰチャンネル
トランジスタ43、45が導通し、センスアンプ２の出力
Ａ、Ａ′と同電位となる。そして論理回路３の制御信号
φ１が立上ると、前述のCSアクセスと同様にリードバス
RB、▲▼とセンスアンプの出力Ａ、は制御信号φ
１により活性化された論理回路３のロジックレベルVLG1
に固定される。その後、イコライズ信号φEQが立下り、
センスアンプ活性化信号φSA1が立上ると、DB1、▲
▼のデータはセンスアンプ２、制御信号φ１により活
性化された論理回路３を介してリードバスRB、▲▼
に転送されるが、この時の動作は前述のCSアクセスの動
作と同様である。ここで、リードバスRB、▲▼のイ
コライズレベルは、前述のようにかならず制御信号φ１
で活性化される論理回路３のロジックレベルVLG1であ
り、出力回路６のインバータ61、62のロジックレベルV
LG2に対して電圧マージンを取っておけば、従来装置に
あったリードバスRB、▲▼のイコライズレベルのＨ
側へのずれによる出力回路のＰチャンネルトランジスタ
68とＮチャンネルトランジスタ69の同時導通状態という
問題は発生しない。なお、前記ロジックレベルVLG1及び
VLG2は制御信号φ１で活性化される論理回路３及びイン
バータ61、62を構成するトランジスタのサイズをそれぞ
れ変えることにより容易に変えられる。
リセル13はDB1、▲▼にデータを出力する。同じ
くアドレスPADの変化をうけφSAn及びφｎが立下るた
め、前アドレスに対応するセンスアンプ２′及び論理回
路３′が非活性化される。一方、前アドレスに対応した
メモリセルのデータが出力されていたリードバスRB、▲
▼は、イコライズ信号φEQの立上りにより短絡回路
４のＮチャンネルトランジスタ44、46及びＰチャンネル
トランジスタ43、45が導通し、センスアンプ２の出力
Ａ、Ａ′と同電位となる。そして論理回路３の制御信号
φ１が立上ると、前述のCSアクセスと同様にリードバス
RB、▲▼とセンスアンプの出力Ａ、は制御信号φ
１により活性化された論理回路３のロジックレベルVLG1
に固定される。その後、イコライズ信号φEQが立下り、
センスアンプ活性化信号φSA1が立上ると、DB1、▲
▼のデータはセンスアンプ２、制御信号φ１により活
性化された論理回路３を介してリードバスRB、▲▼
に転送されるが、この時の動作は前述のCSアクセスの動
作と同様である。ここで、リードバスRB、▲▼のイ
コライズレベルは、前述のようにかならず制御信号φ１
で活性化される論理回路３のロジックレベルVLG1であ
り、出力回路６のインバータ61、62のロジックレベルV
LG2に対して電圧マージンを取っておけば、従来装置に
あったリードバスRB、▲▼のイコライズレベルのＨ
側へのずれによる出力回路のＰチャンネルトランジスタ
68とＮチャンネルトランジスタ69の同時導通状態という
問題は発生しない。なお、前記ロジックレベルVLG1及び
VLG2は制御信号φ１で活性化される論理回路３及びイン
バータ61、62を構成するトランジスタのサイズをそれぞ
れ変えることにより容易に変えられる。
本実施例では論理回路３の活性化を制御する信号に、
リードバスに接続されるｎ組の論理回路のうち、アドレ
スデータによって選択されるメモリセルに対応する１組
の論理回路が選択される様アドレスデータをデコードし
た信号を用いたが、センスアンプ活性化信号とイコライ
ズ信号の論理和をとった信号を用いても前記動作と同じ
動作を実現できる。
リードバスに接続されるｎ組の論理回路のうち、アドレ
スデータによって選択されるメモリセルに対応する１組
の論理回路が選択される様アドレスデータをデコードし
た信号を用いたが、センスアンプ活性化信号とイコライ
ズ信号の論理和をとった信号を用いても前記動作と同じ
動作を実現できる。
また短絡回路４は、第４図に示すイコライズ信号▲
▼で制御されるＰチャンネルトランジスタであって
も、第５図に示すイコライズ信号φEQで制御されるＮチ
ャンネルトランジスタであってもよい。
▼で制御されるＰチャンネルトランジスタであって
も、第５図に示すイコライズ信号φEQで制御されるＮチ
ャンネルトランジスタであってもよい。
以上のように上記実施例によれば、センスアンプ回路
の出力に接続された制御信号によって活性化される論理
回路の活性化タイミングを、センスアンプ回路の活性化
タイミングより遅らせる必要がなく、センスアンプ回路
活性化と同時にデータを転送することができるので高速
なアクセスタイムが得られる。
の出力に接続された制御信号によって活性化される論理
回路の活性化タイミングを、センスアンプ回路の活性化
タイミングより遅らせる必要がなく、センスアンプ回路
活性化と同時にデータを転送することができるので高速
なアクセスタイムが得られる。
また、制御信号によって活性化される論理回路にイコ
ライズの機能を持たせ、そのイコライズレベルは内部制
御信号によって活性化される論理回路のロジックレベル
に固定されるから、イコライズレベルのずれによる誤動
作またはアクセスタイムの遅れを防止できる。
ライズの機能を持たせ、そのイコライズレベルは内部制
御信号によって活性化される論理回路のロジックレベル
に固定されるから、イコライズレベルのずれによる誤動
作またはアクセスタイムの遅れを防止できる。
［発明の効果］ 以上のように本発明によれば、クロックドインバータ
の入出力を短絡しておくことにより、センスアンプとク
ロックドインバータ間の信号の伝達が高速になり、読み
出し速度を高速化できる。
の入出力を短絡しておくことにより、センスアンプとク
ロックドインバータ間の信号の伝達が高速になり、読み
出し速度を高速化できる。
さらに、短絡回路を短絡してから、クロックドインバ
ータを活性化するので、上記高速化を低消費電力により
実現できる。
ータを活性化するので、上記高速化を低消費電力により
実現できる。
第１図は本発明の実施例を示す半導体記憶装置のブロッ
ク図、第２図は第１図の各ブロック及びその周辺回路の
詳細を示す回路図、第３図は第２図の回路の一部の更に
詳細な回路図、第４図及び第５図は短絡回路の他の実施
例を示す回路図、第６図（ａ）（ｂ）及び第７図（ａ）
（ｂ）は上記実施例の動作波形を示したタイミングチャ
ートである。 第８図は従来の半導体記憶装置の回路図、第９図（ａ）
（ｂ）及び第10図（ａ）（ｂ）は第８図の装置の動作を
示したタイムチャートである。 図において、（１）はメモリセル、カラムトランスファ
ーゲートとその周辺回路、（２）はセンスアンプ回路、
（３）は制御信号によって活性化される論理回路、
（４）は短絡回路、（６）は出力回路、（７）は転送回
路である。 なお、図中同一符号は同一又は相当部を示す。
ク図、第２図は第１図の各ブロック及びその周辺回路の
詳細を示す回路図、第３図は第２図の回路の一部の更に
詳細な回路図、第４図及び第５図は短絡回路の他の実施
例を示す回路図、第６図（ａ）（ｂ）及び第７図（ａ）
（ｂ）は上記実施例の動作波形を示したタイミングチャ
ートである。 第８図は従来の半導体記憶装置の回路図、第９図（ａ）
（ｂ）及び第10図（ａ）（ｂ）は第８図の装置の動作を
示したタイムチャートである。 図において、（１）はメモリセル、カラムトランスファ
ーゲートとその周辺回路、（２）はセンスアンプ回路、
（３）は制御信号によって活性化される論理回路、
（４）は短絡回路、（６）は出力回路、（７）は転送回
路である。 なお、図中同一符号は同一又は相当部を示す。
Claims (3)
- 【請求項１】複数のメモリセル（13）と、 このメモリセルからのデータ信号を増幅するセンスアン
プ回路（２）と、 このセンスアンプ回路で増幅されたデータ信号をリード
バスに転送するクロックドインバータ（３）と、 このクロックドインバータの入力側と出力側に接続され
た短絡回路（４）と、 前記リードバスに転送されたデータ信号を出力端子に出
力する出力回路（６）と、を有する半導体記憶装置であ
って、 前記短絡回路を活性化させて、前記クロックドインバー
タの入力側と出力側とを短絡させた状態で、前記クロッ
クドインバータを活性化させて、前記リードバスの電位
を、前記出力回路が誤動作しない電位レベルに設定され
た前記クロックドインバータのロジックレベル（VLG1）
に固定し、 その後、前記短絡回路を非活性化させるとともに前記セ
ンスアンプ回路を活性化させて、読み出し動作を行うこ
とを特徴とする半導体記憶装置。 - 【請求項２】請求項１に記載の半導体記憶装置におい
て、 前記短絡回路はＰ型トランジスタとＮ型トランジスタと
で構成されたトランスミッションであることを特徴とす
る半導体記憶装置。 - 【請求項３】請求項１又は２に記載の半導体記憶装置に
おいて、 前記複数のメモリセルと前記センスアンプ回路と前記ク
ロックドインバータと前記短絡回路とを備えたブロック
を複数組有し、このブロックを選択する論理に基づいた
内部制御信号によって前記クロックドインバータを選択
して活性化することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63055664A JP3030708B2 (ja) | 1988-03-09 | 1988-03-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63055664A JP3030708B2 (ja) | 1988-03-09 | 1988-03-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01229491A JPH01229491A (ja) | 1989-09-13 |
| JP3030708B2 true JP3030708B2 (ja) | 2000-04-10 |
Family
ID=13005120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63055664A Expired - Lifetime JP3030708B2 (ja) | 1988-03-09 | 1988-03-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3030708B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2772067B2 (ja) * | 1989-10-06 | 1998-07-02 | 株式会社東芝 | 半導体メモリ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0632220B2 (ja) * | 1984-10-16 | 1994-04-27 | 三菱電機株式会社 | 半導体記憶装置のセンスアンプ |
| JPH0766663B2 (ja) * | 1985-08-23 | 1995-07-19 | 株式会社日立製作所 | ダイナミツク型ｒａｍ |
-
1988
- 1988-03-09 JP JP63055664A patent/JP3030708B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01229491A (ja) | 1989-09-13 |
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Legal Events
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