JPH03160691A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明はメモリセルからの信号がセンスアンプで増幅さ
れてバノファ回路でラッチされるメモリ装置に関する． 〔発明の概要〕 本発明は、メモリセルからの信号がセンスアンプで増幅
され、そのセンスアンプからの信号が転送ゲートを介し
てバッファ回路でラッチされるメモリ装置において、上
記転送ゲートが導通状態となるタイミングに合わせて上
記バッファ回路のラッチルーブを解除することにより、
データ転送の高速化や動作マージンを大きくするもので
ある．〔従来の技術〕 画像処理のディジタル化に伴い、各種の映像処理装置で
は、ビデオメモリやデュアルボートメモリ等のメモリ装
置が多く用いられている．このようなビデオメモリやデ
ュアルポートメモリ等のメモリ装置は、マトリクス状に
配列されたメモリセルからなるメモリセルアレイを有し
ており、読み出し時には、一本のワード線により選沢さ
れた一行分のメモリセルからの信号がセンスアンプで増
幅される．その増幅された信号は、転送ゲートを介して
シリアルアクセス用のデータバッファ回路に送られ、そ
のデータバソファ回路でラノチされる． このデータバッファ回路は、通常、複数段のランチ回路
を有している。第５図はそのランチ回路の構戒を示して
おり、一対のインバーターＱ，，Ｑ．は入力端子と出力
端子が相互に接続されてフリップフロノプを構成してい
る．センスアンプで増幅された信号が転送ゲートを介し
てインバーターＱ１の人力端子に供給され、インバータ
ーＱ１の出力端子から出力信号が送出される． 〔発明が解決しようとする課題］ ところが、上述のラッチ回路では、第６図に示すような
ヒシテリシス特性があるために、回路動作のマージンが
小さくなる． すなわち、上述のラッチ回路では、インバーターＱ．に
よる帰還のために、論理闇値がヒシテリシス特性を有し
、人力信号が“Ｈ”レベル（高レヘル）から“Ｌ”レヘ
ル（低レヘル）に変化スる時の＋ａ｛ａｖ＋ｔと、“Ｌ
”レヘルから“！Ｉ″レベルに変化する時の閾値ｖ＋＋
＋とが大きく異なる．これは人出力レベルを反転させる
場合には、インバーターＱ！の駆動によって供給される
電流に打ち勝って、インバーターＱ１の入力端子のレヘ
ルを反転させる必要があるためである．このようなヒシ
テリシス特性によって、入力レベルが“＋１”レベル或
いは“Ｌ″レベルと判定される電圧の範囲が狭くなり、
その結果、ラッチ回路の動作マージンを大きくとること
ができない。また、センスアンプは、動作の開始時点か
らピント線がほぼフルスイングするまでに時間がかかる
ため、ラッチ回路がヒシテリシス特性を持つ場合には、
さらに時間が必要となり、メモリ全体の高速化が難しく
なることになる． そこで、本発明は上述の技術的な課題に鑑み、回路動作
のマージンを増大させ、さらにデータ転送の高速化を図
るようなメモリ装置の提供を目的とする． 〔課題を解決するための手段〕 上述の目的を達成するために、本発明のメモリ装置は、
メモリセルからの信号を増幅するセンスアンプと、その
センスアンプからの信号を転送ゲートを介してランチす
るバッファ回路を有するメモリ装置であって、上記転送
ゲートが導通状態となるタイミングに合わせて上記バッ
ファ回路のラッチループを解除することを特徴とする．
この禾発明のメモリ装置において、上記バッファ回路は
、ラッチループを有したラッチ回路を単数或いは複数有
する構威とされる．そのランチ回路は、例えば一対のイ
ンバーターからなる．そのランチループの解除のための
解除手段としては、例え４ｆＭＯＳ｝ランジスタ等のス
イッチング素子が用いられる。その解除手段は、ラッチ
ループの断続を制御するように直列に配設されたり、或
いはう，チループに配されたインバーターの駆動能力を
制御するように配設される．なお、本明細書では、゜“
ランチループの解除゜゛の意味を、ラノチループ中に設
けられたインバーターの駆動能力が十分にｔｒｐ制され
た場合でも用いる．上記導通状態となるタイミングに合
わせてとは、転送ゲートが十分に導通状態となる前に、
ラッチループが解除されることであり、そのランチルー
ブは解除された後に再び結合状態にされる．その結合の
タイミングは、ラッチ回路中に入力信号が与えられる側
のインバーターの出力データが確定したところで行えば
良い． 〔作用〕 転送ゲートが導通状態となるタイミングに合わせて、ラ
ッチループを解除することにより、バッファ回路はラッ
チループによるヒジテリシス特性を示すことが抑えられ
ることになり、通常のインバーターの特性に従ったデー
タ遷移が可能となる．従って、回路動作のマージンを増
大させ、さらにデータ転送の高速化を図ることができる
．（実施例） 本発明の好適な実施例を図面を参照しながら説明する． 第１の実施例 本実施例はビデオメモリの例である．初めに、第３図を
参照しながらビデオメモリの全体の概略的な構威につい
て簡単に説明する． 第３図に示すように、本実施例のビデオメモリは、マト
リクス状にメモリセル３４が配列されるメモリセルアレ
イ３ｌを有している。このメモリセルアレイ３１の各メ
モリセル３４は、！トランジスター１キャパシタからな
る横威とされるＤＲＡＭメモリセルである．各メモリセ
ル３４には電荷の形で情報が記憶される．このメモリセ
ルアレイ３ｌに隣接して行デコーダ３２が設けられ、こ
の行デコーダ３２からの選択信号により、任意の１本の
ワード線３３が選択される．ワード＆！ｉ！３３で選択
された行のメモリセル３４は各ビノト線３８に信号を表
し、それがセンスアンプ３５によって検知され増幅され
る．センスアンプ３５とデータバッファ回路３７の間に
は、転送制御信号ΦＴＧにより制御される転送ゲート３
６が設けられている．なお、図中転送ゲート３６は１つ
のみ図示しているが、実際には複数個パラレルに転送す
る数に応して設けられる．データバッファ回路３７は、
転送ゲート３６を介してパラレルに転送された信号をラ
ノチするための回路であり、それをシリアル出力できる
ようにシリアル変換する機能を有している．このデータ
バッファ回路３７は、次に説明するラッチ回路を複数段
イＴする構成とされる． 次に、第１図を参照しながら、上記データバッファ回路
３７を講威するランチ回路について説明する．そのラッ
チ回路は、２つのインバーター１２と、ｐＭＯＳｌ−ラ
ンジスタ３と、ｎＭＯＳ｝ランジスタ４から構威される
．インバーターｌの人力端子には、上記転送ゲート３６
を介してセンスアンプ３５からの信号が供給される．イ
ンバーター１の出力端子はデータの出力部とされ、さら
にインバーター２の人力端子に接続される．インバータ
ー２の出力端子は、ｐＭＯＳ　｝ランジスタ３とｎＭＯ
ｓ｝ランジスタ４の各一方のソース・ドレインに接続さ
れる．ｐＭＯｓトランジスタ３のゲートには信号Φが供
給され、ｎＭＯｓ｝ランジスタ４のゲートには信号Φが
供給される．これら信号Φ．Φによって、各ＭＯＳ｝ラ
ンジスタ３，４が制御される．これら各ＭＯＳトランジ
スタ３．４の他方のソース・ドレインはラッチループを
形成するように上記インバーター１の入力端子に接続さ
れる。

このような回路構威のラッチ回路の動作について説明す
ると、転送ゲートの制御信号ΦＴＧの立ち上がりに先立
って、第３図のセンスアンプ３５の駆動により、メモリ
セル３４のデータがセンスアンプ３５で増幅されている
ものとする．また、ｎＭＯＳ｝ランジスタ４に供給され
ている信号Φは“１１レヘルとされることから、当エ亥
ｎＭＯＳトランジスタ４はオン状態とされ、ｐＭＯＳＩ
−ランジスタ３に供給されている信号Φは″Ｌ″レベル
とされることから、当４１ｐＭＯＳトランジスタ３もオ
ン状態とされる． そして、転送ゲートの制御信号ΦＴＧの立ち上がり前の
時刻Ｌ１に、ｐＭＯＳｌ−ランジスタ３に供給される信
号Φが゜゜Ｌ”レヘルから“Ｈ”レヘルに変化して、ｐ
ＭＯＳｌ−ランジスタ３がオフ状態になり、同時にｎＭ
ＯＳ　トランジスタ４に供給される信号Φが゛Ｈ゛゜レ
ベルから゜“Ｌ″レヘルに変化して、ｎＭＯｓ｝ランジ
スタ４もオフ状態にされる．このように時刻ｔ１で各Ｍ
ＯＳ｝ランジスタ３．４がオフ状態になることで、イン
バーター２の出力端子は、インバーターｌの人力端子と
電気的に切り離されることになり、ラッチループが解除
される． このようなラノチループの解除がなされた後、時刻１．
で転送ゲート３６の制御信号Φ１’Ｇが″Ｌ″レベルか
ら“ＩＩ”レヘルに遷移する．すると転送ゲート３６が
導通状態になり、センスアンプ３５からの信号によって
、データパンフ７回路３７のラッチ回路を構成するイン
バーターｌが作動する．例えばインバーター１の入力端
子がラッチルーブの切り離し後も“Ｌ”レヘルであった
ものとし、センスアンブ３５から転送されたデータが“
Ｈ”レベルであるとすると、インバーター１の入力端子
は“′Ｈ”レベル側に遷移することになるが、この時、
既にラノチループが解除されているために、インバータ
ー２の出力がインバーターｌにおけるデータ遷移を妨害
するように働くことはない。従って、インバーターｌに
おけるデータの遷移は、通常のインバーターのように、
ヒシテリシス特性を持たずに行われる．このために、入
出力が反転する場合の回路動作のマージンが、ヒシテリ
シス特性を有する回路のデータ遷移に比較して大きくな
り、さらに高速な回路動作が行われることになる． このようなラッチループが解除されたまま、インバータ
ー１に対するデータ入力が行われ、続いて時刻ｔ，で１
３号Φが“Ｌ”レベルにされ、信号Φが゜“ＩＩ″゛レ
ベルにされる．その結果、ｐＭＯｓトランジスタ３がオ
ン状態にされ、ｎＭＯｓ　トランジスタ４もオン状態に
されて、ラッチループが再び結合されて、データがラッ
チされる．すなわち、インバーターｌの出力端子に現れ
た信号によリインバーター２が駆動され、さらにそのイ
ンバーター２の出力端子に現れた信号がｐＭＯｓトラン
ジスタ３及びｎＭＯｓ　｝ランジスタ４を介してインバ
ーターｌの入力端子に帰還され、データがランチされる
．このようなラッチが作動するタイミングは、センスア
ンプ３５からデータバッファ回路３７までの間の配線容
量．接合容量及びインバーターｌのゲート容量をセンス
アンプ３５からの電流によって充放電するのに必要な時
間で良く、時刻ｔ２から例えば数ｎｓｅｃ程度の時間で
済み、且つ設計上厳しくタイξングを合わせ込むような
ことも不要である．なお、時刻ｔ４で転送ゲート３６が
閉しる． 上述のように、本実施例のビデオメモリは、転送ゲート
が導通状態となるタイミングに合わせて、ラッチルーブ
が解除されるため、データバッファ回路３７のランチ回
路のインバーター１は、ヒジテリシス特性が緩和された
通常のインバーターと同様のデータ遷移を行う．従って
、回路動作のマージンを大きくすることができ、同時に
高速なデータ遷移が可能である． 第２の実施例 本実施例は、第１の実施例の変形例であり、そのラ・冫
チ回路が第４図に示す構成を有する例である．なお、全
体的な構成は、第３図に示した横威であり、ここでは重
複を避けるためにその説明を省略する． 本実施例のラッチ回路は、第４図に示すように、インハ
ーター１１と、ρＭＯＳ　｝ランジスク１２，ｌ４と、
ｎＭＯｓトランジスタ１３．１５から構成される．イン
バーター１夏の入力端子には、第１の実施例と同様に、
第３図に示した上記転送ゲート３６を介してセンスアン
プ３５からの信号が供給される．このインハータ−１１
の出力端子はデータの出力部とされ、さらにｐＭＯＳト
ランジスタ１２とｎ．ＭＯＳ｝ランジスタｌ３のゲート
が接続される，ｐＭＯＳトランジスタｌ２のソースは、
ρＭＯＳＬランジスタ１４のドレインが接続される．そ
のｐＭＯＳトランジスタｌ４のソースは、電源線に接続
され、電源電圧が与えられる．このｐＭＯｓ｝ランジス
タｌ４のゲートには、ラフチルーブを制御するための信
号Φが供給される．上記ｎＭＯｓ　トランジスタｌ３の
ソースは、ｎＭＯＳトランジスタｌ５のドレインに接続
される。

ｎＭＯＳトランジスタｌ５のソースは接地線に接続され
、接地電圧が与えられる．そのｎＭＯＳ　｝ランジスタ
ｌ５のゲートには、ラッチループを制御するための信号
Φが供給される，ｐＭＯｓドランジスタｌ２とｎＭＯｓ
｝ランジスタ１３のドレインは共通に接続され、その共
通接続されたドレインはインバーターｌ１の入力端子に
接続される．このような回路構或の本実施例にかかるラ
ッチ回路は、第２図に示すタイ多ングチャートで作動し
、回路動作のマージンを大きくさせると共に高速なデー
タのラッチが可能である． すなわち、転送ゲート３６の制御信号ΦＴＧの立ち上が
りに先立って、時刻ｈで信号Φが“Ｈ”レベルになり、
信号Φが“Ｌ”レベルになる．すると、ｐＭＯｓ｝ラン
ジスタｌ４がオフになり、ｎＭＯｓトランジスタｌ５も
オフになる．その結果、ｐＭＯｓ｝ランジスタｌ２とｎ
ＭＯｓ　トランジスタ１３はそれぞれｉｉ源電圧や接地
電圧と切り離された形となり、ラッチループ中のインバ
ーターとしては機能しなくなる． このようにｐＭＯｓ｝ランジスク１２，ｎＭｏＳトラン
ジスタｌ３をインバーターとして作動させないようにし
た後、時刻ｔ，で転送ゲート３６を導通状態にさせる．
この時インバーター１１に入力するデータが前のデータ
を反転したレベルのものであるならば、インバーター１
１は出力を反転するように作動するが、上記信号Φ．Φ
によってｐＭＯｓ｝ランジスタｌ２、ｎＭＯｓトランジ
スタｌ３は作動しないために、インバーター１１は、通
常のインバーターのように作動して、第６図に示したよ
うなヒシテリシス特性に従うものではなくなる．その結
果、回路の動作マージンを大きくとることができ、高速
なデータのｉ！！　移が行われることになる． 続いて、インバーター１１におけるデータが確定した後
、時刻ｔ，でラッチループを形成するように、信号Φが
“Ｌ”レヘルになり、信号Φが“１１レベルにされる．
その結果、ｐＭＯｓ｝ランジスタ１４がオンになり、ｎ
ＭＯｓトランジスタｌ５もオンになって、ｐＭＯｓ｝ラ
ンジスタｌ２とｎＭＯｓ　｝ランジスタ１３によってラ
ンチノレーブ中のインバーターが駆動されることになる
．この時には、既にｐＭＯＳトランジスタ１２とｎＭＯ
Ｓトランジスタ１３の各ゲートにインバーター１１から
確定したデータが人力しているために、ｐＭＯＳ　ｌ−
ランジスタ１２とｎＭＯＳトランジスタｌ３の駆動によ
って、データが確定して行くことになる． このように第４図に示した例におい゜ζも、転送ゲート
の導通状態となるタイミングに合わせてラッチループを
解除することができ、データ転送時のマージンを増大さ
せ、高速化を図ることができる． ［発明の効果］ 本発明のメモリ装置は、上述のように、転送ゲートが導
通状態となるタイミングに合わせてバソファ回路のラッ
チループが解除される．このため、バッファ回路では、
ヒシテリシス特性が緩和された通常のインバーターのよ
うな作動が可能となり、その結果、データ転送時の動作
マージンを大きくすることができ、同時にデータ転送の
高速化を図ることができる．

【図面の簡単な説明】

第１図は本発明のメモリ装置の一例の要部回路図、第２
図の本発明のメモリ装置の動作の一例を説明するための
タイミングチャート、第３図は本発明のメモリ装置の一
例の全体の横威を概略的に示すブロノク図、第４図は本
発明のメモリ装置の他の一例の要部回路図、第５図は従
来のメモリ装置におけるランチ回路の回路図、第６図は
ヒシテリシス特性を示す人力電圧対出力電圧の関係図で
ある． １，２．１１・・・インバーター ３，１２．１４・・・ｐＭＯｓ｝ランジスタ４，１３．
１５・・ｎＭＯｓ｝ランジスタ３５・・・センスアンプ ３６・・・転送ゲート ３７・・・データバッファ回路

Claims (1)

1. 【特許請求の範囲】 　メモリセルからの信号を増幅するセンスアンプと、そ
   のセンスアンプからの信号を転送ゲートを介してラッチ
   するバッファ回路を有するメモリ装置において、 上記転送ゲートが導通状態となるタイミングに合わせて
   上記バッファ回路のラッチループを解除することを特徴
   とするメモリ装置。