JPH0456398B2 - - Google Patents

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JPH0456398B2
JPH0456398B2 JP62159934A JP15993487A JPH0456398B2 JP H0456398 B2 JPH0456398 B2 JP H0456398B2 JP 62159934 A JP62159934 A JP 62159934A JP 15993487 A JP15993487 A JP 15993487A JP H0456398 B2 JPH0456398 B2 JP H0456398B2
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    • GPHYSICS
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    • G11CSTATIC STORES
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    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • G11C11/4096Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01Details
    • H03K3/012Modifications of generator to improve response time or to decrease power consumption
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356Bistable circuits
    • H03K3/356104Bistable circuits using complementary field-effect transistors
    • H03K3/356113Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356147Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
    • H03K3/356156Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation

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  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 <産業上の利用分野> 本発明は半導体メモリ装置におけるデータ伝送
回路に関するもので、特にCMOSダイナミツク
RAM(以下DRAMと称する)のデータ入力バツ
フアから入出力バスにデータを伝送する回路に関
するものである。
<従来の技術と問題点> 従来技術のCMOS DRAMにおいては、データ
の読み込み時、TTL(トランジスタトランジスタ
ロジツク)論理レベルのデータ信号をCMOS論
理レベルのデータ信号に変換するデータ入力バツ
フアを内蔵しており、上記のデータ入力バツフア
から出力するデータが、データバスと入出力
(I/O)バスを通じ、センス増幅器を通じて行
アドレスにより指定された所定のメモリセルに記
憶されるようになつていた。
したがつて、通常のDRAMにおいては上記の
データ入力バツフアから出力するデータを、デー
タバスと入出力バスとを通じてメモリセルアレイ
に伝送しなければならないことになつていた。
しかし、高密度DRAM、例えば1メガDRAM
の場合、上記のデータバスの寄生容量は大凡
1.5PFであり、入出力バスの寄生容量は3〜4PF
程度であるので、データ入力バツフアはこの寄生
容量をみな負荷として駆動しなければならない負
担があるわけである。
即ち、従来のデータ伝送回路は第4図に図示し
た如き構成をしていた。データ入力バツフア10
を通じて読込まれたデータはデータバス11及び
12に出力され、伝送ゲート1及び2がゲート1
6に入力する制御クロツクによりON状態になる
ことにより、上記のデータバス11及び12にあ
つたデータが各々入出力バス13及び14に伝送
され、入出力ゲート40に入力される。この入出
力ゲート40から列アドレス信号をゲートライン
41に入力してMOSトランジスタ43及び44
が導通され、センスアンプ50を通じて、行アド
レス信号をロウアドレスライン64又は65に入
力して、ビツトライン60又は61上のデータを
メモリセル62又は63に記憶させてきた。
そして、データ書き込みの前又は完了後に上記
の一対の入出力バス13及び14に接続された等
化回路20を通じて上記の入出力バス13及び1
4を等化させる。
さらに、入出力センスアンプ30は上記のメモ
リセル62又は63に記憶されたデータを読ん
で、図示されていない出力データバツフアに増幅
出力するためのもので、メモリセルからデータを
読む時のみ動作する。
したがつて、従来のデータ伝送回路はデータ入
力バツフア10から出力するデータをメモリセル
62又は63に書き込むため、各データバス11
及び12と各入出力バス13及び14の寄生容量
をみな負荷として駆動しなければならないのであ
つた。
それ故、データ入力バツフア10の出力端にあ
るトランジスタは、上記の寄生容量をみな充電す
るために、トランジスタの大きさが大変大きくな
ければならないし、且つ伝送速度もおそく、その
電力消費も多いという問題点があつた。
上記の寄生容量の中で、最も大きな容量になる
入出力バスの寄生容量を減らすための従来の方法
としては、メモリの集積度が高く成る程多数のメ
モリセルにて構成された多数個のブロツクに分離
することであつた。従つて、分離されたブロツク
の数だけ入出力バスの対が増加することになり、
これによりデータバスから入出力バスにデータを
伝送してやる伝送ゲートの数も増加するようにな
る。
しかし、データを読み込む書き込みサイクルに
おいては、いくら多くのブロツクに分割されて入
出力バスの対が多くなるとしても、その中の一対
の入出力バスだけが選択されてメモリセルにデー
タを書き込むので問題はない。
しかし、メモリ容量が増加すればする程、メモ
リ装置を製造した時そのテストをすることにおい
て多くの問題がある。
即ち、すべてのメモリセルにデータを書き込
み、読み出すことによるテスト時間が非常に増加
されるようになるため、集積度が高くなる程この
問題は深刻になる。
従つて、より速いテストをするためには多くの
ビツトのデータを一度に読み、書かなければなら
ないが、この場合読み込むビツトの数だけの入出
力バスがデータ入力バツフアと連結されてデータ
入力バツフアの負担が増加するようになる。
結局、データ入力バツフアの出力端のトランジ
スタの大きさを、増加した容量だけ大きくしなけ
ればならなくなり、前述の如くチツプの大きさが
増加するという問題点がある。
したがつて、本発明の目的はデータ入力バツフ
アが通常の書き込みサイクルにおいて必要な駆動
能力だけでも、テストの時、入出力バスを十分に
駆動することが出来る回路を提供することにあ
る。
本発明の目的はデータ入力バツフアが駆動しな
ければならない負荷を減らすことができる回路を
提供することにある。
<問題点を解決するための手段> 上記の目的を達成するために本発明では、メモ
リセルアレイの所定のメモリセルにデータの書き
込み時、データ入力バツフアに入力するトランジ
スタトランジスタロジツクデータをCMOSロジ
ツクデータとその反転データに変換して上記のデ
ータ入力バツフアから一対のデータバスに各々出
力し、上記の各出力データを上記の各々のデータ
バスに接続された各々の伝送ゲートを通じ、上記
の各々の伝送ゲートに接続された一対の入出力バ
スに各々伝送し、上記の伝送された各々の入出力
バス上のデータを、列アドレス信号の入力によつ
て導通される入出力ゲートとセンスアンプに接続
された一対のビツトラインに伝送して、上記の所
定のメモリセルを選択する行アドレス信号の入力
によつて上記の所定のメモリセルに上記のデータ
を書き込み、データの書き込みの前又は完了後
に、上記の一対の入出力バスに接続された等化回
路を通じて上記の一対の入出力バスを等化させる
半導体メモリ装置のデータ伝送回路において、 上記のデータの書き込み時に、上記の一対のデ
ータバス上に上記のデータ入力バツフアから出力
される各データを、書き込み検出の伝送クロツク
の印加により導通状態となる第1及び第2トラン
スミツシヨンゲートを介して第1及び第2ライン
に伝送し、この第1及び第2ライン上の各々のデ
ータを、上記の第1及び第2トランスミツシヨン
ゲートに印加される書き込み検出の伝送クロツク
と反転関係のクロツクにより制御される第1及び
第2入出力バスプルアツプ及びダウン回路に入力
し、そして、この第1及び第2入出力バスプルア
ツプ及びダウン回路内で上記の第1及び第2ライ
ン上の各々のデータの論理状態を感知し、これと
反転した論理状態になるように上記の一対の入出
力バスをプルアツプ及びプルダウンし、一方、デ
ータの書き込みの前又は完了後には、上記の書き
込み検出の伝送クロツクを上記書き込み時とは反
転状態にして印加することにより上記の第1及び
第2トランスミツシヨンゲートを遮断し、そし
て、この第1及び第2トランスミツシヨンゲート
に印加される書き込み検出の伝送クロツクと反転
関係のクロツクにより制御される上記の第1及び
第2入出力バスプルアツプ及びダウン回路によつ
て上記の第1及び第2ラインを各々プルダウン
し、上記の第1及び第2トランスミツシヨンゲー
トに印加される書き込み検出の伝送クロツクと入
出力バス等化クロツクとが印加される入出力バス
等化及びプルアツプ回路によつて上記の一対の入
出力バスを各々プルアツプして等化するものと
し、 上記第1及び第2入出力バスプルアツプ及びダ
ウン回路の各々が、上記の第1及び第2トランス
ミツシヨンゲートに印加される書き込み検出の伝
送クロツクと反転関係のクロツクがゲートに印加
され、チヤネル通路が上記の第1又は第2ライン
と接地の間に接続されたNチヤネルMOSトラン
ジスタと、上記の第1及び第2トランスミツシヨ
ンゲートに印加される書き込み検出の伝送クロツ
クと反転関係のクロツクにより制御され、上記の
第1又は第2ラインの論理データを入力して反転
するインバータと、上記のインバータの出力論理
データをゲートに入力してチヤネル通路が電源供
給電圧と上記の第1又は第2ラインに接続された
PチヤネルMOSトランジスタとで構成され、 上記入出力バス等化及びプルアツプ回路が、上
記の一対の入出力バスの各バスと電源供給電圧の
間にチヤネル通路が各々接続され、各々のゲート
には上記の第1及び第2トランスミツシヨンゲー
トに印加される書き込み検出の伝送クロツクが印
加される一対のPチヤネルMOSトランジスタと、
上記の一対の入出力バスの間にチヤネル通路が接
続され、ゲートには入出力バス等化クロツクが入
力するPチヤネルMOSトランジスタと、上記の
各入出力バスと電源供給電圧の間にチヤネル通路
が接続され、各ゲートには上記の入出力バス等化
クロツクが入力する一対のPチヤネルMOSトラ
ンジスタとで構成されるデータ伝送回路としたも
のである。
<実施例> 以下、本発明を添附図面を参照して詳細に説明
する。
第1図は本発明に係るデータ伝送回路のブロツ
ク図で、図面中のデータ入力バツフア10と入出
力ゲート40と入出力センスアンプ30は各々第
4図の従来の回路と同一なもので、それらに対し
ては同一符号を使用しており、各データバス1
1,12及び各入出力バス13,14も各々第4
図の従来と同一符号を使用し、重複する説明は省
略する。
本発明は、データ入力バツフア10の出力ライ
ンであるデータバス11によつて接続され、書き
込み検出の伝送クロツクWDTの反転パルスφWDT
入力とする第1トランスミツシヨンゲート100
と、ゲート600から出力する上記のクロツク
φWDTと反転されたクロツクφWDTを入力すると共
に、データ入力バツフア10とデータバス12に
より接続される第2トランスミツシヨンゲート2
00と、上記の第1トランスミツシヨンゲート1
00とライン31を介して接続され、上記のパル
WDTを入力しており、出力ラインが入出力バス
13と接続される第1入出力バスプルアツプ及び
ダウン回路300と、上記の第2トランスミツシ
ヨンゲート200とライン32を介して接続さ
れ、上記のパルスWDTを入力し、出力ラインが入
出力バス14と接続される第2入出力バスプルア
ツプ及びダウン回路400と、入出力バス13及
び14の両端に接続され、入出力バス等化クロツ
IOEQ及び上記のクロツクφWDTを入力する入出
力バス等化及びプルアツプ回路500、及び上記
のクロツクWDTを反転するインバータ600とで
構成される。
データ入力バツフア10からデータが出力する
前にクロツクWDTを入力する第1及び第2入出力
バスプルアツプ及びダウン回路300,400は
ライン31及び32を各々プルダウンして“ロ
ウ”状態にすると共に、クロツクφWDTに依つて入
出力バス等化及びプルアツプ回路500は入出力
バス13及び14を共に“ハイ”状態にプルアツ
プする。
そして、データ入力バツフア10からデータが
出力すると、第1及び第2トランスミツシヨンゲ
ート100,200はクロツクφWDTによつてデー
タバス11及び12上のデータを各々ライン31
及び32に出力し、第1及び第2入出力バスプル
アツプ及びダウン回路300,400は上記のラ
イン31及び32上のデータを上記のクロツク
φWDTの制御のもとに反転して入出力バス13及び
14に各々出力する。
したがつて、例えばライン31上のデータが
“ハイ”状態であれば上記の“ハイ”状態である
ライン31に対応する入出力バス13は“ロウ”
状態になり、この状態は入出力バスプルアツプ及
びダウン回路300から帰還され、上記の“ハ
イ”状態のライン31を“ハイ”状態にプルアツ
プして上記のライン31上のデータである“ハ
イ”状態を保持するようにする。
又、上記の第1及び第2入出力プルアツプ及び
ダウン回路300,400は制御クロツクWDT
共にデータバス11及び12と入出力バス13及
び14を完全に分離動作するようにする。入出力
バス13及び14上のデータが入出力ゲート40
を通じて読まれたのち、入出力バス等化クロツク
φIOEQにより入出力バス13と14とは入出力バ
ス等化及びプルアツプ回路500によつて各々
“ハイ”状態にプリチヤージされる。
第2図は本発明に依る第1図のブロツク図の具
体的回路図を示した図面で、データバス11及び
12と入出力バス13及び14は第1図のデータ
入力バツフア10と入出力ゲート40及び入出力
センスアンプ30に各々接続される。
図面の中でM1,M2,M4,M7,M9,M12
各々NチヤネルMOSトランジスタであり、M3
M5,M6,M8,M10,M11、及びM13〜M17
各々PチヤネルMOSトランジスタであり、VDD
電源供給電圧であり、そのほかの符号は第1図の
ものと同一である。
第3図のA〜Hは、本発明に係る具体的回路図
である第2図の各部分の波形図を示した図面で、
第3図のA及びBはデータ入力バツフア10から
データバス11及び12に各々出力するデータ
DIN及びDINの波形図であり、第3図のC及び
Dは書き込み検出の伝送クロツクWDT及び入出力
バス等化クロツクIOEQのタイミング図であり、
第3図のE及びFは各々第1及び第2トランスミ
ツシヨンゲート100及び200の出力波形図で
あり、第3図のG及びHは各々入出力バス13及
び14の波形図である。
以下、第2図の作動関係を第3図の波形図を参
照して詳細に説明する。
先ず、データが入力する前(第3図の時間t1
前)に書き込み検出の伝送クロツクWDTと入出力
バス等化クロツクIOEQとはみな“ハイ”状態で、
第1及び第2入出力バスプルアツプ及びダウン回
路300,400を構成するプルダウントランジ
スタM4及びM9が各々ON状態になることにより
ライン31及び32はみな“ロウ”状態にプルダ
ウンされる。
又、上記のクロツクWDTをインバータ600が
反転したクロツクφWDTが、入出力バス等化及びプ
ルアツプ回路500を構成するPチヤネルMOS
トランジスタM16及びM17をONさせて、入出力
バス13及び14をみな“ハイ”状態にプルアツ
プさせることによりプリチヤージする。
時間t1以後のデータバス11及び12に、相互
に反転関係になるデータ及びDINが第3図
のA及びBに図示した如く各々“ロウ”と“ハ
イ”として示されると仮定する。時間t2から上記
のクロツクWDTが第3図のCの如く“ロウ”状態
になると、上記のクロツクWDTのインバータ60
0を通じた反転クロツクφWDTにより、第1及び第
2トランスミツシヨンゲート100及び200を
構成するNチヤネルMOSトランジスタM1及び
M2がON状態になるので、ライン31及び32
は各々“ロウ”と“ハイ”状態となり、Pチヤネ
ルMOSトランジスタM16とM17とはOFFされる。
そして、上記のライン31上の“ロウ”状態のデ
ータ信号は、第1入出力バスプルアツプ及びダウ
ン回路300を構成するPチヤネルMOSトラン
ジスタM6のゲートとNチヤネルMOSトランジス
タM7のゲートに各々入力し、ライン32上の
“ハイ”状態のデータ信号は、第2入出力バスプ
ルアツプ及びダウン回路400を構成するPチヤ
ネルMOSトランジスタM11のゲートとNチヤネ
ルMOSトランジスタM12のゲートに各々入力す
る。
したがつてクロツクφWDT(ロウ状態)とライン
31上の“ロウ”状態のデータ信号によりPチヤ
ネルMOSトランジスタM5及びM6がみな導通
(M7はOFF状態)して入出力バス13は電源供給
電圧VDDに充電されるし、“ハイ”状態になり、
且つこの状態の帰還に依りPチヤネルMOSトラ
ンジスタM3はOFF状態になるので入出力バス1
3はVDD(ハイ状態)に充電される。
一方、ライン32のデータは“ハイ”状態であ
るのでNチヤネルMOSトランジスタM12がON状
態になり、入出力バス14上に充電されていた
VDDの電圧は、上記のNチヤネルMOSトランジス
タM12のドレインとソースを通じ接地側に放電さ
れて上記の入出力バス14は“ロウ”状態にな
る。この状態はPチヤネルMOSトランジスタM8
のゲートに帰還されてトランジスタM8がON状
態になり、ライン32を電源供給電圧VDD(ハイ
状態)にして入出力バス14を完全に“ロウ”状
態にする。
それ故、上記の入出力バス13及び14のデー
タは第1図の入出力ゲート40を通じメモリアレ
イに入力される。
その後時間t3になると入出力バス等化クロツク
φIOEQが“ロウ”状態になるのでPチヤネルMOS
トランジスタM13,M14,M15とが各々導通にな
つて、上記の入出力バス13と14とをみなVDD
の電圧に充電すると同時に、クロツクWDTの“ハ
イ”状態によるインバータ600の出力によりP
チヤネルMOSトランジスタM16及びM17が導通さ
れて上記の入出力バス13及び14は急速度に
“ハイ”状態に充電される。
<発明の効果> 以上述べてきた如く、本発明に係るデータ伝送
回路は、入出力バスとトランスミツシヨンゲート
との間に入出力バスプルアツプ及びダウン回路を
設けることにより、データバスの寄生容量のみが
データ入力バツフアの負荷となるので、データ入
力バツフアのトランジスタの大きさを減らすこと
ができるばかりでなく、トランスミツシヨンゲー
トとライン31又は32の寄生容量だけを充電す
る電流を流すことになるので、従来のトランスミ
ツシヨンゲートの大きさより1/5位の十分に小さ
な大きさに設計することができるという効果を有
するものである。
【図面の簡単な説明】
第1図は本発明に係るデータ伝送回路を示すブ
ロツク図、第2図は本発明の実施例を示す回路
図、第3図は第2図に示す回路の作動状況を示す
波形図、そして第4図は従来のデータ伝送回路を
示す回路図である。 1,2…伝送ゲート、10…データ入力バツフ
ア、11,12…データバス、13,14…入出
力バス、20…等化回路、30…入出力センスア
ンプ、31…ライン(第1ライン)、32…ライ
ン(第2ライン)、40…入出力ゲート、60,
61…ビツトライン、62,63…メモリセル、
50…センスアンプ、100…第1トランスミツ
シヨンゲート、200…第2トランスミツシヨン
ゲート、300…第1入出力バスプルアツプ及び
ダウン回路、400…第2入出力バスプルアツプ
及びダウン回路、500…入出力バス等化及びプ
ルアツプ回路。

Claims (1)

  1. 【特許請求の範囲】 1 メモリセルアレイの所定のメモリセルにデー
    タの書き込み時、データ入力バツフアに入力する
    トランジスタトランジスタロジツクデータを
    CMOSロジツクデータとその反転データに変換
    して上記のデータ入力バツフアから一対のデータ
    バスに各々出力し、上記の各出力データを上記の
    各々のデータバスに接続された各々の伝送ゲート
    を通じ、上記の各々の伝送ゲートに接続された一
    対の入出力バスに各々伝送し、上記の伝送された
    各々の入出力バス上のデータを、列アドレス信号
    の入力によつて導通される入出力ゲートとセンス
    アンプに接続された一対のビツトラインに伝送し
    て、上記の所定のメモリセルを選択する行アドレ
    ス信号の入力によつて上記の所定のメモリセルに
    上記のデータを書き込み、データの書き込みの前
    又は完了後に、上記の一対の入出力バスに接続さ
    れた等化回路を通じて上記の一対の入出力バスを
    等化させる半導体メモリ装置のデータ伝送回路に
    おいて、 上記のデータの書き込み時に、上記の一対のデ
    ータバス上に上記のデータ入力バツフアから出力
    される各データを、書き込み検出の伝送クロツク
    の印加により導通状態となる第1及び第2トラン
    スミツシヨンゲートを介して第1及び第2ライン
    に伝送し、この第1及び第2ライン上の各々のデ
    ータを、上記第1及び第2トランスミツシヨンゲ
    ートに印加される書き込み検出の伝送クロツクと
    反転関係のクロツクにより制御される第1及び第
    2入出力バスプルアツプ及びダウン回路に入力
    し、そして、この第1及び第2入出力バスプルア
    ツプ及びダウン回路内で上記の第1及び第2ライ
    ン上の各々のデータの論理状態を感知し、これと
    反転した論理状態になるように上記の一対の入出
    力バスをプルアツプ及びプルダウンし、 一方、データの書き込みの前又は完了後には、
    上記の書き込み検出の伝送クロツクを上記書き込
    み時とは反転状態にして印加することにより上記
    の第1及び第2トランスミツシヨンゲートを遮断
    し、そして、この第1及び第2トランスミツシヨ
    ンゲートに印加される書き込み検出の伝送クロツ
    クと反転関係のクロツクにより制御される上記の
    第1及び第2入出力バスプルアツプ及びダウン回
    路によつて上記の第1及び第2ラインを各々プル
    ダウンし、上記の第1及び第2トランスミツシヨ
    ンゲートに印加される書き込み検出の伝送クロツ
    クと入出力バス等化クロツクとが印加される入出
    力バス等化及びプルアツプ回路によつて上記の一
    対の入出力バスを各々プルアツプして等化するこ
    とを特徴とするデータ伝送回路。 2 第1及び第2入出力バスプルアツプ及びダウ
    ン回路の各々が、 上記の第1及び第2トランスミツシヨンゲート
    に印加される書き込み検出の伝送クロツクと反転
    関係のクロツクがゲートに印加され、チヤネル通
    路が上記の第1又は第2ラインと接地の間に接続
    されたNチヤネルMOSトランジスタと、 上記の第1及び第2トランスミツシヨンゲート
    に印加される書き込み検出の伝送クロツクと反転
    関係のクロツクにより制御され、上記の第1又は
    第2ラインの論理データを入力して反転するイン
    バータと、 上記のインバータの出力論理データをゲートに
    入力してチヤネル通路が電源供給電圧と上記の第
    1又は第2ラインに接続されたPチヤネルMOS
    トランジスタとで構成されることを特徴とする特
    許請求の範囲第1項記載のデータ伝送回路。 3 入出力バス等化及びプルアツプ回路が、 上記の一対の入出力バスの各バスと電源供給電
    圧の間にチヤネル通路が各々接続され、各々のゲ
    ートには上記の第1及び第2トランスミツシヨン
    ゲートに印加される書き込み検出の伝送クロツク
    が印加される一対のPチヤネルMOSトランジス
    タと、 上記の一対の入出力バスの間にチヤネル通路が
    接続され、ゲートには入出力バス等化クロツクが
    入力するPチヤネルMOSトランジスタと、 上記の各入出力バスと電源供給電圧の間にチヤ
    ネル通路が接続され、各ゲートには上記の入出力
    バス等化クロツクが入力する一対のPチヤネル
    MOSトランジスタとで構成されることを特徴と
    する特許請求の範囲第1項記載のデータ伝送回
    路。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890003488B1 (ko) * 1986-06-30 1989-09-22 삼성전자 주식회사 데이터 전송회로
JP2621176B2 (ja) * 1987-05-14 1997-06-18 ソニー株式会社 ワンチツプマイクロコンピユータ
KR900006293B1 (ko) * 1987-06-20 1990-08-27 삼성전자 주식회사 씨모오스 디램의 데이터 전송회로
DE3739467A1 (de) * 1987-11-21 1989-06-01 Philips Nv Schaltungsanordnung fuer eine doppel-busleitung
KR910003594B1 (ko) * 1988-05-13 1991-06-07 삼성전자 주식회사 스페어컬럼(column)선택방법 및 회로
US5159209A (en) * 1991-04-12 1992-10-27 Artisoft, Inc. Circuit to selectively process dip switches onto bus lines
KR940001644B1 (ko) * 1991-05-24 1994-02-28 삼성전자 주식회사 메모리 장치의 입출력 라인 프리차아지 방법
KR940008296B1 (ko) * 1991-06-19 1994-09-10 삼성전자 주식회사 고속 센싱동작을 수행하는 센스앰프
US5283760A (en) * 1991-08-14 1994-02-01 Samsung Electronics Co., Ltd. Data transmission circuit
DE69228919T2 (de) * 1991-12-17 1999-08-26 St Microelectronics Tristate-Treiberschaltung für interne Datenbusleitungen
US5243572A (en) * 1992-01-15 1993-09-07 Motorola, Inc. Deselect circuit
JP2768175B2 (ja) * 1992-10-26 1998-06-25 日本電気株式会社 半導体メモリ
US5546338A (en) * 1994-08-26 1996-08-13 Townsend And Townsend Khourie And Crew Fast voltage equilibration of differential data lines
US6721860B2 (en) * 1998-01-29 2004-04-13 Micron Technology, Inc. Method for bus capacitance reduction
US6349051B1 (en) 1998-01-29 2002-02-19 Micron Technology, Inc. High speed data bus
US6771536B2 (en) 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1008518A (en) * 1972-08-07 1977-04-12 Edward J. Boleky (Iii) Dynamic operation of deep-depletion transistors
JPS573289A (en) * 1980-06-04 1982-01-08 Hitachi Ltd Semiconductor storing circuit device
JPS5776925A (en) * 1980-10-29 1982-05-14 Toshiba Corp Mos type circuit
US4686396A (en) * 1985-08-26 1987-08-11 Xerox Corporation Minimum delay high speed bus driver
KR890003488B1 (ko) * 1986-06-30 1989-09-22 삼성전자 주식회사 데이터 전송회로

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