JPH0456398B2 - - Google Patents

Info

Publication number
JPH0456398B2
JPH0456398B2 JP62159934A JP15993487A JPH0456398B2 JP H0456398 B2 JPH0456398 B2 JP H0456398B2 JP 62159934 A JP62159934 A JP 62159934A JP 15993487 A JP15993487 A JP 15993487A JP H0456398 B2 JPH0456398 B2 JP H0456398B2
Authority
JP
Japan
Prior art keywords
input
data
output
clock
transmission
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP62159934A
Other languages
English (en)
Other versions
JPS639098A (ja
Inventor
So Sannmo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPS639098A publication Critical patent/JPS639098A/ja
Publication of JPH0456398B2 publication Critical patent/JPH0456398B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
    • H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Databases & Information Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は半導体メモリ装置におけるデータ伝送
回路に関するもので、特にCMOSダイナミツク
RAM（以下DRAMと称する）のデータ入力バツ
フアから入出力バスにデータを伝送する回路に関
するものである。
＜従来の技術と問題点＞ 従来技術のCMOS DRAMにおいては、データ
の読み込み時、TTL（トランジスタトランジスタ
ロジツク）論理レベルのデータ信号をCMOS論
理レベルのデータ信号に変換するデータ入力バツ
フアを内蔵しており、上記のデータ入力バツフア
から出力するデータが、データバスと入出力
（Ｉ／Ｏ）バスを通じ、センス増幅器を通じて行
アドレスにより指定された所定のメモリセルに記
憶されるようになつていた。
したがつて、通常のDRAMにおいては上記の
データ入力バツフアから出力するデータを、デー
タバスと入出力バスとを通じてメモリセルアレイ
に伝送しなければならないことになつていた。
しかし、高密度DRAM、例えば１メガDRAM
の場合、上記のデータバスの寄生容量は大凡
1.5PFであり、入出力バスの寄生容量は３〜4PF
程度であるので、データ入力バツフアはこの寄生
容量をみな負荷として駆動しなければならない負
担があるわけである。
即ち、従来のデータ伝送回路は第４図に図示し
た如き構成をしていた。データ入力バツフア１０
を通じて読込まれたデータはデータバス１１及び
１２に出力され、伝送ゲート１及び２がゲート１
６に入力する制御クロツクによりON状態になる
ことにより、上記のデータバス１１及び１２にあ
つたデータが各々入出力バス１３及び１４に伝送
され、入出力ゲート４０に入力される。この入出
力ゲート４０から列アドレス信号をゲートライン
４１に入力してMOSトランジスタ４３及び４４
が導通され、センスアンプ５０を通じて、行アド
レス信号をロウアドレスライン６４又は６５に入
力して、ビツトライン６０又は６１上のデータを
メモリセル６２又は６３に記憶させてきた。
そして、データ書き込みの前又は完了後に上記
の一対の入出力バス１３及び１４に接続された等
化回路２０を通じて上記の入出力バス１３及び１
４を等化させる。
さらに、入出力センスアンプ３０は上記のメモ
リセル６２又は６３に記憶されたデータを読ん
で、図示されていない出力データバツフアに増幅
出力するためのもので、メモリセルからデータを
読む時のみ動作する。
したがつて、従来のデータ伝送回路はデータ入
力バツフア１０から出力するデータをメモリセル
６２又は６３に書き込むため、各データバス１１
及び１２と各入出力バス１３及び１４の寄生容量
をみな負荷として駆動しなければならないのであ
つた。
それ故、データ入力バツフア１０の出力端にあ
るトランジスタは、上記の寄生容量をみな充電す
るために、トランジスタの大きさが大変大きくな
ければならないし、且つ伝送速度もおそく、その
電力消費も多いという問題点があつた。
上記の寄生容量の中で、最も大きな容量になる
入出力バスの寄生容量を減らすための従来の方法
としては、メモリの集積度が高く成る程多数のメ
モリセルにて構成された多数個のブロツクに分離
することであつた。従つて、分離されたブロツク
の数だけ入出力バスの対が増加することになり、
これによりデータバスから入出力バスにデータを
伝送してやる伝送ゲートの数も増加するようにな
る。
しかし、データを読み込む書き込みサイクルに
おいては、いくら多くのブロツクに分割されて入
出力バスの対が多くなるとしても、その中の一対
の入出力バスだけが選択されてメモリセルにデー
タを書き込むので問題はない。
しかし、メモリ容量が増加すればする程、メモ
リ装置を製造した時そのテストをすることにおい
て多くの問題がある。
即ち、すべてのメモリセルにデータを書き込
み、読み出すことによるテスト時間が非常に増加
されるようになるため、集積度が高くなる程この
問題は深刻になる。
従つて、より速いテストをするためには多くの
ビツトのデータを一度に読み、書かなければなら
ないが、この場合読み込むビツトの数だけの入出
力バスがデータ入力バツフアと連結されてデータ
入力バツフアの負担が増加するようになる。
結局、データ入力バツフアの出力端のトランジ
スタの大きさを、増加した容量だけ大きくしなけ
ればならなくなり、前述の如くチツプの大きさが
増加するという問題点がある。
したがつて、本発明の目的はデータ入力バツフ
アが通常の書き込みサイクルにおいて必要な駆動
能力だけでも、テストの時、入出力バスを十分に
駆動することが出来る回路を提供することにあ
る。
本発明の目的はデータ入力バツフアが駆動しな
ければならない負荷を減らすことができる回路を
提供することにある。
＜問題点を解決するための手段＞ 上記の目的を達成するために本発明では、メモ
リセルアレイの所定のメモリセルにデータの書き
込み時、データ入力バツフアに入力するトランジ
スタトランジスタロジツクデータをCMOSロジ
ツクデータとその反転データに変換して上記のデ
ータ入力バツフアから一対のデータバスに各々出
力し、上記の各出力データを上記の各々のデータ
バスに接続された各々の伝送ゲートを通じ、上記
の各々の伝送ゲートに接続された一対の入出力バ
スに各々伝送し、上記の伝送された各々の入出力
バス上のデータを、列アドレス信号の入力によつ
て導通される入出力ゲートとセンスアンプに接続
された一対のビツトラインに伝送して、上記の所
定のメモリセルを選択する行アドレス信号の入力
によつて上記の所定のメモリセルに上記のデータ
を書き込み、データの書き込みの前又は完了後
に、上記の一対の入出力バスに接続された等化回
路を通じて上記の一対の入出力バスを等化させる
半導体メモリ装置のデータ伝送回路において、 上記のデータの書き込み時に、上記の一対のデ
ータバス上に上記のデータ入力バツフアから出力
される各データを、書き込み検出の伝送クロツク
の印加により導通状態となる第１及び第２トラン
スミツシヨンゲートを介して第１及び第２ライン
に伝送し、この第１及び第２ライン上の各々のデ
ータを、上記の第１及び第２トランスミツシヨン
ゲートに印加される書き込み検出の伝送クロツク
と反転関係のクロツクにより制御される第１及び
第２入出力バスプルアツプ及びダウン回路に入力
し、そして、この第１及び第２入出力バスプルア
ツプ及びダウン回路内で上記の第１及び第２ライ
ン上の各々のデータの論理状態を感知し、これと
反転した論理状態になるように上記の一対の入出
力バスをプルアツプ及びプルダウンし、一方、デ
ータの書き込みの前又は完了後には、上記の書き
込み検出の伝送クロツクを上記書き込み時とは反
転状態にして印加することにより上記の第１及び
第２トランスミツシヨンゲートを遮断し、そし
て、この第１及び第２トランスミツシヨンゲート
に印加される書き込み検出の伝送クロツクと反転
関係のクロツクにより制御される上記の第１及び
第２入出力バスプルアツプ及びダウン回路によつ
て上記の第１及び第２ラインを各々プルダウン
し、上記の第１及び第２トランスミツシヨンゲー
トに印加される書き込み検出の伝送クロツクと入
出力バス等化クロツクとが印加される入出力バス
等化及びプルアツプ回路によつて上記の一対の入
出力バスを各々プルアツプして等化するものと
し、 上記第１及び第２入出力バスプルアツプ及びダ
ウン回路の各々が、上記の第１及び第２トランス
ミツシヨンゲートに印加される書き込み検出の伝
送クロツクと反転関係のクロツクがゲートに印加
され、チヤネル通路が上記の第１又は第２ライン
と接地の間に接続されたＮチヤネルMOSトラン
ジスタと、上記の第１及び第２トランスミツシヨ
ンゲートに印加される書き込み検出の伝送クロツ
クと反転関係のクロツクにより制御され、上記の
第１又は第２ラインの論理データを入力して反転
するインバータと、上記のインバータの出力論理
データをゲートに入力してチヤネル通路が電源供
給電圧と上記の第１又は第２ラインに接続された
ＰチヤネルMOSトランジスタとで構成され、 上記入出力バス等化及びプルアツプ回路が、上
記の一対の入出力バスの各バスと電源供給電圧の
間にチヤネル通路が各々接続され、各々のゲート
には上記の第１及び第２トランスミツシヨンゲー
トに印加される書き込み検出の伝送クロツクが印
加される一対のＰチヤネルMOSトランジスタと、
上記の一対の入出力バスの間にチヤネル通路が接
続され、ゲートには入出力バス等化クロツクが入
力するＰチヤネルMOSトランジスタと、上記の
各入出力バスと電源供給電圧の間にチヤネル通路
が接続され、各ゲートには上記の入出力バス等化
クロツクが入力する一対のＰチヤネルMOSトラ
ンジスタとで構成されるデータ伝送回路としたも
のである。
＜実施例＞ 以下、本発明を添附図面を参照して詳細に説明
する。
第１図は本発明に係るデータ伝送回路のブロツ
ク図で、図面中のデータ入力バツフア１０と入出
力ゲート４０と入出力センスアンプ３０は各々第
４図の従来の回路と同一なもので、それらに対し
ては同一符号を使用しており、各データバス１
１，１２及び各入出力バス１３，１４も各々第４
図の従来と同一符号を使用し、重複する説明は省
略する。
本発明は、データ入力バツフア１０の出力ライ
ンであるデータバス１１によつて接続され、書き
込み検出の伝送クロツクWDTの反転パルスφWDTを
入力とする第１トランスミツシヨンゲート１００
と、ゲート６００から出力する上記のクロツク
φWDTと反転されたクロツクφWDTを入力すると共
に、データ入力バツフア１０とデータバス１２に
より接続される第２トランスミツシヨンゲート２
００と、上記の第１トランスミツシヨンゲート１
００とライン３１を介して接続され、上記のパル
スWDTを入力しており、出力ラインが入出力バス
１３と接続される第１入出力バスプルアツプ及び
ダウン回路３００と、上記の第２トランスミツシ
ヨンゲート２００とライン３２を介して接続さ
れ、上記のパルスWDTを入力し、出力ラインが入
出力バス１４と接続される第２入出力バスプルア
ツプ及びダウン回路４００と、入出力バス１３及
び１４の両端に接続され、入出力バス等化クロツ
クIOEQ及び上記のクロツクφWDTを入力する入出
力バス等化及びプルアツプ回路５００、及び上記
のクロツクWDTを反転するインバータ６００とで
構成される。
データ入力バツフア１０からデータが出力する
前にクロツクWDTを入力する第１及び第２入出力
バスプルアツプ及びダウン回路３００，４００は
ライン３１及び３２を各々プルダウンして“ロ
ウ”状態にすると共に、クロツクφWDTに依つて入
出力バス等化及びプルアツプ回路５００は入出力
バス１３及び１４を共に“ハイ”状態にプルアツ
プする。
そして、データ入力バツフア１０からデータが
出力すると、第１及び第２トランスミツシヨンゲ
ート１００，２００はクロツクφWDTによつてデー
タバス１１及び１２上のデータを各々ライン３１
及び３２に出力し、第１及び第２入出力バスプル
アツプ及びダウン回路３００，４００は上記のラ
イン３１及び３２上のデータを上記のクロツク
φWDTの制御のもとに反転して入出力バス１３及び
１４に各々出力する。
したがつて、例えばライン３１上のデータが
“ハイ”状態であれば上記の“ハイ”状態である
ライン３１に対応する入出力バス１３は“ロウ”
状態になり、この状態は入出力バスプルアツプ及
びダウン回路３００から帰還され、上記の“ハ
イ”状態のライン３１を“ハイ”状態にプルアツ
プして上記のライン３１上のデータである“ハ
イ”状態を保持するようにする。
又、上記の第１及び第２入出力プルアツプ及び
ダウン回路３００，４００は制御クロツクWDTと
共にデータバス１１及び１２と入出力バス１３及
び１４を完全に分離動作するようにする。入出力
バス１３及び１４上のデータが入出力ゲート４０
を通じて読まれたのち、入出力バス等化クロツク
φIOEQにより入出力バス１３と１４とは入出力バ
ス等化及びプルアツプ回路５００によつて各々
“ハイ”状態にプリチヤージされる。
第２図は本発明に依る第１図のブロツク図の具
体的回路図を示した図面で、データバス１１及び
１２と入出力バス１３及び１４は第１図のデータ
入力バツフア１０と入出力ゲート４０及び入出力
センスアンプ３０に各々接続される。
図面の中でM1，M2，M4，M7，M9，M12は
各々ＮチヤネルMOSトランジスタであり、M3，
M5，M6，M8，M10，M11、及びM13〜M17は
各々ＰチヤネルMOSトランジスタであり、VDDは
電源供給電圧であり、そのほかの符号は第１図の
ものと同一である。
第３図のＡ〜Ｈは、本発明に係る具体的回路図
である第２図の各部分の波形図を示した図面で、
第３図のＡ及びＢはデータ入力バツフア１０から
データバス１１及び１２に各々出力するデータ
DIN及びDINの波形図であり、第３図のＣ及び
Ｄは書き込み検出の伝送クロツクWDT及び入出力
バス等化クロツクIOEQのタイミング図であり、
第３図のＥ及びＦは各々第１及び第２トランスミ
ツシヨンゲート１００及び２００の出力波形図で
あり、第３図のＧ及びＨは各々入出力バス１３及
び１４の波形図である。
以下、第２図の作動関係を第３図の波形図を参
照して詳細に説明する。
先ず、データが入力する前（第３図の時間t1以
前）に書き込み検出の伝送クロツクWDTと入出力
バス等化クロツクIOEQとはみな“ハイ”状態で、
第１及び第２入出力バスプルアツプ及びダウン回
路３００，４００を構成するプルダウントランジ
スタM4及びM9が各々ON状態になることにより
ライン３１及び３２はみな“ロウ”状態にプルダ
ウンされる。
又、上記のクロツクWDTをインバータ６００が
反転したクロツクφWDTが、入出力バス等化及びプ
ルアツプ回路５００を構成するＰチヤネルMOS
トランジスタM16及びM17をONさせて、入出力
バス１３及び１４をみな“ハイ”状態にプルアツ
プさせることによりプリチヤージする。
時間t1以後のデータバス１１及び１２に、相互
に反転関係になるデータ及びDINが第３図
のＡ及びＢに図示した如く各々“ロウ”と“ハ
イ”として示されると仮定する。時間t2から上記
のクロツクWDTが第３図のＣの如く“ロウ”状態
になると、上記のクロツクWDTのインバータ６０
０を通じた反転クロツクφWDTにより、第１及び第
２トランスミツシヨンゲート１００及び２００を
構成するＮチヤネルMOSトランジスタM1及び
M2がON状態になるので、ライン３１及び３２
は各々“ロウ”と“ハイ”状態となり、Ｐチヤネ
ルMOSトランジスタM16とM17とはOFFされる。
そして、上記のライン３１上の“ロウ”状態のデ
ータ信号は、第１入出力バスプルアツプ及びダウ
ン回路３００を構成するＰチヤネルMOSトラン
ジスタM6のゲートとＮチヤネルMOSトランジス
タM7のゲートに各々入力し、ライン３２上の
“ハイ”状態のデータ信号は、第２入出力バスプ
ルアツプ及びダウン回路４００を構成するＰチヤ
ネルMOSトランジスタM11のゲートとＮチヤネ
ルMOSトランジスタM12のゲートに各々入力す
る。
したがつてクロツクφWDT（ロウ状態）とライン
３１上の“ロウ”状態のデータ信号によりＰチヤ
ネルMOSトランジスタM5及びM6がみな導通
（M7はOFF状態）して入出力バス１３は電源供給
電圧VDDに充電されるし、“ハイ”状態になり、
且つこの状態の帰還に依りＰチヤネルMOSトラ
ンジスタM3はOFF状態になるので入出力バス１
３はVDD（ハイ状態）に充電される。
一方、ライン３２のデータは“ハイ”状態であ
るのでＮチヤネルMOSトランジスタM12がON状
態になり、入出力バス１４上に充電されていた
VDDの電圧は、上記のＮチヤネルMOSトランジス
タM12のドレインとソースを通じ接地側に放電さ
れて上記の入出力バス１４は“ロウ”状態にな
る。この状態はＰチヤネルMOSトランジスタM8
のゲートに帰還されてトランジスタM8がON状
態になり、ライン３２を電源供給電圧VDD（ハイ
状態）にして入出力バス１４を完全に“ロウ”状
態にする。
それ故、上記の入出力バス１３及び１４のデー
タは第１図の入出力ゲート４０を通じメモリアレ
イに入力される。
その後時間t3になると入出力バス等化クロツク
φIOEQが“ロウ”状態になるのでＰチヤネルMOS
トランジスタM13，M14，M15とが各々導通にな
つて、上記の入出力バス１３と１４とをみなVDD
の電圧に充電すると同時に、クロツクWDTの“ハ
イ”状態によるインバータ６００の出力によりＰ
チヤネルMOSトランジスタM16及びM17が導通さ
れて上記の入出力バス１３及び１４は急速度に
“ハイ”状態に充電される。
＜発明の効果＞ 以上述べてきた如く、本発明に係るデータ伝送
回路は、入出力バスとトランスミツシヨンゲート
との間に入出力バスプルアツプ及びダウン回路を
設けることにより、データバスの寄生容量のみが
データ入力バツフアの負荷となるので、データ入
力バツフアのトランジスタの大きさを減らすこと
ができるばかりでなく、トランスミツシヨンゲー
トとライン３１又は３２の寄生容量だけを充電す
る電流を流すことになるので、従来のトランスミ
ツシヨンゲートの大きさより1/5位の十分に小さ
な大きさに設計することができるという効果を有
するものである。
【図面の簡単な説明】
第１図は本発明に係るデータ伝送回路を示すブ
ロツク図、第２図は本発明の実施例を示す回路
図、第３図は第２図に示す回路の作動状況を示す
波形図、そして第４図は従来のデータ伝送回路を
示す回路図である。 １，２…伝送ゲート、１０…データ入力バツフ
ア、１１，１２…データバス、１３，１４…入出
力バス、２０…等化回路、３０…入出力センスア
ンプ、３１…ライン（第１ライン）、３２…ライ
ン（第２ライン）、４０…入出力ゲート、６０，
６１…ビツトライン、６２，６３…メモリセル、
５０…センスアンプ、１００…第１トランスミツ
シヨンゲート、２００…第２トランスミツシヨン
ゲート、３００…第１入出力バスプルアツプ及び
ダウン回路、４００…第２入出力バスプルアツプ
及びダウン回路、５００…入出力バス等化及びプ
ルアツプ回路。

Claims (1)

  1. 【特許請求の範囲】 １ メモリセルアレイの所定のメモリセルにデー
    タの書き込み時、データ入力バツフアに入力する
    トランジスタトランジスタロジツクデータを
    CMOSロジツクデータとその反転データに変換
    して上記のデータ入力バツフアから一対のデータ
    バスに各々出力し、上記の各出力データを上記の
    各々のデータバスに接続された各々の伝送ゲート
    を通じ、上記の各々の伝送ゲートに接続された一
    対の入出力バスに各々伝送し、上記の伝送された
    各々の入出力バス上のデータを、列アドレス信号
    の入力によつて導通される入出力ゲートとセンス
    アンプに接続された一対のビツトラインに伝送し
    て、上記の所定のメモリセルを選択する行アドレ
    ス信号の入力によつて上記の所定のメモリセルに
    上記のデータを書き込み、データの書き込みの前
    又は完了後に、上記の一対の入出力バスに接続さ
    れた等化回路を通じて上記の一対の入出力バスを
    等化させる半導体メモリ装置のデータ伝送回路に
    おいて、 上記のデータの書き込み時に、上記の一対のデ
    ータバス上に上記のデータ入力バツフアから出力
    される各データを、書き込み検出の伝送クロツク
    の印加により導通状態となる第１及び第２トラン
    スミツシヨンゲートを介して第１及び第２ライン
    に伝送し、この第１及び第２ライン上の各々のデ
    ータを、上記第１及び第２トランスミツシヨンゲ
    ートに印加される書き込み検出の伝送クロツクと
    反転関係のクロツクにより制御される第１及び第
    ２入出力バスプルアツプ及びダウン回路に入力
    し、そして、この第１及び第２入出力バスプルア
    ツプ及びダウン回路内で上記の第１及び第２ライ
    ン上の各々のデータの論理状態を感知し、これと
    反転した論理状態になるように上記の一対の入出
    力バスをプルアツプ及びプルダウンし、 一方、データの書き込みの前又は完了後には、
    上記の書き込み検出の伝送クロツクを上記書き込
    み時とは反転状態にして印加することにより上記
    の第１及び第２トランスミツシヨンゲートを遮断
    し、そして、この第１及び第２トランスミツシヨ
    ンゲートに印加される書き込み検出の伝送クロツ
    クと反転関係のクロツクにより制御される上記の
    第１及び第２入出力バスプルアツプ及びダウン回
    路によつて上記の第１及び第２ラインを各々プル
    ダウンし、上記の第１及び第２トランスミツシヨ
    ンゲートに印加される書き込み検出の伝送クロツ
    クと入出力バス等化クロツクとが印加される入出
    力バス等化及びプルアツプ回路によつて上記の一
    対の入出力バスを各々プルアツプして等化するこ
    とを特徴とするデータ伝送回路。 ２ 第１及び第２入出力バスプルアツプ及びダウ
    ン回路の各々が、 上記の第１及び第２トランスミツシヨンゲート
    に印加される書き込み検出の伝送クロツクと反転
    関係のクロツクがゲートに印加され、チヤネル通
    路が上記の第１又は第２ラインと接地の間に接続
    されたＮチヤネルMOSトランジスタと、 上記の第１及び第２トランスミツシヨンゲート
    に印加される書き込み検出の伝送クロツクと反転
    関係のクロツクにより制御され、上記の第１又は
    第２ラインの論理データを入力して反転するイン
    バータと、 上記のインバータの出力論理データをゲートに
    入力してチヤネル通路が電源供給電圧と上記の第
    １又は第２ラインに接続されたＰチヤネルMOS
    トランジスタとで構成されることを特徴とする特
    許請求の範囲第１項記載のデータ伝送回路。 ３ 入出力バス等化及びプルアツプ回路が、 上記の一対の入出力バスの各バスと電源供給電
    圧の間にチヤネル通路が各々接続され、各々のゲ
    ートには上記の第１及び第２トランスミツシヨン
    ゲートに印加される書き込み検出の伝送クロツク
    が印加される一対のＰチヤネルMOSトランジス
    タと、 上記の一対の入出力バスの間にチヤネル通路が
    接続され、ゲートには入出力バス等化クロツクが
    入力するＰチヤネルMOSトランジスタと、 上記の各入出力バスと電源供給電圧の間にチヤ
    ネル通路が接続され、各ゲートには上記の入出力
    バス等化クロツクが入力する一対のＰチヤネル
    MOSトランジスタとで構成されることを特徴と
    する特許請求の範囲第１項記載のデータ伝送回
    路。
JP62159934A 1986-06-30 1987-06-29 デ−タ伝送回路 Granted JPS639098A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019860005286A KR890003488B1 (ko) 1986-06-30 1986-06-30 데이터 전송회로
KR86-5286 1986-06-30

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP5250928A Division JP2763256B2 (ja) 1986-06-30 1993-09-14 データ伝送回路
JP5250929A Division JPH06223573A (ja) 1986-06-30 1993-09-14 データ伝送回路

Publications (2)

Publication Number Publication Date
JPS639098A JPS639098A (ja) 1988-01-14
JPH0456398B2 true JPH0456398B2 (ja) 1992-09-08

Family

ID=19250843

Family Applications (3)

Application Number Title Priority Date Filing Date
JP62159934A Granted JPS639098A (ja) 1986-06-30 1987-06-29 デ−タ伝送回路
JP5250929A Pending JPH06223573A (ja) 1986-06-30 1993-09-14 データ伝送回路
JP5250928A Expired - Lifetime JP2763256B2 (ja) 1986-06-30 1993-09-14 データ伝送回路

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP5250929A Pending JPH06223573A (ja) 1986-06-30 1993-09-14 データ伝送回路
JP5250928A Expired - Lifetime JP2763256B2 (ja) 1986-06-30 1993-09-14 データ伝送回路

Country Status (3)

Country Link
US (1) US4757215A (ja)
JP (3) JPS639098A (ja)
KR (1) KR890003488B1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890003488B1 (ko) * 1986-06-30 1989-09-22 삼성전자 주식회사 데이터 전송회로
JP2621176B2 (ja) * 1987-05-14 1997-06-18 ソニー株式会社 ワンチツプマイクロコンピユータ
KR900006293B1 (ko) * 1987-06-20 1990-08-27 삼성전자 주식회사 씨모오스 디램의 데이터 전송회로
DE3739467A1 (de) * 1987-11-21 1989-06-01 Philips Nv Schaltungsanordnung fuer eine doppel-busleitung
KR910003594B1 (ko) * 1988-05-13 1991-06-07 삼성전자 주식회사 스페어컬럼(column)선택방법 및 회로
US5159209A (en) * 1991-04-12 1992-10-27 Artisoft, Inc. Circuit to selectively process dip switches onto bus lines
KR940001644B1 (ko) * 1991-05-24 1994-02-28 삼성전자 주식회사 메모리 장치의 입출력 라인 프리차아지 방법
KR940008296B1 (ko) * 1991-06-19 1994-09-10 삼성전자 주식회사 고속 센싱동작을 수행하는 센스앰프
US5283760A (en) * 1991-08-14 1994-02-01 Samsung Electronics Co., Ltd. Data transmission circuit
EP0547889B1 (en) * 1991-12-17 1999-04-14 STMicroelectronics, Inc. A tristatable driver for internal data bus lines
US5243572A (en) * 1992-01-15 1993-09-07 Motorola, Inc. Deselect circuit
JP2768175B2 (ja) * 1992-10-26 1998-06-25 日本電気株式会社 半導体メモリ
US5546338A (en) * 1994-08-26 1996-08-13 Townsend And Townsend Khourie And Crew Fast voltage equilibration of differential data lines
US6349051B1 (en) * 1998-01-29 2002-02-19 Micron Technology, Inc. High speed data bus
US6721860B2 (en) * 1998-01-29 2004-04-13 Micron Technology, Inc. Method for bus capacitance reduction
US6771536B2 (en) 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1008518A (en) * 1972-08-07 1977-04-12 Edward J. Boleky (Iii) Dynamic operation of deep-depletion transistors
JPS573289A (en) * 1980-06-04 1982-01-08 Hitachi Ltd Semiconductor storing circuit device
JPS5776925A (en) * 1980-10-29 1982-05-14 Toshiba Corp Mos type circuit
US4686396A (en) * 1985-08-26 1987-08-11 Xerox Corporation Minimum delay high speed bus driver
KR890003488B1 (ko) * 1986-06-30 1989-09-22 삼성전자 주식회사 데이터 전송회로

Also Published As

Publication number Publication date
JP2763256B2 (ja) 1998-06-11
US4757215A (en) 1988-07-12
KR880000862A (ko) 1988-03-30
JPS639098A (ja) 1988-01-14
JPH06223573A (ja) 1994-08-12
KR890003488B1 (ko) 1989-09-22
JPH06325599A (ja) 1994-11-25

Similar Documents

Publication Publication Date Title
US6282128B1 (en) Integrated circuit memory devices having multiple data rate mode capability and methods of operating same
US6009020A (en) Semiconductor memory device having dynamic data amplifier circuit capable of reducing power dissipation
KR0177776B1 (ko) 고집적 반도체 메모리 장치의 데이타 센싱회로
US5153459A (en) Data transmission circuit for data buses including feedback circuitry
JPH0456398B2 (ja)
US7161860B2 (en) Local input/output line precharge circuit of semiconductor memory device
US5077689A (en) Method for multi-bit parallel test in semiconductor memory device
JPH0422318B2 (ja)
US5202853A (en) Circuit for performing a parallel write test of a wide multiple byte for use in a semiconductor memory device
KR100297717B1 (ko) 반도체메모리의입출력선프리차아지회로및이를사용하는반도체메모리
US4829483A (en) Method and apparatus for selecting disconnecting first and second bit line pairs for sensing data output from a drain at a high speed
CN110574109B (zh) 感测放大器信号增强
KR100520179B1 (ko) 반도체 메모리 장치의 입출력 구조
US6108256A (en) NFET/PFET RAM precharge circuitry to minimize read sense amp operational range
JPH06208793A (ja) 半導体メモリ装置のデータ出力回路
US7031200B2 (en) Data output apparatus for memory device
US7133303B2 (en) Dynamic type semiconductor memory apparatus
US6212120B1 (en) Semiconductor memory device with less power consumption
KR100222036B1 (ko) 반도체 메모리 장치의 라이트 회로
JP3321329B2 (ja) 半導体集積回路装置
US20040196716A1 (en) Semiconductor memory device
US6463098B1 (en) Data transfer circuit transferring 2-bit data through 4 data lines
JPH0214487A (ja) 半導体記憶装置
KR950009879B1 (ko) 복수의 셀블록으로 분할된 셀어레이를 구비한 반도체 기억장치
KR100259165B1 (ko) 반도체 메모리 소자의 비트라인 아이솔레이션 전압발생회로

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term