JP2621176B2 - ワンチツプマイクロコンピユータ - Google Patents
ワンチツプマイクロコンピユータInfo
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- JP2621176B2 JP2621176B2 JP62117509A JP11750987A JP2621176B2 JP 2621176 B2 JP2621176 B2 JP 2621176B2 JP 62117509 A JP62117509 A JP 62117509A JP 11750987 A JP11750987 A JP 11750987A JP 2621176 B2 JP2621176 B2 JP 2621176B2
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- internal
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- chip microcomputer
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
-
- G—PHYSICS
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
- G06F13/4077—Precharging or discharging
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は例えば家電機器等の制御用に使用されるワン
チップマイクロコンピュータに関する。
チップマイクロコンピュータに関する。
本発明は例えば家電機器等の制御用に使用されるワン
チップマイクロコンピュータにおいて、中央処理装置を
構成する内部機能レジスタを内部データバスに接続しこ
の内部データバスの両端を夫々第１及び第２のトランス
ミッションゲートを介して周辺機能レジスタに接続され
た外部データバスに接続することにより信号処理速度を
向上するようにしたものである。
チップマイクロコンピュータにおいて、中央処理装置を
構成する内部機能レジスタを内部データバスに接続しこ
の内部データバスの両端を夫々第１及び第２のトランス
ミッションゲートを介して周辺機能レジスタに接続され
た外部データバスに接続することにより信号処理速度を
向上するようにしたものである。
一般に例えば家電機器等の制御用に使用されるワンチ
ップマイクロコンピュータは中央処理装置（CPU）の他
かにランダムアクセスメモリ（RAM）,CPU制御用のマイ
クロプログラムが記憶された制御用リードオンリメモリ
（ROM），入出力（I/O）制御，割込制御，タイマ等の機
能を一つのシリコンチップ上に構成したものである。
ップマイクロコンピュータは中央処理装置（CPU）の他
かにランダムアクセスメモリ（RAM）,CPU制御用のマイ
クロプログラムが記憶された制御用リードオンリメモリ
（ROM），入出力（I/O）制御，割込制御，タイマ等の機
能を一つのシリコンチップ上に構成したものである。
第２図はこの従来のワンチップマイクロコンピュータ
における機能ブロックを示し、（1a）はCPU制御用のマ
イクロプログラムが記憶された制御用リードオンリメモ
リを示し、（2a）（2b）（2c）（2d）はCPU（１）を構
成するプログラムカウンタ，汎用レジスタ，スタックポ
インタ，アキュムレータ，プログラムステータスワード
等の内部機能レジスタを示し、この内部機能レジスタ
（2a）（2b）（2c）（2d）を内部データバス（３）に接
続すると共にこの内部データバス（３）をデータバスバ
ッファ（４）を介して周辺機能レジスタ（６）に接続さ
れた外部データバス（５）に接続している。この内部機
能レジスタ（2a）（2b）（2c）（2d）のデータを内部デ
ータバス（３），データバスバッファ（４）及び外部デ
ータバス（５）を介して周辺機能レジスタ（６）に供給
し逆に周辺機能レジスタ（６）のデータを外部データバ
ス（５），データバスバッファ（４）及び内部データバ
ス（３）を介して内部機能レジスタ（2a）（2b）（2c）
（2d）に供給する如くなされている。
における機能ブロックを示し、（1a）はCPU制御用のマ
イクロプログラムが記憶された制御用リードオンリメモ
リを示し、（2a）（2b）（2c）（2d）はCPU（１）を構
成するプログラムカウンタ，汎用レジスタ，スタックポ
インタ，アキュムレータ，プログラムステータスワード
等の内部機能レジスタを示し、この内部機能レジスタ
（2a）（2b）（2c）（2d）を内部データバス（３）に接
続すると共にこの内部データバス（３）をデータバスバ
ッファ（４）を介して周辺機能レジスタ（６）に接続さ
れた外部データバス（５）に接続している。この内部機
能レジスタ（2a）（2b）（2c）（2d）のデータを内部デ
ータバス（３），データバスバッファ（４）及び外部デ
ータバス（５）を介して周辺機能レジスタ（６）に供給
し逆に周辺機能レジスタ（６）のデータを外部データバ
ス（５），データバスバッファ（４）及び内部データバ
ス（３）を介して内部機能レジスタ（2a）（2b）（2c）
（2d）に供給する如くなされている。
斯るワンチップマイクロコンピュータにおいては最
近、システムの高集積化に伴いバス駆動能力の向上が要
請されている。
近、システムの高集積化に伴いバス駆動能力の向上が要
請されている。
本発明は斯る点に鑑み信号処理速度の向上を図ること
を目的とする。
を目的とする。
本発明ワンチップマイクロコンピュータは例えば第１
図に示す如く中央処理装置（１）を構成する内部機能レ
ジスタ（２）を内部データバス（３）に接続し、この内
部データバス（３）の両端を夫々第１及び第２のトラン
スミッションゲート（７）及び（８）を介して周辺機能
レジスタ（６）に接続された外部データバス（５）に接
続したものである。
図に示す如く中央処理装置（１）を構成する内部機能レ
ジスタ（２）を内部データバス（３）に接続し、この内
部データバス（３）の両端を夫々第１及び第２のトラン
スミッションゲート（７）及び（８）を介して周辺機能
レジスタ（６）に接続された外部データバス（５）に接
続したものである。
本発明は上述の如く内部機能レジスタ（２）と周辺機
能レジスタ（６）との間がデータバスにより並列に接続
されているので、データバスの抵抗値が小さく例えば1/
2となりそれだけ、データを早く伝播することができ、
信号処理速度を向上することができる。
能レジスタ（６）との間がデータバスにより並列に接続
されているので、データバスの抵抗値が小さく例えば1/
2となりそれだけ、データを早く伝播することができ、
信号処理速度を向上することができる。
以下第１図を参照しながら本発明ワンチップマイクロ
コンピュータの一実施例につき説明しよう。この第１図
において、第２図に対応する部分には同一符号を付し、
その説明を省略する。
コンピュータの一実施例につき説明しよう。この第１図
において、第２図に対応する部分には同一符号を付し、
その説明を省略する。
第１図において（２）はプログラムカウンタ，汎用レ
ジスタ，スタックポインタ，アキュムレータ，プログラ
ムステータスワード等の内部機能レジスタを示し、この
内部機能レジスタ（２）の入力側を内部データバス
（３）に接続すると共に、この内部機能レジスタ（２）
の出力端子をＮチャンネルMOS−FET（９）のゲートに接
続し、このMOS−FET（９）のソースを接地し、このMOS
−FET（９）のドレインをゲート回路を構成するＮチャ
ンネルMOS−FET（9a）のソースに接続し、このMOS−FET
（9a）のドレインを内部データバス（３）に接続し、こ
のMOS−FET（9a）のゲートに制御用リードオンリメモリ
（1a）より所定の制御信号を供給するようになす。即
ち、MOS−FET（9a）がオンとなった時に内部機能レジス
タ（２）のデータが内部データバス（３）に供給され
る。この第１図に於いて（2i）は内部機能レジスタ
（２）の書き込み指令信号入力端子を示し、この指令信
号入力端子（2i）には制御用リードオンリメモリ（1a）
より所定の書き込み指令信号が供給される。
ジスタ，スタックポインタ，アキュムレータ，プログラ
ムステータスワード等の内部機能レジスタを示し、この
内部機能レジスタ（２）の入力側を内部データバス
（３）に接続すると共に、この内部機能レジスタ（２）
の出力端子をＮチャンネルMOS−FET（９）のゲートに接
続し、このMOS−FET（９）のソースを接地し、このMOS
−FET（９）のドレインをゲート回路を構成するＮチャ
ンネルMOS−FET（9a）のソースに接続し、このMOS−FET
（9a）のドレインを内部データバス（３）に接続し、こ
のMOS−FET（9a）のゲートに制御用リードオンリメモリ
（1a）より所定の制御信号を供給するようになす。即
ち、MOS−FET（9a）がオンとなった時に内部機能レジス
タ（２）のデータが内部データバス（３）に供給され
る。この第１図に於いて（2i）は内部機能レジスタ
（２）の書き込み指令信号入力端子を示し、この指令信
号入力端子（2i）には制御用リードオンリメモリ（1a）
より所定の書き込み指令信号が供給される。
本例においては、内部データバス（３）の一端をトラ
ンスミッションゲートを構成するＮチャンネルMOS−FET
（７）のドレインに接続すると共にこの内部データバス
（３）の他端をトランスミッションゲートを構成するＮ
チャンネルMOS−FET（８）のソースに接続し、このMOS
−FET（７）のソース及びMOS−FET（８）のドレインを
周辺機能レジスタ（６）が接続された外部データバス
（５）の一端及び他端に夫々接続する。この周辺機能レ
ジスタ（６）に於いて（6a）は制御用リードオンリメモ
リ（1a）よりの書き込み指令信号が供給される指令信号
入力端子を示し、また（6b）は読み出し指令信号が供給
される指令信号入力端子を示す。この第１図においては
簡単のため内部データバス（３）及び外部データバス
（５）を１本の線で示したが、８ビットワンチップマイ
クロコンピュータの場合は８本の信号線を使用すること
はもちろんである。その他は従来のワンチップマイクロ
コンピュータと同様に構成する。
ンスミッションゲートを構成するＮチャンネルMOS−FET
（７）のドレインに接続すると共にこの内部データバス
（３）の他端をトランスミッションゲートを構成するＮ
チャンネルMOS−FET（８）のソースに接続し、このMOS
−FET（７）のソース及びMOS−FET（８）のドレインを
周辺機能レジスタ（６）が接続された外部データバス
（５）の一端及び他端に夫々接続する。この周辺機能レ
ジスタ（６）に於いて（6a）は制御用リードオンリメモ
リ（1a）よりの書き込み指令信号が供給される指令信号
入力端子を示し、また（6b）は読み出し指令信号が供給
される指令信号入力端子を示す。この第１図においては
簡単のため内部データバス（３）及び外部データバス
（５）を１本の線で示したが、８ビットワンチップマイ
クロコンピュータの場合は８本の信号線を使用すること
はもちろんである。その他は従来のワンチップマイクロ
コンピュータと同様に構成する。
本例において内部機能レジスタ（２）から周辺機能レ
ジスタ（６）にデータを転送する場合（内部データバス
（３）及び外部データバス（５）は予めプリチャージさ
れているものとする）制御用リードオンリメモリ（1a）
から制御信号がMOS−FET（9a）のゲートに供給されこの
MOS−FET（9a）をオンとし内部機能レジスタ（２）のデ
ータを内部データバス（３）に乗せ、この内部データバ
ス（３）に乗ったデータはこの内部データバス（３）の
両端の制御用リードオンリメモリ（1a）よりの制御信号
によりオンとなされたトランスミッションゲート（７）
及び（８）を介して、外部データバス（５）に乗せ、こ
の外部データバス（５）に乗ったデータは周辺機能レジ
スタ（６）の指令信号入力端子（6a）に供給される制御
用リードオンリメモリ（1a）よりの書き込み指令信号と
ともに周辺機能レジスタ（６）に書き込まれる。この場
合、内部機能レジスタ（２）からの内部はデータバス
（３）及び外部データバス（５）の夫々の２方向から並
列に周辺機能レジスタ（６）に供給されるので一方向及
び他方向の夫々のデータバスの抵抗値を夫々R1及びR2と
したときこの内部機能レジスタ（２）と周辺機能レジス
タ（６）との間の抵抗値Ｒは、 となり、このデータバスの抵抗値は一方向のみのときに
比べ小さく例えばR1＝R2のときはその抵抗値が1/2とな
りそれだけデータが早く伝播されることになる。一般に
データ（パルス波形）の信号処理速度は、回路の時定数
に依存しており、抵抗値が例えば1/2となることは、回
路の自定数が1/2となることであり、それだけ信号処理
速度が向上する。また周辺機能レジスタ（６）より内部
機能レジスタ（２）にデータを転送する場合も同様であ
る。
ジスタ（６）にデータを転送する場合（内部データバス
（３）及び外部データバス（５）は予めプリチャージさ
れているものとする）制御用リードオンリメモリ（1a）
から制御信号がMOS−FET（9a）のゲートに供給されこの
MOS−FET（9a）をオンとし内部機能レジスタ（２）のデ
ータを内部データバス（３）に乗せ、この内部データバ
ス（３）に乗ったデータはこの内部データバス（３）の
両端の制御用リードオンリメモリ（1a）よりの制御信号
によりオンとなされたトランスミッションゲート（７）
及び（８）を介して、外部データバス（５）に乗せ、こ
の外部データバス（５）に乗ったデータは周辺機能レジ
スタ（６）の指令信号入力端子（6a）に供給される制御
用リードオンリメモリ（1a）よりの書き込み指令信号と
ともに周辺機能レジスタ（６）に書き込まれる。この場
合、内部機能レジスタ（２）からの内部はデータバス
（３）及び外部データバス（５）の夫々の２方向から並
列に周辺機能レジスタ（６）に供給されるので一方向及
び他方向の夫々のデータバスの抵抗値を夫々R1及びR2と
したときこの内部機能レジスタ（２）と周辺機能レジス
タ（６）との間の抵抗値Ｒは、 となり、このデータバスの抵抗値は一方向のみのときに
比べ小さく例えばR1＝R2のときはその抵抗値が1/2とな
りそれだけデータが早く伝播されることになる。一般に
データ（パルス波形）の信号処理速度は、回路の時定数
に依存しており、抵抗値が例えば1/2となることは、回
路の自定数が1/2となることであり、それだけ信号処理
速度が向上する。また周辺機能レジスタ（６）より内部
機能レジスタ（２）にデータを転送する場合も同様であ
る。
本例は上述の如く内部機能レジスタ（２）と周辺機能
レジスタ（６）との間がデータバスにより並列に接続さ
れているので、データバスの抵抗値が小さく例えば1/2
となりそれだけ、データを早く伝播することができ信号
処理速度を向上することができる。従ってシステムの高
集積化に伴う内部データバスの負荷増大に対してバス駆
動能力を向上させシステムの高速データ送受を実現する
ことができる利益がある。
レジスタ（６）との間がデータバスにより並列に接続さ
れているので、データバスの抵抗値が小さく例えば1/2
となりそれだけ、データを早く伝播することができ信号
処理速度を向上することができる。従ってシステムの高
集積化に伴う内部データバスの負荷増大に対してバス駆
動能力を向上させシステムの高速データ送受を実現する
ことができる利益がある。
尚本発明は上述実施例に限ることなく本発明の要旨を
逸脱することなくその他種々の構成が取り得ることは勿
論である。
逸脱することなくその他種々の構成が取り得ることは勿
論である。
〔発明の効果〕 本発明に依れば内部機能レジスタ（２）と周辺機能レ
ジスタ（６）と間がデータバスにより並列に接続されて
いるので、データバスの抵抗値が小さく例えば1/2とな
りそれだけ、データを早く伝播することができ、信号処
理速度を向上することができる。従ってシステムの高集
積化に伴う内部データバスの負荷増大に対してバス駆動
能力を向上させシステムの高速データ送受を実現するこ
とができる利益がある。
ジスタ（６）と間がデータバスにより並列に接続されて
いるので、データバスの抵抗値が小さく例えば1/2とな
りそれだけ、データを早く伝播することができ、信号処
理速度を向上することができる。従ってシステムの高集
積化に伴う内部データバスの負荷増大に対してバス駆動
能力を向上させシステムの高速データ送受を実現するこ
とができる利益がある。
第１図は本発明ワンチップマイクロコンピュータの一実
施例を示す構成図、第２図は従来のワンチップマイクロ
コンピュータの例を示す構成図である。 （１）は中央処理装置、（1a）は制御用リードオンリメ
モリ、（２）は内部機能レジスタ、（３）は内部データ
バス、（５）は外部データバス、（６）は周辺機能レジ
スタ、（７）及び（８）は夫々トランスミッションゲー
トである。
施例を示す構成図、第２図は従来のワンチップマイクロ
コンピュータの例を示す構成図である。 （１）は中央処理装置、（1a）は制御用リードオンリメ
モリ、（２）は内部機能レジスタ、（３）は内部データ
バス、（５）は外部データバス、（６）は周辺機能レジ
スタ、（７）及び（８）は夫々トランスミッションゲー
トである。
Claims (1)
- 【請求項１】中央処理装置を構成する内部機能レジスタ
を内部データバスに接続し、該内部データバスの両端を
夫々第１及び第２のトランスミッションゲートを介して
周辺機能レジスタに接続された外部データバスに接続し
たことを特徴とするワンチップマイクロコンピュータ。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62117509A JP2621176B2 (ja) | 1987-05-14 | 1987-05-14 | ワンチツプマイクロコンピユータ |
| KR1019880004477A KR970006645B1 (ko) | 1987-05-14 | 1988-04-20 | 원칩 마이크로 콤퓨터 |
| US07/192,362 US5157772A (en) | 1987-05-14 | 1988-05-10 | Data bus arrangement with improved speed and timing |
| CA000566732A CA1308814C (en) | 1987-05-14 | 1988-05-13 | Circuit arrangement for microcomputer |
| EP88304404A EP0291353B1 (en) | 1987-05-14 | 1988-05-16 | Microcomputers |
| DE3851460T DE3851460T2 (de) | 1987-05-14 | 1988-05-16 | Mikrorechner. |
| HK98105976A HK1006756A1 (en) | 1987-05-14 | 1998-06-22 | Microcomputers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62117509A JP2621176B2 (ja) | 1987-05-14 | 1987-05-14 | ワンチツプマイクロコンピユータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63282555A JPS63282555A (ja) | 1988-11-18 |
| JP2621176B2 true JP2621176B2 (ja) | 1997-06-18 |
Family
ID=14713519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62117509A Expired - Lifetime JP2621176B2 (ja) | 1987-05-14 | 1987-05-14 | ワンチツプマイクロコンピユータ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5157772A (ja) |
| EP (1) | EP0291353B1 (ja) |
| JP (1) | JP2621176B2 (ja) |
| KR (1) | KR970006645B1 (ja) |
| CA (1) | CA1308814C (ja) |
| DE (1) | DE3851460T2 (ja) |
| HK (1) | HK1006756A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2561167B2 (ja) * | 1989-04-18 | 1996-12-04 | 三菱電機株式会社 | バス回路 |
| DE59209600D1 (de) * | 1992-03-27 | 1999-02-04 | Siemens Ag | Integrierter Mikroprozessor |
| US5838936A (en) * | 1997-03-10 | 1998-11-17 | Emulex Corporation | Elastic bus interface data buffer |
| US7386639B2 (en) * | 2003-01-15 | 2008-06-10 | Avago Technologies Fiber Ip (Singapore) Pte. Ltd. | Switch for coupling one bus to another bus |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3765002A (en) * | 1971-04-20 | 1973-10-09 | Siemens Ag | Accelerated bit-line discharge of a mosfet memory |
| US3938094A (en) * | 1971-08-31 | 1976-02-10 | Texas Instruments Incorporated | Computing system bus |
| US4314353A (en) * | 1978-03-09 | 1982-02-02 | Motorola Inc. | On chip ram interconnect to MPU bus |
| US4222103A (en) * | 1978-09-25 | 1980-09-09 | Motorola, Inc. | Real time capture registers for data processor |
| US4503494A (en) * | 1980-06-26 | 1985-03-05 | Texas Instruments Incorporated | Non-volatile memory system |
| US4556961A (en) * | 1981-05-26 | 1985-12-03 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor memory with delay means to reduce peak currents |
| US4545038A (en) * | 1982-04-05 | 1985-10-01 | Texas Instruments Incorporated | Precharged discharge sensing for EPROM |
| FR2560410B1 (fr) * | 1984-02-24 | 1986-06-06 | Efcis | Circuit de precharge de bus de transfert de donnees logiques |
| JPS61283092A (ja) * | 1985-06-06 | 1986-12-13 | Mitsubishi Electric Corp | リセツトあるいはセツト付記憶回路を有した半導体集積回路 |
| US4686396A (en) * | 1985-08-26 | 1987-08-11 | Xerox Corporation | Minimum delay high speed bus driver |
| KR890003488B1 (ko) * | 1986-06-30 | 1989-09-22 | 삼성전자 주식회사 | 데이터 전송회로 |
| US4945267A (en) * | 1989-01-10 | 1990-07-31 | Actel Corporation | Integrated circuit bus switching circuit |
-
1987
- 1987-05-14 JP JP62117509A patent/JP2621176B2/ja not_active Expired - Lifetime
-
1988
- 1988-04-20 KR KR1019880004477A patent/KR970006645B1/ko not_active IP Right Cessation
- 1988-05-10 US US07/192,362 patent/US5157772A/en not_active Expired - Lifetime
- 1988-05-13 CA CA000566732A patent/CA1308814C/en not_active Expired - Lifetime
- 1988-05-16 DE DE3851460T patent/DE3851460T2/de not_active Expired - Lifetime
- 1988-05-16 EP EP88304404A patent/EP0291353B1/en not_active Expired - Lifetime
-
1998
- 1998-06-22 HK HK98105976A patent/HK1006756A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| HK1006756A1 (en) | 1999-03-12 |
| JPS63282555A (ja) | 1988-11-18 |
| EP0291353B1 (en) | 1994-09-14 |
| EP0291353A2 (en) | 1988-11-17 |
| KR970006645B1 (ko) | 1997-04-29 |
| CA1308814C (en) | 1992-10-13 |
| US5157772A (en) | 1992-10-20 |
| EP0291353A3 (en) | 1990-08-01 |
| DE3851460D1 (de) | 1994-10-20 |
| DE3851460T2 (de) | 1995-02-09 |
| KR880014472A (ko) | 1988-12-23 |
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