JPS639098A - デ−タ伝送回路 - Google Patents

デ−タ伝送回路

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JPS639098A
JPS639098A JP62159934A JP15993487A JPS639098A JP S639098 A JPS639098 A JP S639098A JP 62159934 A JP62159934 A JP 62159934A JP 15993487 A JP15993487 A JP 15993487A JP S639098 A JPS639098 A JP S639098A
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サンーモ　ソ
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    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
    • H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体メモリ装置におけるデータ伝送回路に関
するもので、特にＣＭ　ＯＳダイナミックＲＡＭ（以下
ＤＲＡＭと称する）のデータ入力バッファから入出力バ
スにデータを伝送する回路に関するものである。
〈従来の技術と問題点〉 従来技術のＣＭＯ３ＤＲＡＭにおいては、データの読み
込み時、ＴＴＬ　（）ランジスタトランジスタロジック
）論理レベルのデータ信号をＣＭＯ３論理レベルのデー
タ信号に変換するデータ入力バッファを内蔵しており、
上記のデータ入力バッファから出力するデータが、デー
タバスと入出力（Ｉｌｏ）バスを通じ、センス増幅器を
通じて行アドレスにより措定された所定のメモリセルに
記憶されるようになっていた。
したがって、通常のＤＲＡＭにおいては上記のデータ入
力バッファから出力するデータを、データバスと入出力
バスとを通じてメモリセルアレイに伝送しなければなら
ないことになっていた。
しかし、高密度ＤＲＡＭ、例えば１メガＤＲＡＭの場合
、上記のデータバスの寄生容量は大凡１．５ＰＦであり
、入出力バスの寄生容量は３〜４ＰＦ程度であるので、
データ入力バッファはこの寄生容量をみな負荷として駆
動しなければならない負担があるわけである。
即ち、従来のデータ伝送回路は第４図に図示した如き構
成をしてい゛た。データ入力バッファ１０を通じて読込
まれたデータはデータバス１１及び１２に出力され、伝
送ゲート１及び２がゲート１６に入力する制御クロック
によりＯＮ状態になることにより、上記のデータバス１
１及び１２にあったデータが各々入出力バス１３及び１
４に伝送され、入出力ゲート４９に入力される。この入
出力ゲート４０から列アドレス信号をゲートライン４１
に入力してＭＯＳトランジスタ４３及び４４が導通され
、センスアンプ５０を通じて、行アドレス信号をロウア
ドレスライン６４又は６５に入力して、ビットライン６
０又は６１上のデータをメモリセル６２又は６３に記憶
させてきた。
そして、データ書き込みの前又は完了後に上記の一対の
入出力バス１３及び１４に接続された等化回路２０を通
じて上記の入出力バス１３及び１４を等化させる。
さらに゛、入出力センスアンプ３０は上記のメモリセル
６２又は６３に記憶されたデータを読んで、図示されて
いない出力データバッファに増幅出力するためのもので
、メモリセルからデータを読む時のみ動作する。
したがって、従来のデータ伝送回路はデータ入力バッフ
ァ１０から出力するデータをメモリセル６２又は６３に
書き込むため、各データバス１１及び１２と各入出力バ
ス１３及び１４の寄生容量をみな負荷として駆動しなけ
ればならないのであった。
それ故、データ入力バッファ１０の出力端にあるトラン
ジスタは、上記の寄生容量をみな充電するために、トラ
ンジスタの大きさが大変大きくなければならないし、且
つ伝送速度もおそく、その電力消費も多いという問題点
があった。
上記の寄生容量の中で、最も大きな容量になる入出力バ
スの寄生容量を減らすための従来の方法としては、メモ
リの集積度が高く成る程多数のメモリセルにて構成され
た多数個のブロックに分離することであった。従って、
分離されたブロックの数だけ入出力バスの対が増加する
ことになり、これによりデータバスから入出力バスにデ
ータを伝送してやる伝送ゲートの数も増加するようにな
る。
しかし、データを読み込む書き込みサイクルにおいては
、いくら多くのブロックに分割されて入出力バスの対が
多くなるとしても、その中の一対の入出力バスだけが選
択されてメモリセルにデータを書き込むので問題はない
。
しかし、メモリ容量が増加すればする程、メモリ装置を
製造した時そのテストをすることにおいて多くの問題が
ある。
即ち、すべてのメモリセルにデータを書き込み、読み出
すことによるテスト時間が非常に増加されるようになる
ため、集積度が高くなる程この問題は深刻になる。
従って、より速いテストをするためには多くのビットの
データを一度に読み、書かなければならないが、この場
合読み込むビットの数だけの入出力バスがデータ入力バ
ッファと連結されてデータ入力バッファの負担が増加す
るようになる。
結局、データ入力バッファの出力端のトランジスタの大
きさを、増加した容量だけ大きくしなければならなくな
り、前述の如（チップの大きさが増加するという問題点
がある。
したがって、本発明の目的はデータ入力バッファが通常
の書き込みサイクルにおいて必要な駆動能力だけでも、
テストの時、入出力バスを十分に駆動することが出来る
回路を提供することにある。
本発明の他の目的はデータ入力バッファが駆動しなけれ
ばならない負荷を減らすことができる回路を提供するこ
とにある。
〈問題点を解決するための手段〉 上記の目的を達成するために本発明では、メモリセルア
レイの所定のメモリセルにデータの書き込み時、データ
入力バッファに入力するトランジスタトランシスタロジ
ンクデータをＣＭＯＳロジックデータとその反転データ
に変換して上記のデータ入力バッファから一対のデータ
バスに各々出力し、上記の各出力データを上記の各々の
データバスに接続された各々の伝送ゲートを通じ、上記
の各々の伝送ゲートに接続された一対の入出力バスに各
々伝送し、上記の伝送された各々の入出力バス上のデー
タを、列アドレス信号の入力によって導通される入出力
ゲートとセンスアンプに接続された一対のビットライン
に伝送して、上記の所定のメモリセルを選択する行アド
レス信号の入力によって上記の所定のメモリセルに上記
のデータを書き込み、データの書き込みの前又は完了後
に、上記の一対の入出力バスに接続された等化回路を通
じて上記の一対のデータバスを等化させる半導体メモリ
装置のデータ伝送回路において、 上記のデータの書き込み伝送の時、上記のデータ入力バ
ッファから出力する上記の一対のデータバス上の各デー
タを、書き込み検出の伝送クロックの制御によって各々
第１及び第２トランスミッションゲートを通じて上記の
第１及び第２トランスミッションゲートに各々接続され
た第１及び第２ラインに伝送し、上記の第１及び第２ラ
イン上の各々のデータを第１及び第２入出力バスプルア
ップ及びダウン回路に入力し、上記の書き込み検出の伝
送り凸ツクの制御によって上記の第１及び第２ライン上
の各々のデータ論理状態と反転された関係で上記の一対
の入出力バスを各々プルアップ及びプルダウンし、デー
タ書き込み伝送の前又は完了後には、上記の第１及び第
２入出力バスプルアップ及びダウン回路に入力する上記
の書き込み伝送時と反転関係の書き込み検出の伝送クロ
ックによって、上記の第１及び第２ラインを各々プルダ
ウンし、上記の第１及び第２トランスミッションゲート
を各々ＯＦＦさせ、上記の書き込み検出の伝送クロック
と入出力バス等化クロックとの制御によって、上記の一
対の入出力バスを入出力バス等化及びプルアップ回路を
通じて各々プルアップするものとし、 上記第１及び第２入出力バスプルアップ及びダウン回路
の各々が、上記の書き込み検出の伝送クロックをゲート
に入力し、チャネル通路が上記の第１又は第２ラインと
接地の間に接続されたＮチャネルＭ○Ｓトランジスタと
、上記の書き込み検出の伝送クロックの制御のもとに上
記の第１又は第２ラインの論理データを入力して反転す
るインバータと、上記のインバータの出力論理データを
ゲートに入力してチャネル通路が電源供給電圧と上記の
第１又は第２ラインに接続されたＰチャネルＭＯ３）ラ
ンジスタとで構成され、 上記入出力バス等化及びプルアンプ回路が、上記の一対
の入出力バスの各バスと電源供給電圧の間にチャネル通
路が各々接続され、各々のゲートには上記の書き込み検
出の伝送クロックの反転クロックが入力する一対のＰチ
ャネルＭＯ３）ランジスタと、上記の一対の入出力バス
の間にチャネル通路が接続され、ゲートには入出力バス
等化クロックが入力するＰチャネルＭＯ３）ランジスタ
と、上記の各入出力バスと電源供給電圧の間にチャネル
通路が接続され、各ゲートには上記の入出力バス等化ク
ロックが入力する一対のＰチャネルＭＯ３）ランジスタ
とで構成されるデータ伝送回路としたものである。
〈実　施　例〉 以下、本発明を添附図面を参照して詳細に説明する。
第１図は本発明に係るデータ伝送回路のブロック図で、
図面中のデータ入力バッファ１０と入出力ゲート４０と
入出力センスアンプ３０は各々第４図の従来の回路と同
一なもので、それらに対しては同一符号を使用しており
、各データバス１１．１２及び各入出力バス１３．１４
も各々第４図の従来と同一符号を使用し、重複する説明
は省略する。
本発明は、データ入力バッファ１０の出力ラインである
データバス１１によって接続され、書き込み検出の伝送
クロックＴ；７の反転パルスφＷｌ）ｒを入力とする第
１トランスミッションゲート１００と、ゲート６００か
ら出力する上記のクロック９１　ｗｏｒ　と反転された
クロックφ。Ｔを入力すると共に、データ入力バッファ
１０とデータバス１２により接続される第２トランスミ
ッションゲート２００と、上記の第１トランスミッショ
ンゲート１００とライン３１を介して接続され、上記の
パルス’ＩＩ　ｕｏｒを入力しており、出力ラインが入
出力バス１３と接続される第１入出力バスプルアップ及
びダウン回路３００と、上記の第２トランスミッション
ゲート２００とライン３２を介して接続され、上記のパ
ルス１７を入力し、出力ラインが入出力バス１４と接続
される第２入出力バスプルアップ及びダウン回路４００
と、入出力バス１３及び１４の両端に接続され、入出力
バス等化クロックφ１゜、及び上記のクロックφ。。
を入力する入出力バス等化及びプルアップ回路５００、
及び上記のクロックＴ−７を反転するインバータ６００
とで構成される。
データ入力バッファ１０からデータが出力する前にクロ
ックφ。アを入力する第１及び第２入出力バスプルアッ
プ及びダウン回路３００．４００はライン３１及び３２
を各々プルダウンして“ロウ”状態にすると共に、クロ
ックφ。アに依って入出力バス等化及びプルアップ回路
５００は入出力バス１３及び１４を共に“ハイ”状態に
プルアップする。
そして、データ入力バッファ１０からデータが出力する
と、第１及び第２トランスミッションゲート１００．２
００はクロックφ。Ｔによってデータバス１１及び１２
上のデータを各々ライン３１及び３２に出力し、第１及
び第２入出力バスプルアップ及びダウン回路３００．４
００は上記のライン３１及び３２上のデータを上記のク
ロック（ｌｌｕｏｒの制御のもとに反転して入出力バス
１３及び１４に各々出力する。
したがって、例えばライン３１上のデータが“ハイ”状
態であれば上記の“ハイ”状態であるライン３１に対応
する入出力バス１３は“ロウ”状態になり、この状態は
入出カバスプルアップ及びダウン回路３００から帰還さ
れ、上記の“ハイ”状態のライン３１を“ハイ６状態に
プルアップして上記のライン３１上のデータである“ハ
イ”状態を保持するようにする。
又、上記の第１及び第２入出力プルアンプ及びダウン回
路３００．４００は制御クロックａ　ｈｏｔ　と共にデ
ータバス１１及び１２と入出力バス１３及び１４を完全
に分離動作するようにする。入出力バス１３及び１４上
のデータが入出力ゲート４０を通じて読まれたのち、入
出力バス等化クロックφｌ０ｆＯにより入出力バス１３
と１４とは入出力バス等化及びプルアップ回路５００に
よって各々“ハイ”状態にプリチャージされる。
第２図は本発明に依る第１図のブロック図の具体的回路
図を示した図面で、データバス１１及び１２と入出力バ
ス１３及び１４は第１図のデータ入力バッファ１０と入
出力ゲート４０及び入出力センスアンプ３０に各々接続
される。
図面の中でＭＩ、Ｍ２、Ｍ４、Ｍ７、Ｍｌ、ＭＩ□は各
々ＮチャネルＭＯ３Ｉ−ランジスタであり、Ｍ３、Ｍｓ
　、Ｍ６　、Ｍｓ　％　Ｍｈｏ、Ｍ　１１　％及びＭｌ
　３〜Ｍ　１７は各々ＰチャネルＭＯＳトランジスタで
あり、ＶＯＯは電源供給電圧であり、そのほかの符号は
第１図のものと同一である。
第３図のＡ−Ｈは、本発明に係る具体的回路図である第
２図の各部分の波形図を示した図面で、第３図のＡ及び
Ｂはデータ入力バッファ１０からデータバス１１及び１
２に各々出力するデータＤＩＮ及び・ＤＩＮの波形図で
あり、第３図のＣ及びＤは書き込み検出の伝送クロック
丁；７及び入出力バス等化クロックφ１゜、のタイミン
グ図であり、第３図のＥ及びＦは各々第１及び第２トラ
ンスミッションゲート１００及び２００の出力波形図で
あり、第３図のＧ及びＨは各々入出力バス１３及び１４
の波形図である。
以下、第２図の作動関係を第３図の波形図を参照して詳
細に説明する。
先ず、データが入力する前（第３図の時間ｔ１以前）に
書き込み検出の伝送クロックＬπと入出力バス等化クロ
ックφ１゜、。とはみな“ハイ”状態で、第１及び第２
入出力バスプルアップ及びダウン回路３００．４００を
構成するプルダウントランジスタＭ４及びＭ、が各々Ｏ
Ｎ状態になることによりライン３１及び３２はみな“ロ
ウ”状態にプルダウンされる。
又、上記のクロック’１１　ｈｏｔをインバータ６００
が反転したクロックφＷｔｌＴが、入出力バス等化及び
プルアンプ回路５００を構成するＰチャネルＭＯＳトラ
ンジスタＭ４及びＭ　１７をＯＮさせて、入出力バス１
３及び１４をみな“ハイ”状態にプルアップさせること
によりプリチャージする。
時間ｔ、以後のデータバス１１及び１２に、相互に反転
関係になるデータＤＩＮ及びＤＩＮが第３図のＡ及びＢ
に図示した如く各々“ロウ”と“ノ＼イ”として示され
ると仮定する。時間ｔ２から上記のクロックＬπが第３
図のＣの如く“ロウ”状態になると、上記のクロックＴ
；Ｔのインバータ６００を通じた反転クロックφＷＤＴ
により、第１及び第２トランスミッションゲート１００
及び２００を構成するＮチャネルＭＯＳ）ランジスタＭ
１及びＭ２がＯＮ状態になるので、ライン３１及び３２
は各々“ロウ”と“ハイ”状態となり、ＰチャネルＭＯ
３Ｉ−ランジスタＭ１６とＭ　１７とはＯＦＦされる。
そして、上記のライン３１上の１０つ”状態のデータ信
号は、第１入出力バスプルアンプ及びダウン回路３００
を構成するＰチャネルＭＯＳトランジスタＭ６のゲート
とＮチャネルＭ　ＯＳ　）ランジスタＭ７のゲートに各
々入力し、ライン３２上の“ハイ”状態のデータ信号は
、第２入出力バスプルアップ及びダウン回路４００を構
成するＰチャネルＭＯＳトランジスタＭ目のゲートとＮ
チャネルＭＯＳ）ランジスタＭ１□のゲートに各々入力
する。
したがってクロックφ。、（ロウ状態）とライン３１上
の“ロウ”状態のデータ信号によりＰチャネルＭＯＳト
ランジスタＭ５及びＭ、がみな導通（Ｍ、はＯＦＦ状態
）して入出力バス１３は電源供給電圧Ｖ。０に充電され
るし、“ハイ”状態になり、且つこの状態の帰還に依り
ＰチャネルＭＯ３）ランジスタＭ３はＯＦＦ状態になる
ので入出力バス１３はＶＤ、、（ハイ状態）に充電され
る。
一方、ライン３２のデータは“ハイ”状態であるのでＮ
チャネルＭ　ＯＳ　）ランジスタＭＩｚがＯＮ状態にな
り、入出力バス１４上に充電されていたＶｆｉＤの電圧
は、上記のＮチャネルＭＯＳトランジスタＭ１□のドレ
インとソースを通じ接地側に放電されて上記の入出力バ
ス１４は“ロウ”状態になる。この状態はＰチャネルＭ
Ｏ３Ｉ−ランジスタＭ８のゲートに帰還されてトランジ
スタＭ８がＯＮ状態になり、ライン３２を電源供給電圧
ＶＤＤ（ハイ状態）にして入出力バス１４を完全に“ロ
ウ”状態にする。
それ故、上記の入出力バス１３及び１４のデータは第１
図の入出力ゲート４０を通じメモリアレイに入力される
。
その後時間ｔ３になると入出力バス等化クロックφＩｌ
！Ｏが“ロウ”状態になるのでＰチャネルＭＯＳトラン
ジスタＭＩ３、Ｍ　１４、Ｍｌ、とが各々導通になって
、上記の入出力バス１３と１４とをみなＶＤ＋、の電圧
に充電すると同時に、クロックφ。１の“ハイ”状態に
よるインバータ６００の出力によりＰチャネルＭＯ３）
ランジスタＭい及びＭ　１７が導通されて上記の入出力
バス１３及び１４は急速度に“ハイ”状態に充電される
。
〈発明の効果〉 以上述べてきた如く、本発明に係るデータ伝送回路は、
入出力バスとトランスミッションゲートとの間に入出力
パスプルアップ及びダウン回路を設けることにより、デ
ータバスの寄生容量のみがデータ入力バッファの負荷と
なるので、データ入力バッファのトランジスタの大きさ
を減らすことができるばかりでなく、トランスミッショ
ンゲートとライン３１又は３２の寄生容量だけを充電す
る電流を流すことになるので、従来のトランスミッショ
ンゲートの大きさより１１５位の十分に小さな大きさに
設計することができるという効果を有するものである。
【図面の簡単な説明】
第１図は本発明に係るデータ伝送回路を示すブロック図
、 第２図は本発明の実施例を示す回路図、第３図は第２図
に示す回路の作動状況を示す波形図、そして 第４図は従来のデータ伝送回路を示す回路図である。 １．２・・・伝送ゲート １０・・・データ入力バッファ １１．１２・・・データバス １３．１４・・・入出力バス ２０・・・等化回路 ３０・・・入出力センスアンプ ３１・・・ライン（第１ライン） ３２・・・ライン（第２ライン） ４０・・・入出力ゲート ６０．６１・・・ビットライン ６２．６３・・・メモリセル ５０・・・センスアンプ １００・・・第１トランスミッションゲート２００・・
・第２トランスミンシヨンゲート３００・・・第１入出
力バスプルアップ及びダウン回路 ４００・・・第２入出力バスプルアップ及びダウン回路

Claims (3)

    【特許請求の範囲】
  1. （１）メモリセルアレイの所定のメモリセルにデータの
    書き込み時、データ入力バッファに入力するトランジス
    タトランジスタロジックデータをＣＭＯＳロジックデー
    タとその反転データに変換して上記のデータ入力バッフ
    ァから一対のデータバスに各々出力し、上記の各出力デ
    ータを上記の各々のデータバスに接続された各々の伝送
    ゲートを通じ、上記の各々の伝送ゲートに接続された一
    対の入出力バスに各々伝送し、上記の伝送された各々の
    入出力バス上のデータを、列アドレス信号の入力によっ
    て導通される入出力ゲートとセンスアンプに接続された
    一対のビットラインに伝送して、上記の所定のメモリセ
    ルを選択する行アドレス信号の入力によって上記の所定
    のメモリセルに上記のデータを書き込み、データの書き
    込みの前又は完了後に、上記の一対の入出力バスに接続
    された等化回路を通じて上記の一対のデータバスを等化
    させる半導体メモリ装置のデータ伝送回路において、 上記のデータの書き込み伝送の時、上記のデータ入力バ
    ッファから出力する上記の一対のデータバス上の各デー
    タを、書き込み検出の伝送クロックの制御によって各々
    第１及び第２トランスミッションゲートを通じて上記の
    第１及び第２トランスミッションゲートに各々接続され
    た第１及び第２ラインに伝送し、上記の第１及び第２ラ
    イン上の各々のデータを第１及び第２入出力バスプルア
    ップ及びダウン回路に入力し、上記の書き込み検出の伝
    送クロックの制御によって上記の第１及び第２ライン上
    の各々のデータ論理状態と反転された関係で上記の一対
    の入出力バスを各々プルアップ及びプルダウンし、　デ
    ータ書き込み伝送の前又は完了後には、上記の第１及び
    第２入出力バスプルアップ及びダウン回路に入力する上
    記の書き込み伝送時と反転関係の書き込み検出の伝送ク
    ロックによって、上記の第１及び第２ラインを各々プル
    ダウンし、上記の第１及び第２トランスミッションゲー
    トを各々ＯＦＦさせ、上記の書き込み検出の伝送クロッ
    クと入出力バス等化クロックとの制御によって、上記の
    一対の入出力バスを入出力バス等化及びプルアップ回路
    を通じて各々プルアップすることを特徴とするデータ伝
    送回路。
  2. （２）第１及び第２入出力バスプルアップ及びダウン回
    路の各々が、 上記の書き込み検出の伝送クロックをゲートに入力し、
    チャネル通路が上記の第１又は第２ラインと接地の間に
    接続されたＮチャネルＭＯＳトランジスタと、 上記の書き込み検出の伝送クロックの制御のもとに上記
    の第１又は第２ラインの論理データを入力して反転する
    インバータと、 上記のインバータの出力論理データをゲートに入力して
    チャネル通路が電源供給電圧と上記の第１又は第２ライ
    ンに接続されたＰチャネルＭＯＳトランジスタとで構成
    されることを特徴とする特許請求の範囲第１項記載のデ
    ータ伝送回路。
  3. （３）入出力バス等化及びプルアップ回路が、上記の一
    対の入出力バスの各バスと電源供給電圧の間にチャネル
    通路が各々接続され、各々のゲートには上記の書き込み
    検出の伝送クロックの反転クロックが入力する一対のＰ
    チャネルＭＯＳトランジスタと、 上記の一対の入出力バスの間にチャネル通路が接続され
    、ゲートには入出力バス等化クロックが入力するＰチャ
    ネルＭＯＳトランジスタと、 上記の各入出力バスと電源供給電圧の間にチャネル通路
    が接続され、各ゲートには上記の入出力バス等化クロッ
    クが入力する一対のＰチャネルＭＯＳトランジスタとで
    構成されることを特徴とする特許請求の範囲第１項記載
    のデータ伝送回路。
JP62159934A 1986-06-30 1987-06-29 デ−タ伝送回路 Granted JPS639098A (ja)

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Application Number Priority Date Filing Date Title
KR1019860005286A KR890003488B1 (ko) 1986-06-30 1986-06-30 데이터 전송회로
KR86-5286 1986-06-30

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