KR100259165B1 - 반도체 메모리 소자의 비트라인 아이솔레이션 전압발생회로 - Google Patents

반도체 메모리 소자의 비트라인 아이솔레이션 전압발생회로 Download PDF

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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로써, 보다 구체적으로는 부트스트랩 기능이 구비한 비트라인과 센스앰프간의 아이솔레이션을 위한 전압을 발생하는 비트라인 아이솔레이션 전압발생회로에 관한 것이다.
본 발명의 반도체 메모리소자의 비트라인 아이솔레이션 전압발생회로는 상기 비트라인 아이솔레이션 전압발생회로는 상기 메모리셀블럭선택신호중 이웃하는 2개의 블록선택신호를 입력하여 상기 상측 세그먼트 비트라인쌍과 센스앰프를 연결하기 위한 비트라인 아이솔레이션 전압신호를 상기 스위칭수단으로 출력하는 제1비트라인 아이솔레이션 전압발생수단과; 상기 2개의 블록선택신호를 입력하여 상기 하측 세그먼트 비트라인쌍과 센스앰프를 연결하기 위한 비트라인 아이솔레이션 전압신호를 상기 스위칭수단으로 출력하는 제2비트라인 아이솔레이션 전압발생수단과; 상기 블록선택신호를 입력하여 상기 제1 및 제2비트라인 아이솔레이션 전압발생수단을 분리시키기 위한 분리수단를 포함한다.

Description

반도체 메모리소자의 비트라인 아이솔레이션 전압발생회로
본 발명은 반도체 메모리 소자에 관한 것으로서, 보다 구체적으로는 전압강하없이 비트라인의 전압을 감지증폭기에 그대로 전달할 수 있는 부트스트랩기능을 구비한 비트라인 아이솔레이션 신호발생회로를 구비한 감지증폭기에 관한 것이다.
반도체 메모리 소자의 집적도가 증가되어 감에 따라, 셀 어레이의 메모리셀 수가 증가되고, 이에 따라 셀 어레이의 메모리셀이 접속된 비트 라인이 길어지게 된다.
비트라인의 길이 증가로 신호에 대한 노이즈의 비가 증대로 S/N가 저하되고, 이에 따라 센스 앰프나 디코더의 구현이 한층 더 복잡해지게 되었다.
상기한 문제를 해결하기 위하여 하나의 비트라인쌍을 다수의 비트라인쌍으로 분리하고, 각각의 비트라인쌍의 양단에 각각 감지증폭기를 개별적으로 연결하는 구조를 채택하였다. 이러한 감지증폭기구조를 갖는 반도체 메모리소자로부터 데이터를 독출 또는 기입하는 경우에, 선택된 셀의 데이터는 가장 인접한 감지증폭기를 통해 입출력되므로, S/N 비를 향상시킬 수 있게 되었다.
종래의 반도체 메모리 소자에서는 도 1을 참조하면, 메모리셀 어레이가 복수개의 메모리 셀(CE)이 배열된 다수의 메모리셀 블록(MCA0 - MCA15)으로 나뉘어지고, 1쌍의 이웃하는 2개의 메모리셀 블록(MCA0, MCA1), (MCA1, MCA2) …이 하나의 센스앰프(Sense Amplifier, SA)를 공유한다.
이웃하는 2개의 메모리셀블럭이 하나의 센스앰프를 공유하는 경우 이러한 구조를 갖는 센스앰프를 공유형 센스앰프라 한다. 도 2는 이러한 공유형 센스앰프를 도시한 것이다.
도 2를 참조하면, 종래의 센스앰프는 상측 메모리셀이 선택되는 경우의 센싱동작을 설명하기 위한 것으로서, 각 비트라인쌍(BL1, /BL1), (BL2, /BL2) … 은 센스앰프를 중심으로 상측 세그먼트 비트라인쌍과 하측 세그먼트 비트라인쌍으로 분리되고, 상측 세그먼트 비트라인쌍 또는 하측 세그먼트쌍을 상기 센스앰프에 연결하기 스위칭수단(SAS)를 구비한다.
상기 스위칭수단(SAS)중 상측 스위칭수단(SASH)은 센스앰프와 상측 세그먼트 비트라인쌍을 연결하기 위한 수단이고, 하측 스위칭수단(SASL)은 센스앰프와 하측 세그먼트 비트라인쌍을 연결하기 위한 수단이다.
각 상측 스위칭수단(SASH)와 하측 스위칭수단(SASL)은 비트라인 아이솔레이션전압 발생회로(BIS)에서 발생되는 비트라인 아이솔레이션 전압신호(BISH, BISL)에 의해 구동된다.
상기한 바와같은 구조를 갖는 종래의 센스앰프에 있어서, 상측 메모리셀(CE)로부터 데이터를 센싱하는 경우에는 비트라인 아이솔레이션 전압발생회로(BIS)으로부터 상측 스위칭수단(SASH)을 구동하기 위한 비트라인 아이솔레이션 전압신호(BISH)가 발생된다.
이 비트라인 아이솔레이션 전압신호(BISH)에 의해 상측 스위칭수단의 NMOS 트랜지스터(N15, N16)가 동작하고, 이에 따라 상측 세그먼트 비트라인쌍이 센스앰프에 연결되어 상측 PMOS 래치(PLH)와 NMOS 래치(NL)를 통해 상측 비트라인쌍의 전압차를 센싱한다.
도 2의 센스앰프에 있어서, YDB 는 Y 어드레스에 따라 다수의 비트라인중 해당하는 비트라인을 선택하고 활성화시켜 데이터를 입출력하기 위한 비트라인 구동수단이고, BLPR 은 비트라인 프리차아지신호(BLP)에 의해 비트라인쌍(BL, /BL)을 활성화시켜 주기위한 비트라인 프리차아지수단이다.
상기한 바와같은 공유형 센스앰프는 각 사이클마다 스위칭수단에 의해 상측 세그먼트쌍 또는 하측 세그먼트쌍을 센스앰프와 연결 또는 차단시켜 줌으로써 높은 비트라인 캐패시턴스와 이에 따른 RC 딜레이 문제를 해결할 수 있을 뿐만 아니라 S/N 비의 향상을 도모할 수 있었다.
도 3는 상기한 바와같은 구조를 갖는 일반적인 반도체 메모리소자에 있어서, 종래의 비트라인 아이솔레이션전압 발생회로(BIS)의 상세회로도를 도시한 것이다.
종래의 비트라인 아이솔레이션전압 발생회로는 도면상에는 도시되지 않았으나, 메모리셀 블록(MCA)을 선택하기 위해 메모리셀블럭 선택회로로부터 인가되는 블록선택신호(BLK(i), BLK(i-1))를 입력하여 비트라인 아이솔레이션 전압신호(BISH, BISL)를 발생하는 것이다.
즉, 비트라인 아이솔레이션전압 발생회로는 블록선택회로로부터 인가되는 다수의 메모리셀블럭중 해당하는 메모리셀블럭을 선택하기 위한 신호 BLK(i), BLK(i-1)를 입력하여 분리된 비트라인쌍중 상측 세그먼트 비트라인쌍을 선택하기 위한 전압신호(BISH)를 상측 스위칭수단(SASH)로 발생하는 제1수단(10)과; 블록선택회로부터 인가되는 다수의 메모리셀블럭중 해당하는 메모리셀블럭을 선택하기 위한 신호 BLK(i), BLK(i-1)를 입력하여 분리된 비트라인쌍중 하측 세그먼트 비트라인쌍을 선택하기 위한 전압신호(BISL)를 하측 스위칭수단(SASL)으로 발생하는 제2수단(30)을 포함한다.
상기 상측 스위칭수단(SASH)을 구동하여 상측 세그먼트 비트라인쌍을 센스앰프에 연결하기 위한 상측 비트라인 아이솔레이션신호(BISH)을 발생하는 제1수단(10)과 하측 스위칭수단(SASL)을 구동하여 하측 세그먼트 비트라인상을 센스앰프에 연결하기 위한 하측 비트라인 아이솔레이션신호(BISL)를 발생하는 제2수단(20)을 분리시켜 주기 위한 제3수단(30)을 더 포함한다.
도2 및 도3를 참조하여 그의 동작을 설명하면, 하나의 블록선택신호 BLK(i)가 하이상태 신호이고, 다른 블록선택신호BLK(i-1)이 로우상태의 신호라 가정하자.
이에 따라, 분리수단(30)의 노아 게이트(NOR11)의 출력은 로우상태로 되어 트랜지스터(TR1 - TR3)를 오프시키므로 제1비트라인 아이솔레이션 전압발생수단(10)과 제2비트라인 아이솔레이션 전압발생수단(20)은 분리된다.
동시에 제1 및 제2비트라인 아이솔레이션 전압발생수단(10, 20)에 있어서, 노아 게이트(NOR12), (NOR15)는 반전된 블록선택신호 BLK(i)와 상기 노아 게이트(NOR11)의 출력을 입력으로 하여 하이상태의 신호를 출력한다. 한편, 노아 게이트(NOR13), (NOR14)는 반전된 블록선택신호 BLK(i-1) 와 제1 노아 게이트(NOR11)의 출력을 입력으로 하여, 로우상태의 신호를 출력한다. 따라서, 트랜지스터(N11, N14)가 턴 온되고, 트랜지스터(N12, N13)은 턴오프된다.
따라서, 제1 및 제2비트라인 아이솔레이션 전압발생수단(10, 20)으로부터 하이상태의 상측 비트라인 아이솔레이션 전압신호(BISH)와 하측 비트라인 아이솔레이션 전압신호(BISL)를 출력한다.
그러므로, 이 비트라인 아이솔레이션 전압신호(BISH)와 (BISL)은 각각 도 2의 센스앰프의 스위칭수단(SASH, SASL)에 인가되고, 상기에서 설명한 바와같이 도 2의 워드라인이 선택되면, 메모리셀(CE)의 캐패시터에 저장되어 있던 데이터가 비트 라인(BL, /BL)에 실리고, 센스앰프는 비트라인의 전압차를 센싱하게 된다.
그러나, 상기한 바와같은 비트라인 아이솔레이션 전압발생회로는 비트라인 아이솔레이션 전압신호(BISH, BISL)를 발생할 때, 제1 및 제2아이솔레이션 전압발생수단(10, 20)의 NMOS 트랜지스터(N11), (N13)를 통해 그의 문턱 전압(VT)값 만큼 전압 강하된 VCC- VT의 비트라인 아이솔레이션 전압신호(BISH, BISL)가 발생된다.
이에 따라, 센스앰프의 스위칭수단(SASH, SASL)에서는 VT만큼 전압강하된 Vcc-VT의 비트라인 아이솔레이션 전압신호(BISH, BISL)가 NMOS 트랜지스터(N15, N16), (N17, N18)의 게이트에 전달된다.
그러므로, Vcc-VT만큼 전압강하된 비트라인 아이솔레이션 전압신호(BISH, BISL)가 스위칭수단(SASH, SASL)의 NMOS 트랜지스터(M15, M16), (M17, M18)의 게이트에 인가되기 때문에, 메모리셀(CE)에 저장된 데이터가 비트라인쌍에 실려 센스앰프의 NMOS 래치(NL)에 전달될 때, 또다시 VT만큼 전압강하가 일어나게 된다.
즉, 비트라인쌍(BL, /BL)에 실린 데이터가 센스앰프에 전달될 때, Vcc-2VT만큼의 전압 강하가 발생된다.
이와같은 비트라인과 센스앰프간의 2VT만큼의 전압강하는 센스앰프가 데이터를 센싱하는 측면에서만 본다면 커다란 무리는 없다. 하지만, 센싱효율 측면에서 본다면, 비트라인에 하이레벨의 전압이 실릴수록 데이터 센싱속도가 빨라지게 된다. 따라서, 비트라인에서의 이러한 전압강하는 센싱속도의 저하를 초래하는 문제점이 있었다.
또한, 종래의 센스앰프에서는 프로세스의 변화로 인하여 NMOS 트랜지스터의 문턱전압이 상승하였을 경우에는 오동작을 일으키는 문제점이 있었다.
본 발명은 부트스트랩 기능을 추가하여 전원전압이상의 비트라인 아이솔레이션 전압을 발생함으로써 비트라인과 센스앰프간의 전압강하를 방지하여 센싱속도를 향상시킬 수 있는 반도체 메모리소자의 비트라인 아이솔레이션 전압발생회로를 제공하는 데 그 목적이 있다.
도1은 일반적인 반도체 메모리소자의 회로도,
도2는 도1 의 반도체 메모리소자에 있어서 센스앰프의 회로도,
도3는 종래의 비트라인 아이솔레이션 전압발생회로의 상세회로도,
도4는 본 발명의 실시예에 따른 부트스트랩 기능을 구비한 비트라인 아이솔레이션 전압발생회로의 상세회로도,
도5는 본 발명에 따른 부트스트랩 기능을 구비한 비트라인 아이솔레이션 전압발생회로의 동작 타이밍도.
*도면의 주요 부분에 대한 부호의 설명
10, 100 : 제1비트라인 아이솔레이션 전압발생수단
20, 200 : 제2비트라인 아이솔레이션 전압발생수단
30,300 : 분리수단 110, 210 : 부트스트랩 수단
IN21 - IN24, IN1 - IN4 : 인버터 NOR21 - NOR25 : 노아 게이트
TR1 - TR3, N21 - N24 : NMOS 트랜지스터
상기 목적을 달성하기 위하여 본 발명은 다수의 메모리셀이 배열된 다수의 메모리셀블럭으로 구분되고, 이웃하는 2개의 블록은 하나의 센스앰프를 공유하며, 비트라인쌍은 이웃하는 2개의 메모리셀블럭에 연결되도록 상기 센스앰프를 중심으로 상측 세그먼트 비트라인쌍과 하측 세그먼트 비트라인쌍으로 분리되며, 상기 센스앰프와 상기 상측 세그먼트 비트라인쌍 또는 하측 세그먼트 비트라인쌍을 연결하기 위한 스위칭수단을 구비하며, 메모리셀블럭을 선택하기 위한 신호를 입력하여 상기 스위칭수단을 구동하기 위한 비트라인 아이솔레이션 전압신호를 발생하기 위한 비트라인 아이솔레이션 전압발생회로를 구비한 반도체 메모리소자에 있어서, 상기 비트라인 아이솔레이션 전압발생회로는 상기 메모리셀블럭선택신호중 이웃하는 2개의 블록선택신호를 입력하여 상기 상측 세그먼트 비트라인쌍과 센스앰프를 연결하기 위한 비트라인 아이솔레이션 전압신호를 상기 스위칭수단으로 출력하는 제1비트라인 아이솔레이션 전압발생수단과; 상기 2개의 블록선택신호를 입력하여 상기 하측 세그먼트 비트라인쌍과 센스앰프를 연결하기 위한 비트라인 아이솔레이션 전압신호를 상기 스위칭수단으로 출력하는 제2비트라인 아이솔레이션 전압발생수단과; 상기 블록선택신호를 입력하여 상기 제1 및 제2비트라인 아이솔레이션 전압발생수단을 분리시키기 위한 분리수단를 포함하는 반도체 메모리 소자의 비트라인 아이솔레이션 전압발생회로를 제공하는 것을 특징으로 한다.
본 발명의 실시예에 따른 비트라인 아이솔레이션 전압발생회로에 있어서, 상기 분리수단은 상기 2개의 블록선택신호를 입력하는 제 1 노아 게이트와; 상기 제1 노아 게이트의 출력을 게이트 입력으로 하고, 드레인이 전원 전압에 접속되며 소오스가 상기 제1 및 제2비트라인 아이솔레이션 전압발생수단에 연결된 제1 1 및 제2 트랜지스터와; 상기 제1 노아 게이트의 출력을 게이트 입력으로 하고, 상기 제1 및 제2비트라인 아이솔레이션 전압발생수단사이에 접속된 제3 트랜지스터로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따른 비트라인 아이솔레이션 전압발생회로에 있어서, 제 1 및 제2 비트라인 아이솔레이션 전압발생수단은 이웃하는 2개의 블록선택신호중 하나를 입력하여 하이상태의 비트라인 아이솔레이션 전압신호를 발생하는 제1수단과; 이웃하는 2개의 블록선택신호중 다른 하나를 입력하여 로우상태의 비트라인 아이솔레이션 전압신호를 발생하는 제2수단과; 상기 제1수단에 연결되어 비트라인 아이솔레이션 전압신호의 레벨을 부트스트랩하기 위한 제3수단을 구비하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리소자에 있어서, 하이상태의 비트라인 아이솔레이션 전압신호를 발생하는 제1수단은 상기 2개의 블록선택신호중 하나를 입력하여 반전시키기 위한 제1 인버터와; 상기 제1인버터와 분리수단으로부터 인가되는 신호를 입력하는 제2노아 게이트와; 상기 제2노아 게이트의 출력신호를 게이트 입력신호로 하고 드레인에 전원전압이 인가되며 소오스로 하이상태의 비트라인 아이솔레이션 전압신호를 발생하는 제1NMOS 트랜지스터로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따른 비트라인 아이솔레이션 전압발생회로에 있어서, 상기 하이상태의 비트라인 아이솔레이션 전압신호의 레벨을 부트스트랩하기 위한 제3수단은 상기 제2노아 게이트의 출력신호를 지연하기 위한 제5 및 제6 인버터와; 상기 제5 및 제6 인버터에서 지연된 제2 노아 게이트의 출력신호를 충전하기 위한 제1 충전용 캐패시터로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따른 비트라인 아이솔레이션 전압발생회로에 있어서, 로우상태의 비트라인 아이솔레이션 전압신호를 발생하기 위한 제2수단은 다른 블록선택신호를 입력하여 반 전시키기 위한 제2 인버터와; 상기 제2 인버터의 출력신호와, 상기 분리수단으로부터 인가되는 신호를 입력으로 하는 제3 노아 게이트와; 상기 제3 인버터의 출력신호를 게이트 입력신호로 하고, 소오스가 접지되며 드레인으로 상기 로우상태의 비트라인 아이솔레이션 전압신호를 발생하는 제2NMOS 트랜지스터로 이루어지는 것을 특징으로 한다.
본 발명의 반도체 메모리소자의 비트라인 아이솔레이션 전압발생회로에 따르면, 부트스트랩 수단에 의해 소정의 전압만큼 상승된 비트라인 아이솔레이션 전압신호를 발생하여 센스 앰프에 인가하므로, 비트라인이 전원전압이하로 전압강하되는 것을 방지한다. 따라서, 센스앰프의 센싱효율을 향상시키게 된다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도4는 본 발명의 실시예에 따른 부트스트랩기능이 추가된 반도체 메모리소자의 비트라인 아이솔레이션 전압발생회로의 상세도를 도시한 것이다.
본 발명의 실시예에 따른 비트라인 아이솔레이션 전압발생회로는 이웃하는 2개의 블록선택신호 BLK(i), BLK(i-1)를 입력하여 상측 세그먼트 비트라인쌍과 센스앰프를 연결하기 위한 상측 스위칭수단(SASH)에 비트라인 아이솔레이션 전압신호(BISH)를 발생하는 제1비트라인 아이솔레이션 전압발생수단(100)과, 이웃하는 2개의 블록선택신호 BLK(i), BLK(i-1)를 입력하여 하측 세그먼트 비트라인쌍과 센스앰프를 연결하기 위한 하측 스위칭수단(SASL)에 비트라인 아이솔레이션 전압신호(BISL)를 발생하는 제2비트라인 아이솔레이션 전압발생수단(200)과, 상기 제1 및 제2비트라인 아이솔레이션 전압발생수단(100), (200)을 분리시켜 주기 위한 분리수단(300)을 포함한다.
본 발명의 실시예에 따른 비트라인 아이솔레이션 전압발생회로에 있어서, 분리수단은 그 구성 및 동작이 도 3의 종래의 비트라인 아이솔레이션 전압발생회로에 있어서의 분리수단(30)과 동일하다. 즉, 이웃하는 2개의 블록선택신호 BLK(i), BLK(i-1)를 입력하는 노아 게이트(NOR21)와, 노아 게이트(NOR21)의 출력이 게이트에 인가되는 NMOS 트랜지스터(TR21 - TR23)로 구성된다.
제1 및 제2비트라인 아이솔레이션 전압발생수단(100), (200)은 크게 하이상태의 비트라인 아이솔레이션 전압신호(BISH), (BISL)를 발생하기 위한 부분과, 로우상태의 비트라인 아이솔레이션 전압신호(BISH, BISL)를 발생하기 위한 부분으로 나뉘어진다.
제1비트라인 아이솔레이션 전압발생수단(100)에 있어서, 하나의 블록선택신호 BLK(i)를 입력하여 반전하는 인버터(IN21)와, 인버터(IN21)의 출력과 상기 노아 게이트(NOR21)의 출력을 입력으로 하는 노아 게이트(NOR22) 및 노아 게이트(NOR22)의 출력을 게이트 입력신호로 하는 NMOS 트랜지스터(N21)는 하이상태의 비트라인 아이솔레이션 전압신호(BISH)를 발생하기 위한 부분이다.
그리고, 제1비트라인 아이솔레이션 전압발생수단(100)에 있어서, 다른 하나의 블록선택신호 BLK(i-1)를 입력하여 반전하는 인버터(IN22)와, 인버터(IN22)의 출력과 상기 노아 게이트(NOR21)의 출력을 입력으로 하는 노아 게이트(NOR23) 및 노아 게이트(NOR23)의 출력을 게이트 입력신호로 하는 NMOS 트랜지스터(N22)는 로우상태의 비트라인 아이솔레이션 전압신호(BISH)를 발생하기 위한 부분이다.
이와 마찬가지로, 제1비트라인 아이솔레이션 전압발생수단(200)에 있어서도, 하나의 블럭선택신호 BLK(i)를 입력하여 반전하는 인버터(IN23)와, 인버터(IN23)의 출력과 상기 노아 게이트(NOR21)의 출력을 입력으로 하는 노아 게이트(NOR24) 및 노아 게이트(NOR24)의 출력을 게이트 입력신호로 하는 NMOS 트랜지스터(N22)는 하이상태의 비트라인 아이솔레이션 전압신호(BISL)를 발생하기 위한 부분이고, 다른 하나의 블록선택신호 BLK(i-1)를 입력하여 반전하는 인버터(IN24)와, 인버터(IN24)의 출력과 상기 노아 게이트(NOR21)의 출력을 입력으로 하는 노아 게이트(NOR25) 및 노아 게이트(NOR25)의 출력을 게이트 입력신호로 하는 NMOS 트랜지스터(N24)는 로우상태의 비트라인 아이솔레이션 전압신호(BISL)를 발생하기 위한 부분이다.
또한, 제1 및 제2비트라인 아이솔레이션 전압발생수단(100), (200)은 하이상태의 비트라인 아이솔레이션 전압신호(BISH), (BISL)를 발생하는 부분에 비트라인의 레벨을 일정이상 유지시켜 주기 위한 부트스트랩수단(110), (210)을 더 포함한다.
제1비트라인 아이솔레이션 전압발생회로(100)에 있어서는, 부트스트랩수단(110)은 상기 노아 게이트(NOR22)와 상기 NMOS 트랜지스터(N21)의 소오스에 연결되어, 비트라인 아이솔레이션 전압신호(BISH)를 발생하는 노드(B)의 전위를 Vcc 이상으로 부트스트랩하여 준다.
상기 부트스트랩수단(110)은 상기 노아 게이트(NOR22)의 출력을 입력으로 하는 인버터(IN1)와, 상기 인버터(IN1)의 출력을 반전시켜 주기위한 인버터(IN2)와, 상기 인버터(IN2)의 출력과 노드(B)사이에 연결된 캐패시터(C1)로 이루어진다.
이와 마찬가지로, 제2비트라인 아이솔레이션 전압발생회로(200)에 있어서도, 부트스트랩수단(210)은 상기 노아 게이트(NOR24)와 상기 NMOS 트랜지스터(N23)의 소오스에 연결되어, 비트라인 아이솔레이션 전압신호(BISL)를 발생하는 노드(D)의 전위를 Vcc 이상으로 부트스트랩하여 준다.
상기 부트스트랩수단(210)은 상기 노아 게이트(NOR24)의 출력을 입력으로 하는 인버터(IN3)와, 상기 인버터(IN3)의 출력을 반전시켜 주기위한 인버터(IN4)와, 상기 인버터(IN4)의 출력과 노드(D)사이에 연결된 캐패시터(C2)로 이루어진다.
상기한 바와같은 구성을 갖는 비트라인 아이솔레이션 전압발생회로의 동작을 도 5를 참조하여 설명한다.
이웃하는 두 블록선택신호 BLK(i), BLK(i-1)가 각각 하이레벨 및 로우레벨이라고 가정하자.
두 블록선택신호BLK(i), BLK(i-1)를 두 입력신호로 하는 분리수단(300)의 노아 게이트(NOR21)는 하이상태의 신호를 출력하여 트랜지스터(TR21 - TR23)를 오프시키므로 제1비트라인 아이솔레이션 전압발생수단(100)과 제2비트라인 아이솔레이션 전압발생수단(200)을 분리시키게 된다.
제1비트라인 아이솔레이션 전압발생수단(100)에서, 노아 게이트(NOR22)는 반전된 하나의 블록선택신호 BLK(i) 와 제1 노아 게이트(NOR21)의 출력을 입력으로 하여, 하이상태의 신호를 출력한다. 또한, 제3 노아 게이트(NOR23)는 반전된 다른 하나의 블록선택신호 BLK(i-1) 와 제1 노아 게이트(NOR21)의 출력을 입력으로 하여, 로우상태의 신호를 출력한다.
따라서 NMOS 트랜지스터(N21)는 턴온되고, NMOS 트랜지스터(N22)이 턴오프되어, 하이상태의 비트라인 아이솔레이션 전압신호(BISH)를 발생한다.
도 5를 참조하면, 노아 게이트(NOR22)의 출력이 로우상태에서 하이상태로 될 때, 즉 노드(A)가 로우상태에서 하이상태로 전이될 때 비트라인 아이솔레션 전압신호(BISH)는 Vcc - VT레벨의 하이상태를 유지한다.
부트스트랩수단(100)에서는 노드 A 의 전위 즉, 노아 게이트(NOR23)의 하이상태 출력신호가 딜레이용 인버터(IN1,IN2)를 통해 소정시간(D)시간동안 딜레이된 후 캐패시터(C1)에 인가되어 충전되게 된다.
따라서, 캐패시터(C1)에 의해 Vcc - VT전압이 충전되어 노드 B 는 부트스트랩되므로 노드 B 에서는 Vcc + α 만큼의 전압레벨이 상승한다.
즉, 도 5에서 보는 바와같이 노드 B에서 출력되는 비트라인 아이솔레이션 전압신호(BLSH)는 노아 게이트(NOR22)의 출력이 로우상태에서 하이상태로 전이될 때 Vcc-VT레벨을 유지하다가, 일정시간(D) 경과후 부트스트랩수단(110)에 의해 α만큼의 전압상승이 일어나 Vcc+α 만큼의 상승된 전압을 유지하게 된다. 이에 따라 비트라인 아이솔레이션 전압신호(BISH)는 전원전압(Vcc) 보다 높은 레벨의 전압을 유지하게 된다.
따라서, Vcc+α 만큼 상승된 비트라인 아이솔레이션 전압신호(BISH)가 스위칭수단(SASH)의 NMOS 트랜지스터(N15, N16)의 게이트에 인가되므로, 비트라인의 레벨이 센스앰프에 인가될 때 전원전압 Vcc 이하로 전압강하되는 것을 방지하여 Vcc 레벨의 비트라인 레벨이 센스앰프에 그대로 전달되어진다.
센스앰프는 비트라인쌍의 전압차가 상대적으로 증대되어 센싱효율이 향상된다.
상기와 같은 동작은 이웃하는 두 블록선택신호 BLK(i), BLK(i-1)의 레벨이 변화되어 제2비트라인 아이솔레이션 전압발생수단(200)을 통해 하이상태의 비트라인 아이솔레이션 전압신호(BISL)이 발생되는 경우에도 동일하다. 이경우에는 제2비트라인 아이솔레이션 전압발생수단(200)에 구비된 부트스트랩수단(210)이 동작하여 비트라인 아이솔레이션 전압신호(BISL)의 레벨을 부트스트랩하여 주게된다.
상기한 바와같은 본 발명의 비트라인 아이솔레이션 전압발생회로에서는, 부트스트랩 수단에 의해 소정의 전압만큼 상승된 비트라인 아이솔레이션 전압신호를 발생하여 센스 앰프에 인가하므로, 비트라인이 전원전압이하로 전압강하되는 것을 방지하여 센스앰프의 센싱효율을 향상시킬 수 있다.

Claims (2)

  1. 전원전압과 출력단자의 사이에 병렬로 연결된 제1 및 제2 풀업트랜지스터들;
    상기 출력단자와 접지 사이에 병렬로 연결된 제1 및 제2 풀다운트랜지스터들;
    동작클럭신호를 입력하여 동작주기가 설정된 주기보다 빠를 경우에는 제1 제어신호를 발생하고 느릴 경우에는 제2 제어신호를 발생하는 동작주기 검출수단;
    상기 제1 제어신호에 응답하여 제1 및 제2 데이타신호로 상기 제1 풀업 및 풀다운 트랜지스터들을 구동하는 제1 출력구동수단; 및
    상기 제2 제어신호에 응답하여 상기 제1 및 제2 데이타신호로, 상기 제1 풀업 및 풀다운 트랜지스터들의 전류구동능력과는 다른 구동능력을 가진 상기 제2 풀업 및 풀다운 트랜지스터를 구동하는 제2 출력구동수단을 구비하는 것을 특징으로 하는 동작주기 적응형 데이타 출력버퍼.
  2. 제1항에 있어서, 상기 제1 풀업 및 풀다운 트랜지스터들의 사이즈가 상기 제2 풀업 및 풀다운 트랜지스터들의 사이즈보다 더 큰 것을 특징으로 하는 동작주기 적응형 데이타 출력버퍼.
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