JP3321329B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に係わり、特に複数本の信号線を一つの信号線に纏め
る、半導体集積回路装置に関する。

【０００２】

【従来の技術】現在、複数本の信号線を一つの信号線に
纏める、半導体集積回路装置として、マルチプレクサが
ある。マルチプレクサは、複数本の信号線から、一つの
信号線を選び、この選ばれた信号線と上記一つの信号線
とを電気的に接続する。

【０００３】ＣＭＯＳ型のトランジスタ回路からなるマ
ルチプレクサとしては、図３７に示されるようなトラン
スファ・ゲート型か、あるいは図３８に示されるような
クロックト・インバータ型が考えられていた。何れの場
合も、選択信号ａ，Ｂａ、ｂ，Ｂｂ、ｃ，Ｂｃ、ｄ，Ｂ
ｄ（先頭の符号“Ｂ”は反転信号を示す）のうち、高レ
ベルに対するデータが選択されて、出力端子である共通
ノードＸに伝達される。なお、参照符号Ａ〜Ｄに示され
る信号はそれぞれ入力データ信号であり、参照符号Ｑに
示される信号Ｑは、出力データ信号である。

【０００４】しかし、図３７、図３８に示すマルチプレ
クサでは、選択されるデータの数が多いとき、ジャンク
ション容量やゲート容量など、共通ノードＸにつく寄生
容量が大きくなり、入力されたデータを選択して出力す
る、というデータ選択動作の高速化が損なわれる可能性
があった。

【０００５】

【発明が解決しようとする課題】この発明の目的は、選
択されるデータの数が多いときでも、高速な選択動作が
可能である、半導体集積回路装置を提供することにあ
る。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の態様に係る半導体集積回路装置で
は、第１の電源端子に接続されたデータ選択回路と、第
２の電源端子に接続された、プリチャージ信号が入力さ
れるプリチャージ回路と、前記データ選択回路と前記プ
リチャージ回路との共通ノードに接続された配線とを持
つ。そして、前記データ選択回路は、少なくとも２つ
の、第１、第２のデータ伝達回路を含み、第１の入力デ
ータ信号および第１の選択信号を、前記第１のデータ伝
達回路に入力し、第２の入力データ信号および第２の選
択信号を、前記第２のデータ伝達回路に入力したことを
特徴としている。

【０００７】また、この発明の第２の態様に係る半導体
集積回路装置では、前記共通ノードに、この共通ノード
の電位を、所定の電位に固定する電位固定回路を接続し
たことを特徴としている。

【０００８】また、この発明の第３の態様に係る半導体
集積回路装置では、半導体記憶装置のデータマルチプレ
クス回路に、上記第１の態様、あるいは上記第２の態様
に係る半導体集積回路装置を用いたことを特徴としてい
る。

【０００９】また、この発明の第４の態様に係る半導体
集積回路装置では、半導体記憶装置のデータマルチプレ
クス回路に、上記第１の態様、あるいは上記第２の態様
に係る半導体集積回路装置を用いるとともに、選択信号
で入力データ信号を選ぶノーマルモードに加え、選択信
号で全ての入力データ信号を選ぶテストモードを追加し
たことを特徴としている。

【００１０】

【作用】上記第１の態様に係る構成を持つ半導体集積回
路装置であると、共通ノードに付加される寄生容量、特
にジャンクション容量が、第１のデータ伝達回路と共通
ノードとの接続点と、第２のデータ伝達回路と共通ノー
ドとの接続点と、プリチャージ回路と共通ノードとの接
続点だけとなる。よって、共通ノードに付加される寄生
容量は小さくなり、上記半導体集積回路装置は、高速な
動作をする。

【００１１】上記第２の態様に係る構成を持つ半導体集
積回路装置であると、上記目的が達成されるとともに、
半導体集積回路装置は、ノイズによる誤動作が、さらに
抑制される。共通ノードの電位は、プリチャージ回路を
遮断してから、データ伝達回路を導通させるまでの一時
期、フローティングとなる。この共通ノードに、電位固
定回路を接続することで、共通ノードの電位がフローテ
ィングとなる上記一時期、共通ノードの電位を所定の電
位に固定できる。よって、ノイズによる誤動作が抑制さ
れる。

【００１２】上記第３の態様に係る構成を持つ半導体集
積回路装置であると、データマルチプレクス回路の寄生
容量が小さくなる。よって、半導体記憶装置は、高速な
動作をする。

【００１３】上記第４の態様に係る構成を持つ半導体集
積回路装置であると、テスト回路が簡略化される。上記
第１の態様、あるいは上記第２の態様に係る半導体集積
回路装置では、全ての入力データ信号を共通ノードに同
時に伝えることで、論理和演算が可能である。この論理
和演算機能を使って、データの正／誤を判断する。即ち
データマルチプレクス回路が、テスト回路の論理和演算
回路として使え、結果、テスト回路が簡略化される。

【００１４】

【実施例】以下、この発明を実施例により説明する。こ
の説明に際し、全ての図面において、同一の部分には同
一の参照符号を付し、重複する説明は避けることにす
る。図１は、この発明の第１の実施例に係る半導体集積
回路装置のブロック図、図２は、この発明の第１の実施
例に係る半導体集積回路装置の回路図である。

【００１５】図１に示すように、この実施例に係る集積
回路装置は、高電位電源端子ＶＤＤと接地端子ＧＮＤと
の間に直列に接続された、データ選択回路１００とプリ
チャージ回路２００とを含む。回路１００と回路２００
との間には、配線１が配置されている。この配線１は、
回路１００と回路２００との共通ノードＸに接続されて
いる。共通ノードＸは、この実施例に係る集積回路装置
の出力端子である。出力端子（共通ノードＸ）からは、
出力データ信号ＢＱが出力される。なお、出力信号ＢＱ
の先頭の符号“Ｂ”は、入力データ信号のレベルが反転
されて出力されていることを示す。また、この明細書で
は、先頭の符号“Ｂ”は、上記のように、入力信号のレ
ベルが反転されて出力されること、あるいは信号自体が
負論理であること、のいずれかを指す、と定義する。ま
た、図面では、先頭の符号“Ｂ”は、符号“−”（バ
ー）で表すことにする。

【００１６】図２に示すように、データ選択回路１００
は、複数のＰＭＯＳ直列回路１０２を含む。複数のＰＭ
ＯＳ直列回路１０２は、端子ＶＤＤと共通ノードＸとの
間に、並列に接続される。ＰＭＯＳ直列回路１０２は、
互いに直列接続された２個のＰチャネル型ＭＯＳＦＥＴ
（以下ＰＭＯＳと称す）２とＰＭＯＳ３とを含む。端子
ＶＤＤに接続されたＰＭＯＳ２は、入力データ信号を受
けるためのトランジスタで、共通ノードＸに接続された
ＰＭＯＳ３は、データ選択信号を受けるためのトランジ
スタである。

【００１７】この実施例に係る集積回路装置では、ＰＭ
ＯＳ直列回路１０２が、４セット（１０２-1〜１０２-
4）設けられている。ＰＭＯＳ直列回路１０２-1は、Ｐ
ＭＯＳ２-1とＰＭＯＳ３-1とを含み、他のＰＭＯＳ直列
回路１０２-2、１０２-3および１０２-4はそれぞれ、Ｐ
ＭＯＳ２-2と３-2、ＰＭＯＳ２-3と３-3、ＰＭＯＳ２-4
と３-4とを含んでいる。ＰＭＯＳ２-1〜２-4のゲートに
はそれぞれ、入力データ信号Ａ〜Ｄが供給される。ＰＭ
ＯＳ２-1〜２-4は、データ信号Ａ〜Ｄの電位が低レベル
となったときに導通する。一方、ＰＭＯＳ３-1〜３-4の
ゲートにはそれぞれ、選択信号Ｂａ〜Ｂｄが供給され
る。ＰＭＯＳ３-1〜３-4は、選択信号Ｂａ〜Ｂｄの電位
が低レベルとなったときに導通する。

【００１８】プリチャージ回路２００は、端子ＧＮＤと
共通ノードＸとの間に直列に接続された１個のＮチャネ
ル型ＭＯＳＦＥＴ（以下ＮＭＯＳと称す）４を含む。Ｎ
ＭＯＳ４は、プリチャージ信号を受けるためのトランジ
スタであり、ＮＭＯＳ４のゲートには、プリチャージ信
号ＰＲＣＨが供給される。

【００１９】ＮＭＯＳ４が持つ重要な機能のうち、一つ
の機能は、プリチャージ信号に応答して、出力信号ＢＱ
の電位のレベルの初期状態を設定することである。他の
機能は、プリチャージ信号に応答して、図１および図２
に示す集積回路装置自体の、活性／非活性を、制御する
ことである。

【００２０】ＮＭＯＳ４は、信号ＰＲＣＨが高レベルで
ある期間、導通し、共通ノードＸを接地電位にチャージ
する。このとき、出力信号ＢＱの電位のレベルの初期状
態は、接地電位である。同時に、共通ノードＸが接地電
位にチャージされるので、集積回路装置自体は、非活性
となる。即ち、たとえデータ信号およびデータ選択信号
が、データ選択回路１００に入力されたとしても、共通
ノードＸの電位は、接地電位から、実質的に変わらな
い。

【００２１】一方、ＮＭＯＳ４は、信号ＰＲＣＨが低レ
ベルである期間、遮断する。このとき、図１に示す集積
回路装置自体は活性となり、ＰＭＯＳ直列回路１００か
ら出力された電流によって、共通ノードＸは、所定の電
位にチャージされる。

【００２２】次に、図１および図２に示す集積回路装置
の、基本的な動作について説明する。図３は、この発明
の第１の実施例に係る集積回路装置の動作を示す動作波
形図である。

【００２３】図１および図２に示す集積回路装置では、
選択信号Ｂａ，Ｂｂ，Ｂｃ，Ｂｄのうち、低レベルにあ
るものに対応するデータ信号Ａ，Ｂ，Ｃ，Ｄが、共通ノ
ードＸに伝達される。つまり、プリチャージ信号ＰＲＣ
Ｈを、はじめ高レベルとし、共通ノードＸを低レベル
（接地電位）に固定しておく（Ｔ１）。その後、プリチ
ャージ信号ＰＲＣＨを、低レベルに落とし（Ｔ２）、共
通ノードＸをフローティングローレベルにする（Ｔ
３）。次に、選択信号Ｂａ、Ｂｂ、Ｂｃ、Ｂｄのうち、
一つだけ低レベルとする。仮に信号Ｂａとする（Ｔ
４）。このとき、データ信号Ａが高レベルから低レベル
に遷移するか否かで、共通ノードＸが高レベルにチャー
ジされるか、低レベル（この実施例ではフローティング
低レベル）のままとされるかが、決められる。図３で
は、データ信号Ａが高レベルから低レベルに遷移する
（Ｔ５）。よって、共通ノードＸが高レベルに充電され
る（Ｔ６）。

【００２４】図１および図２に示す集積回路装置のデー
タ信号Ａ〜Ｄのプリチャージレベルは、高レベルである
（高レベルプリチャージ型）。高レベルプリチャージ型
の集積回路装置では、入力データ信号の電位レベルが低
レベルに遷移するかしないかで、入力データ信号が共通
ノードＸに伝えられる。

【００２５】また、一つのデータ信号を出力した後、他
のデータ信号を出力するときには、まず、選択信号Ｂａ
を高レベルにする（Ｔ１１）。この後、プリチャージ信
号ＰＲＣＨを高レベルとし（Ｔ１２）、共通ノードＸを
低レベル（接地電位）にチャージする（Ｔ１３）。この
操作により、集積回路装置は、アクティブ期間から、プ
リチャージ期間に復帰する。この後、上記の動作を、他
の選択信号Ｂｂ、Ｂｃ、Ｂｄについて行えば、データ信
号Ｂ、Ｃ、Ｄを、共通ノードＸに伝えることができる。

【００２６】以上のように、この発明の第１の実施例に
係る集積回路装置は、例えばマルチプレクサとして機能
できる。複数のデータ信号線から、一つのデータ信号線
だけを選び、この選ばれたデータ信号線を、一つの配線
１に電気的に接続できるためである。

【００２７】図４は、図１および図２に示す集積回路装
置の、共通ノードＸにつく寄生容量を示す図である。同
様に、図５は、図３７に示すマルチプレクサの、共通ノ
ードＸにつく寄生容量を示す図、図８は、図３８に示す
マルチプレクサの、共通ノードＸにつく寄生容量を示す
図である。

【００２８】図４に示すように、図１および図２に示す
集積回路装置の、共通ノードＸにつく寄生容量、特にＰ
Ｎジャンクション容量ＰＮ−Ｊは、選択信号Ｂａ、Ｂ
ｂ、Ｂｃ、Ｂｄがゲートに入力されている、ＰＭＯＳ３
-1〜３-4のドレインのジャンクション容量が４つ、プリ
チャージ信号ＰＲＣＨがゲートに入力されている、ＮＭ
ＯＳ４のドレインのジャンクション容量が１つの、合計
５つだけである。

【００２９】これに対し、図５に示すように、図３７に
示すマルチプレクサの、共通ノードＸにつくＰＮジャン
クション容量ＰＮ−Ｊは、ＣＭＯＳ型トランスファ・ゲ
ート回路のＰＭＯＳのドレインのジャンクション容量が
４つ、ＮＭＯＳのドレインのジャンクション容量が４つ
の、合計８つである。

【００３０】また、図６に示すように、図３８に示すマ
ルチプレクサの、共通ノードＸにつくＰＮジャンクショ
ン容量ＰＮ−Ｊは、ＣＭＯＳ型クロックト・インバータ
回路のＰＭＯＳのドレインのジャンクション容量が４
つ、ＮＭＯＳのドレインのジャンクション容量が４つ
の、合計８つである。

【００３１】したがって、図１および図２に示す集積回
路装置は、マルチプレクサとしてして機能できながら
も、図３７並びに図３８に示したマルチプレクサに比べ
て、寄生容量が大幅に低減され、高速に動作する。

【００３２】さらに、データ信号Ａ，Ｂ，Ｃ，Ｄが高レ
ベル（プリチャージ状態）から、低レベルへ変化するた
めに、これらの信号が電源電圧ＶＤＤから、ＰＭＯＳの
しきい値電圧Ｖｔｈの絶対値だけ下がれば、ＰＭＯＳ２
（２-1〜２-4）が導通してデータ信号が共通ノードＸに
伝達される。このために、非常に高速に、データ信号
Ａ，Ｂ，Ｃ，Ｄを共通ノードＸに伝えることができる。

【００３３】これらの利点から、図１および図２に示す
集積回路装置は、図３７に示したマルチプレクサ、図３
８に示したマルチプレクサのいずれよりも、高速に動作
する。

【００３４】基本的な構成と動作は、以上に述べた如く
である。次に、この発明の第２の実施例について説明す
る。この第２の実施例は、この発明の具体的な応用例で
あり、この発明に係る集積回路装置を、ダイナミック型
ＲＡＭ（ＤＲＡＭ）のデータマルチプレクス回路に応用
したものである。

【００３５】図７は、この発明の第２の実施例に係るＤ
ＲＡＭの概略的なブロック図、図８は、図７に示す１６
メガビットセルアレーの一つをより詳細に示したブロッ
ク図、図９は、図８に示す２５６キロビットセルアレー
の一つをより詳細に示したブロック図、図１０は、図９
に示すＤＱバッファの一つをより詳細に示した回路図で
ある。

【００３６】図７に示すＤＲＡＭは、６４メガビットＤ
ＲＡＭである。図７に示すように６４メガビットＤＲＡ
Ｍは、４個の１６メガビットセルアレーＡ、Ｂ、Ｃ、Ｄ
を含む。

【００３７】さらに図８に示すように、各１６メガビッ
トセルアレーの中心には、ローデコーダが配置されてい
る。ローデコーダには、１３対のローアドレスＡ０Ｒ〜
Ａ１２Ｒ、ＢＡ０Ｒ〜ＢＡ１２Ｒが入力される。１６メ
ガビットセルアレーの一端には、カラムデコーダが配置
されている。カラムデコーダには、８対のカラムアドレ
スＡ０Ｃ〜Ａ７Ｃ、ＢＡ０Ｃ〜ＢＡ７Ｃが入力される。
１６メガビットセルアレーは、さらに６４個の２５６キ
ロビットセルアレーを含む。

【００３８】図９に示すように、２５６キロビットセル
アレー（ＡＲＹ）の両側には、ビット線対プリチャージ
回路（ＰＣ）、センスアンプ（ＳＡ）およびＤＱゲート
（ＤＱＧ）が配置されている。ビット線対プリチャージ
回路（ＰＣ）は、ビット線対間（ビット線対は、ビット
線ＢＬと反転ビット線ＢＢＬとを含む。）の電位差をイ
コライズし、ビット線対をプリチャージする。ビット線
対がプリチャージされた後、メモリセル（ＣＥＬＬ）か
らデータ信号が読み出される。このとき、ビット線対間
に、僅かな電位差が発生する。センスアンプ（ＳＡ）
は、この僅かな電位差を増幅する。ＤＱゲート（ＤＱ
Ｇ）は、センスアンプ（ＳＡ）で増幅されたデータ信号
を、信号ＣＳＬに基いて、データ線対（ＤＱ線対は、Ｄ
Ｑ線ＤＱと反転ＤＱ線ＢＤＱとを含む。）に伝達する。
信号ＣＳＬは、メモリセルアレーのカラムを選択するた
めの信号であり、カラムデコーダから出力される。この
実施例に係るＤＲＡＭでは、データ線対を、一個の２５
６Ｋセルアレー（ＡＲＹ）の両側に４対ずつ配置してい
る。

【００３９】この実施例に係るＤＲＡＭは、ノーマルリ
ード動作時、センスアンプ（ＳＡ）で増幅されたデータ
信号を、図９に示す４個のＤＱバッファ（ＤＱＢ）に入
力する。ＤＱバッファ（ＤＱＢ）に入力されたデータ信
号は、ＤＱバッファ（ＤＱＢ）で、さらに増幅される。
ＤＱバッファ（ＤＱＢ）で、さらに増幅されたデータ信
号は、リードライトデータ線対（リードライトデータ線
対は、リードライトデータ線ＲＷＤと反転リードライト
データ線ＢＲＷＤとを含む。）に入力される。

【００４０】図１０に示すように、ＤＱバッファ（ＤＱ
Ｂ）は、ＤＱ線対（ＤＱ、ＢＤＱ）間の電位差をイコラ
イズするＤＱ線イコライザ３００と、データ信号を、Ｄ
Ｑ線対から内部ＤＱ線対（ＤＱＩ、ＢＤＱＩ）に伝達す
る伝達ゲート３０２と、内部ＤＱ線対間の電位差をイコ
ライズする内部ＤＱ線イコライザ３０４と、内部ＤＱ線
対間の電位差を増幅するセンスアンプ３０６と、内部Ｄ
Ｑ線対のデータを、リードライトデータ線対（ＲＷＤ、
ＢＲＷＤ）に出力するＲＷＤ線対ドライビング回路３０
８とを含む。

【００４１】また、リードライトデータ線対間の電位差
をイコライズするＲＷＤ線イコライザ３１０が、リード
ライトデータ線ＲＷＤと反転リードライトデータ線ＢＲ
ＷＤとの間に接続されている。

【００４２】ＤＱ線イコライザ３００は、高電位電源端
子ＶＤＤとＤＱ線との間に直列に接続されたＰＭＯＳ３
２１と、電源端子ＶＤＤとＢＤＱ線との間に直列に接続
されたＰＭＯＳ３２２と、ＤＱ線とＢＤＱ線との間に直
列に接続されたＰＭＯＳ３２３とを含む。ＰＭＯＳｓ３
２１、３２２、３２３のゲートはそれぞれ、ＤＱ線イコ
ライズ信号ＣＥＱが供給される配線に接続されている。

【００４３】伝達ゲート３０２は、ＤＱ線とＤＱＩ線と
の間に直列に接続されたＰＭＯＳ３２４と、ＢＤＱ線と
ＢＤＱＩ線との間に直列に接続されたＰＭＯＳ３２５と
を含む。ＰＭＯＳｓ３２４、３２５のゲートはそれぞ
れ、反転ラッチ信号ＢＬＡＴＣＨの反転信号ＬＡＴＣＨ
が供給される配線に接続されている。

【００４４】内部ＤＱ線イコライザ３０４は、電源端子
ＶＤＤとＤＱＩ線との間に直列に接続されたＰＭＯＳ３
２６と、電源端子ＶＤＤとＢＤＱＩ線との間に直列に接
続されたＰＭＯＳ３２７と、ＤＱＩ線とＢＤＱＩ線との
間に直列に接続されたＰＭＯＳ３２８とを含む。ＰＭＯ
Ｓｓ３２６、３２７、３２８のゲートはそれぞれ、ＤＱ
線イコライズ信号ＣＥＱが供給される配線に接続されて
いる。

【００４５】センスアンプ３０６は、電源端子ＶＤＤと
ＤＱＩ線との間に直列に接続されたＰＭＯＳ３２９と、
電源端子ＶＤＤとＢＤＱＩ線との間に直列に接続された
ＰＭＯＳ３３０と、反転ラッチ信号ＢＬＡＴＣＨが供給
される配線とＤＱＩ線との間に直列に接続されたＮＭＯ
Ｓ３３１と、反転ラッチ信号ＢＬＡＴＣＨが供給される
配線とＢＤＱＩ線との間に直列に接続されたＮＭＯＳ３
３２とを含む。ＰＭＯＳ３２９のゲートはＢＤＱＩ線に
接続されている。ＰＭＯＳ３３０のゲートはＤＱＩ線に
接続されている。ＮＭＯＳ３３１のゲートはＢＤＱＩ線
に接続されている。ＮＭＯＳ３３２のゲートはＤＱＩ線
に接続されている。

【００４６】ＲＷＤ線対ドライビング回路３０８は、Ｄ
ＱＩ線に接続された入力端子を持つ２入力のＮＯＲゲー
ト３３３と、ＢＤＱＩ線に接続された入力端子を持つ２
入力のＮＯＲゲート３３４と、ＮＯＲゲート３３３の出
力端子と低電位電源端子ＧＮＤとの間に直列に接続され
たＮＭＯＳ３３５と、ＮＯＲゲート３３４の出力端子と
電源端子ＧＮＤとの間に直列に接続されたＮＭＯＳ３３
６と、ＲＷＤ線と電源端子ＧＮＤとの間に直列に接続さ
れたＮＭＯＳ３３７と、ＢＲＷＤ線と電源端子ＧＮＤと
の間に直列に接続されたＮＭＯＳ３３８とを含む。ＮＯ
Ｒゲート３３３、３３４それぞれの他方の入力端子は、
ＮＡＮＤゲート３３９の出力端子に接続されている。ブ
ロックセレクションのためのアドレス信号群ＡＤＤＲＥ
ＳＳは、ＮＡＮＤゲート３３９の複数の入力端子に入力
される。ＮＭＯＳｓ３３５、３３８のゲートはそれぞ
れ、ＮＯＲゲート３３４の出力端子に接続されている。
ＮＭＯＳｓ３３６、３３７のゲートはそれぞれ、ＮＯＲ
ゲート３３３の出力端子に接続されている。

【００４７】ＲＷＤ線イコライザ３１０は、電源端子Ｖ
ＤＤとＲＷＤ線との間に直列に接続されたＰＭＯＳ３４
０と、電源端子ＶＤＤとＢＲＷＤ線との間に直列に接続
されたＰＭＯＳ３４１と、ＲＷＤ線とＢＲＷＤ線との間
に直列に接続されたＰＭＯＳ３４２とを含む。ＰＭＯＳ
ｓ３４０、３４１、３４２のゲートはそれぞれ、ＲＷＤ
線反転イコライズ信号ＢＲＷＤＥＱＬが供給される配線
に接続されている。

【００４８】図１１は、図１０に示すＤＱバッファの動
作を示す動作波形図である。図１１に示すように、ＤＱ
線イコライズ信号ＣＥＱ、およびＲＷＤ線反転イコライ
ズ信号ＢＲＷＤＥＱＬがそれぞれ、高レベルのとき、Ｄ
Ｑ線イコライザ３００、内部ＤＱ線イコライザ３０４、
ＲＷＤ線イコライザ３１０はオフしている。また、反転
ラッチ信号ＢＬＡＴＣＨが、低レベルのとき、伝達ゲー
ト３０２はオフしている。

【００４９】この状態から、ＤＱ線イコライズ信号ＣＥ
Ｑ、およびＲＷＤ線反転イコライズ信号ＢＲＷＤＥＱＬ
をそれぞれ低レベル、反転ラッチ信号ＢＬＡＴＣＨを高
レベルにすると、ＤＱ線イコライザ３００、内部ＤＱ線
イコライザ３０４、ＲＷＤ線イコライザ３１０および伝
達ゲート３０２はそれぞれオンする。これらの回路がオ
ンされると、ＤＱ線対間の電位差、およびＲＷＤ線対間
の電位差がそれぞれ、高レベルにイコライズされる（高
レベルプリチャージ）。この後、ＤＱ線イコライズ信号
ＣＥＱおよびＲＷＤ線反転イコライズ信号ＢＲＷＤＥＱ
Ｌをそれぞれ高レベルとすると、ＤＱ線イコライザ３０
０、内部ＤＱ線イコライザ３０４、ＲＷＤ線イコライザ
３１０は、再びオフする。データ信号は、伝達ゲート３
０２を介して、ＤＱ線対から内部ＤＱ線対に伝達され
る。内部ＤＱ線対に伝達されたデータ信号は、ＲＷＤ線
対ドライビング回路３０８のＮＯＲゲート３３３、３３
４に入力される。ＮＯＲゲート３３３、３３４が、ＮＡ
ＮＤゲート３３９の出力信号によって、活性状態となっ
ていると、内部ＤＱ線対に伝達されたデータ信号のレベ
ルに応じて、ＮＭＯＳ３３７、３３８のいずれかがオン
する。例えばＮＭＯＳ３３８がオンすると、ＢＲＷＤ線
の電荷が、ＮＭＯＳ３３８を介して電源端子ＧＮＤに向
かって放電され、ＢＲＷＤ線の電位は、高レベルから低
レベルとなる。このとき、ＲＷＤ線の電位は、高レベル
のままである。このようにして、ＤＱ線対から、ＲＷＤ
線対へとデータ信号が伝えられる。

【００５０】なお、ＮＭＯＳ３３７がオンしたときに
は、ＲＷＤ線の電荷が放電されて、ＲＷＤ線の電位は高
レベルから低レベルとなる。このとき、ＢＲＷＤ線の電
位は、高レベルのままである。

【００５１】この実施例に係るＤＲＡＭでは、ローデコ
ーダを挟んで配置されている２個の２５６Ｋセルアレー
（ＡＲＹ）が同時に活性化され、図９に示すカラム選択
信号ＣＳＬにより両側４対ずつ、計８対のＤＱ線対にデ
ータが選択的に伝えられる。その後、８個のＤＱバッフ
ァ（ＤＱＢ）でデータ信号が増幅されて、８対のＲＷＤ
線にデータ信号が伝わることになる。このようなリード
動作は、４個の１６メガビットセルアレー全てにおいて
同時に平行して行われるので、結局チップ全体では８×
４＝３２ビットのデータがＲＷＤ線対を伝わってチップ
中央のリードマルチプレクサ＆ライトマルチプレクサ
（マルチプレクス回路）に入力されることなる。上記マ
ルチプレクサで５対のアドレス（Ａ７Ｃ〜Ａ１２Ｃ、Ｂ
Ａ７Ｃ〜ＢＡ１２Ｃ）によって１対のリードライトデー
タ線対ＲＷＤのデータが選択されてリードデータ線対Ｒ
Ｄに出力される。これが選択回路を経由して出力バッフ
ァーに入り、出力パッドＤｏｕｔに向けて出力される。
図１０に示すＤＱバッファは、リードライトデータ線対
のプリチャージレベルを“Ｈ”レベルにすることがで
き、ＤＲＡＭのマルチプレクス回路に、図１および図２
などに示した集積回路装置を用いることを可能とする。

【００５２】一方、ノーマルライト時は、上記の動作と
逆であり、チップの外から入力されたデータが、入力パ
ッドＤｉｎから、入力バッファに入力され、ライトデー
タ線対ＷＤ、ＢＷＤに出力される。そして、リードマル
チプレクサ＆ライトマルチプレクサで５対のアドレス
（Ａ７Ｃ〜Ａ１２Ｃ、ＢＡ７Ｃ〜ＢＡ１２Ｃ）によって
１対のリードライトデータ線対ＲＷＤが選択されて、今
度は、書込用ＤＱバッファ（図示せず）を通過して、Ｄ
Ｑ線対、並びにＤＱゲートを通り、ビット線対に入力さ
れる。これによって、データが、メモリセルに書き込ま
れる。

【００５３】尚、テストリード時の動作については後述
する。次に、上記ＤＲＡＭにおいて、この発明が適用さ
れているリードマルチプレクサ＆ライトマルチプレクサ
について説明する。

【００５４】図１２は図７に示すリードマルチプレクサ
＆ライトマルチプレクサの概略的なブロック図である。
図１２に示すように、リードマルチプレクサ＆ライトマ
ルチプレクサは、マルチプレクス信号発生回路１０と、
リードマルチプレクサ１１と、ライトマルチプレクサ１
２とを含む。

【００５５】発生回路１０は、５対のカラムアドレス
（Ａ８Ｃ〜Ａ１２Ｃ、ＢＡ８Ｃ〜ＢＡ１２Ｃ）から、８
本のマルチプレクス信号ＢＭＵＬ１〜ＢＭＵＬ８、およ
び４本のマルチプレクス信号ＢＭＵＬＡ〜ＢＭＵＬＤ、
合計１２本のマルチプレクス信号を発生させる。

【００５６】リードマルチプレクサ１１は、ノーマルリ
ード動作時およびテストリード動作時に使用される。ノ
ーマルリード動作時には、３２対のリードライトデータ
線対（ＲＷＤ１〜ＲＷＤ３２、ＢＲＷＤ１〜ＢＲＷＤ３
２）から、１２本のマルチプレクス信号ＢＭＵＬ１〜Ｂ
ＭＵＬ８、ＢＭＵＬＡ〜ＢＭＵＬＤを用いて１対だけ選
び出し、この選ばれた１対を、１対のリードデータ線対
（ＲＤ、ＢＲＤ）に電気的に接続する。

【００５７】また、テストリード動作時には、３２対の
リードライトデータ線対（ＲＷＤ１〜ＲＷＤ３２、ＢＲ
ＷＤ１〜ＢＲＷＤ３２）を全て選んで、３２対の全てを
１対のリードデータ線対（ＲＤ、ＢＲＤ）に電気的に接
続する。かつ全てのリードライトデータ線対に流れる信
号の論理和をとる。

【００５８】一方、ライトマルチプレクサ１２は、ノー
マルライト動作時およびテストライト動作時に使用され
る。ノーマルライト動作時には、３２対のリードライト
データ線対（ＲＷＤ１〜ＲＷＤ３２、ＢＲＷＤ１〜ＢＲ
ＷＤ３２）から、１２本のマルチプレクス信号ＭＵＬ１
〜ＭＵＬ８、ＢＭＵＬＡ〜ＢＭＵＬＤに用いて１対だけ
選び出し、１対のライトデータ線対（ＷＤ、ＢＷＤ）
を、上記選ばれたリードライトデータ線対に電気的に接
続する。

【００５９】また、テストライト動作時には、３２対の
リードライトデータ線対（ＲＷＤ１〜ＲＷＤ３２、ＢＲ
ＷＤ１〜ＢＲＷＤ３２）を全て選んで、１対のライトデ
ータ線対（ＷＤ、ＢＷＤ）を、３２対の全てに電気的に
接続する。

【００６０】次に、各部の構成を参照しながら、その動
作について説明する。図１３は、マルチプレクス信号発
生回路の回路図である。図１３に示すように、マルチプ
レクス信号発生回路１０は、１２個のマルチプレクス信
号発生用ゲート回路１４-1〜１４-12 を含む。１２個の
ゲート回路のうち、ゲート回路１４-1〜１４-8の８個は
それぞれ、３対のカラムアドレスＡ８Ｃ〜Ａ１０Ｃ、Ｂ
Ａ８Ｃ〜ＢＡ１０Ｃから、８本のマルチプレクス信号Ｂ
ＭＵＬ１〜ＢＭＵＬ８を発生させる。また、残りのゲー
ト回路１４-9〜１４-12 の４個は、２対のカラムアドレ
スＡ１１Ｃ、Ａ１２Ｃ、ＢＡ１１Ｃ、ＢＡ１２Ｃから、
４本のマルチプレクス信号ＢＭＵＬＡ〜ＢＭＵＬＤを発
生させる、これら１２個のゲート回路１４-1〜１４-12
の構成は、いずれもほぼ同様である。そこで、ゲート回
路１４-1〜１４-12 の構成を、マルチプレクス信号ＢＭ
ＵＬ１を発生させるゲート回路１４-1にのみ着目して説
明する。

【００６１】ゲート回路１４-1は、カラムアドレスＢＡ
８Ｃ、ＢＡ９Ｃ、ＢＡ１０Ｃの３本を入力とするＡＮＤ
ゲート１５と、この出力を一方の入力とし、その出力を
マルチプレクス信号ＢＭＵＬ１とするＮＯＲゲート１６
とを含む。

【００６２】また、ＮＯＲゲート１６の他方の入力には
テストモード信号ＴＥＳＴが入力されている。この信号
ＴＥＳＴは、ノーマルモード時に低レベルとなり、テス
トモード時に高レベルとなる。このために、ノーマルモ
ード時には、ＮＯＲゲート１６から、ＡＮＤゲート１５
の出力が反転されて出力されるようになり、マルチプレ
クス信号ＢＭＵＬ１の出力レベルは、ＡＮＤゲート１５
の出力レベルにより決定される。

【００６３】一方、テストモード時には、ＮＯＲゲート
１６は、ＡＮＤゲート１５の出力レベルに関わらず、常
にマルチプレクス信号ＢＭＵＬ１を低レベルとする。こ
のようにして生成された、１２本のマルチプレクス信号
ＢＭＵＬ１〜ＢＭＵＬ８、ＢＭＵＬＡ〜ＢＭＵＬＤは、
リードマルチプレクサ１１、並びにライトマルチプレク
サ１２にそれぞれ供給される。

【００６４】図１４は、リードマルチプレクサ１１の内
部構成を概略的に示すブロック図である。図１４に示す
ように、リードマルチプレクサ１１は、第１マルチプレ
クス段４００と、第２マルチプレクス段４０２とを含
む。

【００６５】第１マルチプレクス段４００は、４個のマ
ルチプレクス回路１７-1，１７-2，１７-3，１７-4を含
む。マルチプレクス回路１７-1は、マルチプレクス信号
ＢＭＵＬ１〜ＢＭＵＬ８に基いて、１６メガビットセル
アレーＡに接続された８対のリードライトデータ線対Ｒ
ＷＤ１〜ＲＷＤ８を、１対の内部リード線対ＲＤＡにマ
ルチプレクスする。同様に、マルチプレクス回路１７-2
は、マルチプレクス信号ＢＭＵＬ１〜ＢＭＵＬ８に基い
て、１６メガビットセルアレーＢに接続された８対のリ
ードライトデータ線対ＲＷＤ９〜ＲＷＤ１６を、１対の
内部リード線対ＲＤＢにマルチプレクスする。同様に、
マルチプレクス回路１７-3は、マルチプレクス信号ＢＭ
ＵＬ１〜ＢＭＵＬ８に基いて、１６メガビットセルアレ
ーＣに接続された８対のリードライトデータ線対ＲＷＤ
１７〜ＲＷＤ２４を、１対の内部リード線対ＲＤＣにマ
ルチプレクスする。同様に、マルチプレクス回路１７-4
は、マルチプレクス信号ＢＭＵＬ１〜ＢＭＵＬ８に基い
て、１６メガビットセルアレーＤに接続された８対のリ
ードライトデータ線対ＲＷＤ２５〜ＲＷＤ３２を、１対
の内部リード線対ＲＤＤにマルチプレクスする。

【００６６】第２マルチプレクス段４０２は、１個のマ
ルチプレクス回路１８を含む。マルチプレクス回路１８
は、マルチプレクス信号ＢＭＵＬＡ〜ＢＭＵＬＤに基い
て、４対の内部リード線対ＲＤＡ〜ＲＤＤを、１対のリ
ードデータ線対ＲＤにマルチプレクスする。

【００６７】図１５は、第１マルチプレクス段４００が
含む、マルチプレクス回路１７-1の回路図である。な
お、第１マルチプレクス段４００が含む、他のマルチプ
レクス回路１７-2〜１７-4はそれぞれ、マルチプレクス
回路１７-1と入力されるリードライトデータ線対が異な
るだけで回路構成はほぼ同一である。よって、第１マル
チプレクス段４００が含む、マルチプレクス回路の回路
構成は、マルチプレクス回路１７-1のみに着目して説明
することにする。

【００６８】マルチプレクス回路１７-1は、リードライ
トデータ線ＲＷＤ１〜ＲＷＤ８の８本を、１本の内部リ
ードデータ線ＲＤＡに統合する正相信号用マルチプレク
ス回路１９と、反転リードライトデータ線ＢＲＷＤ１〜
ＢＲＷＤ８の８本を、１本の反転内部リードデータ線Ｒ
ＤＡに統合する反転信号用マルチプレクス回路２０とを
含んでいる。

【００６９】正相信号用マルチプレクス回路１７は、図
１および図２に示した装置と同様の構成を有する。特に
異なる点は、データ信号伝達用ＰＭＯＳ群２（２-1〜２
-8）と出力選択用ＰＭＯＳ群３（３-1〜３-8）との直列
回路１０２が４本並列から８本並列になった点、データ
信号Ａ〜Ｄがリードライトデータ信号ＲＷＤ１〜ＲＷＤ
８になった点、並びに選択信号Ｂａ〜Ｂｄがマルチプレ
クス信号ＢＭＵＬ１〜ＢＭＵＬになった点である。

【００７０】また、共通ノードＸ₀ には、インバータ２
１の入力が接続され、このインバータ２１が、出力信号
である内部リードデータ信号ＲＤＡを出力する。尚，図
１５中、参照符号ＶＤは集積回路内における高電位電源
（この実施例では電位ＶＤＤ）を示し、参照符号ＶＳ
（この実施例では接地電位ＧＮＤ）は集積回路内におけ
る低電位電源を示している。

【００７１】反転信号用マルチプレクス回路２０も、正
相信号用マルチプレクス回路１９と同様の構成である。
ただし、逆相信号用であるから、リードライトデータ信
号ＲＷＤ１〜ＲＷＤ８が、反転リードライトデータ信号
ＢＲＷＤ１〜ＢＲＷＤ８になっている。

【００７２】尚、逆相信号用マルチプレクス回路２０の
回路素子においてはそれぞれ、データ信号伝達用ＰＭＯ
Ｓ群には参照符号２´-1〜２´-8を、出力選択用ＰＭＯ
Ｓ群には参照符号３´-1〜３´-8を、共通ノードＢＸ₀
をプリチャージするためのＮＭＯＳには参照符号４´
を、さらに共通ノードに入力を接続したインバータには
参照符号２１´を付すことで、正相信号用マルチプレク
ス回路１９の回路素子と対応させ、その説明は省略す
る。

【００７３】図１６は、第２マルチプレクス段４０２が
含む、マルチプレクス回路１８の回路図である。マルチ
プレクス回路１８は、マルチプレクス回路１７-1〜１７
-4と同様、正相信号用マルチプレクス回路２２と、反転
信号用マルチプレクス回路２３とを含んでいる。マルチ
プレクス回路２２は、内部リードデータ線ＲＤＡ〜ＲＤ
Ｄの４本を、１本のリードデータ線ＤＡに統合する。マ
ルチプレクス回路２３は、反転内部リードデータ線ＢＲ
ＤＡ〜ＢＲＤＤの４本を、１本の反転内部リードデータ
線ＢＲＤに統合する。

【００７４】正相信号用マルチプレクス回路２２は、図
１および図２に示した装置と同様の構成を有する。特に
異なる点は、データ信号伝達用ＰＭＯＳ群２（２-9〜２
-12）のそれぞれに、内部リードデータ信号ＲＤＡ〜Ｒ
ＤＤが供給される点、並びに出力選択用ＰＭＯＳ群３
（３-9〜３-12 ）にマルチプレクス信号ＢＭＵＬＡ〜Ｂ
ＭＵＬＤが供給される点である。

【００７５】また、共通ノードＸ₁ には、インバータ２
４の入力が接続され、このインバータ２４が、出力信号
であるリードデータ信号ＲＤを出力する。反転信号用マ
ルチプレクス回路２３も、正相信号用マルチプレクス回
路２２と同様の構成である。ただし、逆相信号用である
ので、データ信号伝達用ＰＭＯＳ２-9〜２-12 のゲート
には、反転内部リードデータ信号ＢＲＤＡ〜ＢＲＤＤが
供給される。

【００７６】尚、逆相信号用マルチプレクス回路２３の
回路素子においてはそれぞれ、データ信号伝達用ＰＭＯ
Ｓ群には参照符号２´-9〜２´-12 を、出力選択用ＰＭ
ＯＳ群には参照符号３´-9〜３´-12 を、共通ノードＢ
Ｘ₁ をプリチャージするためのＮＭＯＳには参照符号４
´を、さらに共通ノードに入力を接続したインバータに
は参照符号２４´を付すことで、正相信号用マルチプレ
クス回路２２の回路素子と対応させ、その説明は省略す
る。

【００７７】上記リードマルチプレクサでは、マルチプ
レクス回路が複数段に分けられている。このようにマル
チプレクス回路を複数段に分けると、３２対のリードラ
イトデータ線ＲＷＤを、一段のマルチプレクス回路で、
１対のリードデータ線対ＲＤにまで選択するよりも、リ
ードデータ線対ＲＤに付加される寄生容量を、さらに軽
減することができる。

【００７８】また、第１マルチプレクス段４００が含
む、マルチプレクス回路１７-1〜１７-4の出力信号線、
即ち４対のリードデータ線対ＲＤＡ〜ＲＤＤに１つず
つ、合計４個の出力バッファを設ける。そして、第２マ
ルチプレクス段４０２が含むマルチプレクス回路１８を
非活性とし、１対のリードデータ線対と１個の出力バッ
ファとを接続するようにする。このように構成すれば、
×１ビット構成のＤＲＡＭに代わり、×４ビット構成の
ＤＲＡＭを得ることができる。

【００７９】このような、出力ビット数の変更を、ＤＲ
ＡＭチップに付加された切換機能、あるいは配線パター
ンの変更などで行えば、１つのＤＲＡＭチップから、×
１ビット構成、×４ビット構成のいずれのＤＲＡＭをも
得ることができる。

【００８０】このようなマルチプレクス回路を複数段に
分けた構成は、寄生容量を低減できること、×１ビット
構成および×４ビット構成のいずれかを選択できるＤＲ
ＡＭを簡単に得られることから、この発明にとって、好
適である。

【００８１】図１７は、出力ビット数を変更できるＤＲ
ＡＭのリードマルチプレクサのブロック図である。図１
７に示すように、第１マルチプレクス段４００と第２マ
ルチプレクス段４０２とを互いに接続するリードデータ
線対ＲＤＡ〜ＲＤＤには、スイッチ回路群４５０が設け
られている。スイッチ回路群４５０は、リードデータ線
対に１つずつ設けられたスイッチ回路４５１-1〜４５１
-4を含む。スイッチ回路４５１-1〜４５１-4は、リード
データ線対ＲＤＡ〜ＲＤＤを、第２マルチプレクス段４
０２、および出力バッファ群４５２のいずれか一方に切
り換えて接続する。この切り換えは、切り換え信号×４
の電位レベルに基いて行われる。出力バッファ群４５２
は、４対のリードデータ線対ＲＤＡ〜ＲＤＤに対応し
た、４個の出力バッファ４５３-1〜４５３-4を含む。出
力バッファ４５３-1は、×１ビット構成のとき、および
×４ビット構成のときのいずれに状態でも使用される。
このため、スイッチ回路４５４を介して、リードデータ
線対ＲＤおよびスイッチ回路４５１-1に接続されてい
る。スイッチ回路４５４も、スイッチ回路４５１-1〜４
５１-4と同様な切り換えを行う。この切り換えも、切り
換え信号×４の電位レベルに基いて行われる。他の出力
バッファ４５３-2〜４５３-4は、×４ビット構成のとき
のみ、使用される。

【００８２】また、マルチプレクス信号ＢＭＵＬＡ〜Ｂ
ＭＵＬＤ、およびプリチャージ信号ＰＲＣＨは、信号非
活性化回路４５５を介して、第２マルチプレクス段４０
２のマルチプレクス回路１８に入力される。信号非活性
化回路４５５は、信号線に１つずつ設けられたＯＲゲー
ト回路４５６-1〜４５６-4およびＡＮＤゲート回路４５
６-5を含む。ＯＲゲート回路４５６-1〜４５６-4の一方
の入力にはそれぞれ、信号ＢＭＵＬＡ〜ＢＭＵＬＤが入
力され、他方の入力にはそれぞれ、切り換え信号Ｂ×４
が入力される。ＡＮＤゲート回路４５６-5の一方の入力
にはそれぞれ、信号ＰＲＣＨが入力され、他方の入力に
はそれぞれ、切り換え信号×４が入力される。

【００８３】切り換え信号×４が高レベルのときには、
ＯＲゲート回路４５６-1〜４５６-4およびＡＮＤゲート
回路４５６-5の出力はそれぞれ、信号ＢＭＵＬＡ〜ＢＭ
ＵＬＤ、ＰＲＣＨの電位レベルに応じて変化する。この
ため、マルチプレクス回路１８は活性となる。

【００８４】また、切り換え信号×４が低レベルのとき
には、ＯＲゲート回路４５６-1〜４５６-4の出力は高レ
ベルに固定され、ＡＮＤゲート回路４５６-5の出力は低
レベルに固定される。このため、マルチプレクス回路１
８は非活性となる。

【００８５】図１８は、図１７に示すスイッチ回路の回
路図である。図１８には、特にスイッチ回路４５１-1、
およびスイッチ回路４５４の回路図が示されている。図
１８に示すように、スイッチ回路４５１-1は、４個のＣ
ＭＯＳ型トランスファ・ゲート回路４７０-1〜４７０-4
を含む。切り換え信号×４は、ゲート回路４７０-1のＰ
ＭＯＳのゲート、ゲート回路４７０-2のＰＭＯＳのゲー
ト、ゲート回路４７０-3のＮＭＯＳのゲート、ゲート回
路４７０-4のＮＭＯＳのゲートにそれぞれ入力される。
また、反転切り換え信号Ｂ×４は、ゲート回路４７０-1
のＮＭＯＳのゲート、ゲート回路４７０-2のＮＭＯＳの
ゲート、ゲート回路４７０-3のＰＭＯＳのゲート、ゲー
ト回路４７０-4のＰＭＯＳのゲートにそれぞれ入力され
る。

【００８６】このようなスイッチ回路４５１-1である
と、切り換え信号×４が高レベルのとき、ゲート回路４
７０-3およびゲート回路４７０-4がオンし、ゲート回路
４７０-1およびゲート回路４７０-2がオフする。このた
め、リードデータ線ＲＤＡおよびＢＲＤＡは、マルチプ
レクス回路１８に接続される。

【００８７】また、切り換え信号×４が低レベルのと
き、ゲート回路４７０-1およびゲート回路４７０-2がオ
ンし、ゲート回路４７０-3およびゲート回路４７０-4が
オフする。このため、リードデータ線ＲＤＡおよびＢＲ
ＤＡは、スイッチ回路４５４に接続される。

【００８８】スイッチ回路４５４は、４個のＣＭＯＳ型
トランスファ・ゲート回路４７１-1〜４７１-4を含む。
切り換え信号×４は、ゲート回路４７１-1のＰＭＯＳの
ゲート、ゲート回路４７１-2のＰＭＯＳのゲート、ゲー
ト回路４７１-3のＮＭＯＳのゲート、ゲート回路４７１
-4のＮＭＯＳのゲートにそれぞれ入力される。また、反
転切り換え信号Ｂ×４は、ゲート回路４７１-1のＮＭＯ
Ｓのゲート、ゲート回路４７１-2のＮＭＯＳのゲート、
ゲート回路４７１-3のＰＭＯＳのゲート、ゲート回路４
７１-4のＰＭＯＳのゲートにそれぞれ入力される。

【００８９】このようなスイッチ回路４５４であると、
切り換え信号×４が高レベルのとき、ゲート回路４７１
-3およびゲート回路４７１-4がオンし、ゲート回路４７
１-1およびゲート回路４７１-2がオフする。このため、
リードデータ線ＲＤおよびＢＲＤは、出力バッファ４５
３-1に接続される。

【００９０】また、切り換え信号×４が低レベルのと
き、ゲート回路４７１-1およびゲート回路４７１-2がオ
ンし、ゲート回路４７１-3およびゲート回路４７１-4が
オフする。このため、スイッチ回路４５１-1を介したリ
ードデータ線ＲＤＡおよびＢＲＤＡが、出力バッファ４
５３-1に接続される。

【００９１】他のスイッチ回路４５１-2〜４５１-4の回
路は、スイッチ回路４５１-1の回路とほぼ同様である。
異なる部分は、スイッチ４５４を介さずに、出力バッフ
ァ４５３-2〜４５３-4に直接に接続されることである。
したがって、スイッチ回路４５１-2〜４５１-4の回路の
図示は省略することにする。

【００９２】以上、図１７および図１８に示したリード
マルチプレクサを有したＤＲＡＭであると、切り換え信
号×４を高レベルとすることによって、ＤＲＡＭを×１
ビット構成にでき、反対に切り換え信号×４を低レベル
とすることによって、ＤＲＡＭを×４ビット構成にでき
る。

【００９３】次に、リードマルチプレクサによる、ノー
マルリード動作について説明する。なお、この説明は、
ＤＲＡＭが×１ビット構成であるときを例として行う。
図１９および図２０はそれぞれ、リードマルチプレクサ
１１の動作を示す動作波形図である。

【００９４】図１９に示すように、当初、リードライト
データ線対ＲＷＤ１〜ＲＷＤ８は全て高（Ｈ）レベルな
っている。リードライトデータ線対ＲＷＤ１〜ＲＷＤ８
の全てが、図１０に示したＤＱバッファにて、予め、高
電位ＶＣＣに充電されているからである。また、リード
マルチプレクサ１１をプリチャージしておくプリチャー
ジ信号ＰＲＣＨは高レベルとなっている。また、マルチ
プレクス信号ＢＭＵＬ１〜ＢＭＵＬ８は、マルチプレク
ス信号ＢＭＵＬ２のみ低（Ｌ）レベル、他は全て高レベ
ルとなっている。

【００９５】このような状態から、プリチャージ信号Ｐ
ＲＣＨを高レベルから、低レベルへと移行させる。これ
で、リードマルチプレクサ１１が活性となる。続いて、
リードライトデータ線対ＲＷＤ１〜ＲＷＤ８にメモリセ
ルからのデータを読み出す。すると、線対のうちのいず
れか一方のみ、その電位が低レベルに落ちる。例えば図
１９では、リードライトデータ線対ＲＷＤ１は高レベル
のままで、その反転リードライトデータ線対ＢＲＷＤ１
のみ低レベルに落ちる。また、リードライトデータ線対
ＲＷＤ２においては、その電位が低レベルに落ちるが、
その反転リードライトデータ線対ＢＲＷＤ２は高レベル
のままである。

【００９６】このようにリードライトデータ線対ＲＷＤ
に電位差が出ることで、データ信号が、リードライトデ
ータ線対ＲＷＤまで読み出されたことになる。データ信
号が、リードライトデータ線対ＲＷＤまで読み出される
と、リードマルチプレクサ１１のうち、第１マルチプレ
クス段４００のマルチプレクス回路１７-1〜１７-4にデ
ータ信号が入力される。ここで、リードライトデータ線
対ＲＷＤ１、ＲＷＤ２の２対のみに着目して説明する
と、図１５に示すマルチプレクス回路１７-1のＰＭＯＳ
２-1は、データ信号ＲＷＤ１が高レベルであるから遮断
し、反対にＰＭＯＳ２´-1は、データ信号ＢＲＷＤ１が
低レベルであるから導通する。また、ＰＭＯＳ２-2は、
データ信号ＲＷＤ２が低レベルであるから導通し、反対
にＰＭＯＳ２´-2は、データ信号ＢＲＷＤ１が高レベル
であるから遮断する。また、マルチプレクス回路１７-1
には、第１マルチプレクス段用のマルチプレクス信号Ｂ
ＭＵＬ１〜ＢＭＵＬ８が入力されている。ここで、マル
チプレクス信号ＢＭＵＬ１、ＢＭＵＬ２のみに着目して
説明すると、ＰＭＯＳ３-1および３´-1は信号ＢＭＵＬ
１が高レベルであるから遮断し、反対にＰＭＯＳ３-2お
よび３´-2は信号ＢＲＷＤ２が低レベルであるから導通
する。よって、８対のリードライトデータ線対ＲＷＤの
うち、ＲＷＤ２の１対のみが選ばれ、この１対が、内部
リードデータ線対ＲＤＡに電気的に接続されることにな
る。

【００９７】リードライトデータ線対ＲＷＤ２のデータ
は、共通ノードＸ₀ 、ＢＸ₀ のいずれを充電するかで、
内部リードデータ線対ＲＤＡに伝えられる。図１９に示
す場合であると、リードライトデータ線ＲＷＤ２が低レ
ベル、反転リードライトデータ線ＢＲＷＤ２が高レベル
であるから、共通ノードＸ₀ が高レベルに充電され、共
通ノードＢＸ₀ は低レベルのままである。これら共通ノ
ードＸ₀ 、ＢＸ₀ の電位はインバータ２１、２１´にそ
れぞれ入力される。インバータ２１のみ、出力信号の電
位を反転させるから、図２０に示すように、内部リード
データ線ＲＤＡのみが低レベルに落ち、反転内部リード
データ線ＢＲＤＡの電位は高レベルのままである。

【００９８】このような動作が、他の３個のマルチプレ
クス回路１７-2〜１７-4でもパラレルに行われ、内部リ
ードデータ線対ＲＤＡ〜ＲＤＤにそれぞれ電位差が出
る。これで、データ信号が、内部リードデータ線対ＲＤ
Ａ〜ＲＤＤまで読み出されたことになる。

【００９９】データ信号が、内部リードデータ線対ＲＤ
Ａ〜ＲＤＤまで読み出されると、リードマルチプレクサ
１１のうち、第２マルチプレクス段４０２のマルチプレ
クス回路１８にデータが入力される。また、マルチプレ
クス回路１８には第２マルチプレクス段用のマルチプレ
クス信号ＢＭＵＬＡ〜ＢＭＵＬＤが入力されている。図
２０に示すように、マルチプレクス信号ＢＭＵＬＡ〜Ｂ
ＭＵＬＤのうち、信号ＢＭＵＬＡのみが低レベルで、他
は全て高レベルである。即ち、図１６に示すＰＭＯＳ３
-9および３´-9がそれぞれ導通し、他の出力選択用ＰＭ
ＯＳ群３は全て遮断している。よって、４対の内部リー
ドデータ線対のうち、ＲＤＡの１対のみが選ばれ、この
１対が、リードデータ線対ＲＤに電気的に接続されるこ
とになる。

【０１００】内部リードデータ線対ＲＤＡのデータは、
共通ノードＸ₁ 、ＢＸ₁ のいずれを充電するかで、リー
ドデータ線対ＲＤに伝えられる。図２０に示す場合であ
ると、内部リードデータ線ＲＤＡが低レベル、反転内部
リードデータ線ＢＲＤＡが高レベルであるから、共通ノ
ードＸ₁ が高レベルに充電され、共通ノードＢＸ₁ は低
レベルのままである。これら共通ノードＸ₁ 、ＢＸ₁ の
電位はインバータ２４、２４´にそれぞれ入力される。
インバータ２４のみ、出力信号の電位を反転させるか
ら、図２０に示すように、リードデータ線ＲＤのみが低
レベルに落ち、他方のリードデータ線ＢＲＤの電位は高
レベルのままである。

【０１０１】このようにして、リードデータ線対ＲＤに
電位差が出ることで、データ信号がリードデータ線対Ｒ
Ｄまで読み出される。リードデータ線対ＲＤまで読み出
されたデータ信号は、出力バッファに入力される。

【０１０２】なお、ＤＲＡＭが×４ビット構成であると
きには、第２マルチプレクス段４０２が動作せず、内部
リードデータ線対ＲＤＡ〜ＲＤＤまで読み出された信号
が、第１マルチプレクス段４００から直接に出力バッフ
ァに入力される。

【０１０３】次に、テスト回路について説明する。ま
ず、図７に示すように、テスト回路（Ｔ．Ｃ）は、リー
ドマルチプレクサ＆ライトマルチプレクサと出力バッフ
ァとの間に配置されている。さらにテスト回路（Ｔ．
Ｃ）と出力バッファとの間には選択回路（Ｓ．Ｃ）が配
置されている。選択回路（Ｓ．Ｃ）は、ノーマルリード
動作時にはリードデータ線ＲＤおよび反転リードデータ
線ＢＲＤそれぞれを直接に出力バッファの入力に電気的
に接続させる。一方、テストリード動作時にはリードデ
ータ線ＲＤおよび反転リードデータ線ＢＲＤそれぞれ
を、テスト回路（Ｔ．Ｃ）に入力し、テスト回路（Ｔ．
Ｃ）でのテスト結果を示す出力結果を、出力バッファの
入力に電気的に接続させる。

【０１０４】図２１は、図７に示すテスト回路の回路図
である。図２１に示すように、テスト回路（Ｔ．Ｃ）
は、リードデータ線ＲＤ、反転リードデータ線ＢＲＤが
それぞれ入力される二入力型のＮＡＮＤゲート２５と、
リードデータ線ＲＤ、反転リードデータ線ＢＲＤがそれ
ぞれ入力される二入力型のＮＯＲゲート２６と、ＮＡＮ
Ｄゲート２５の出力、並びにＮＯＲゲート２６の出力が
それぞれ入力されるＸＯＲ（エクスクルーシブオア）ゲ
ート２７とを含む。

【０１０５】ＸＯＲゲート２７の出力はテストリードデ
ータ線ＴＲＤに接続されているとともに、インバータ２
８を介してから、反転テストリードデータ線ＢＴＲＤに
接続されている。

【０１０６】図２２は、図７に示す選択回路の回路図で
ある。図２２に示すように、選択回路（Ｓ．Ｃ）は、リ
ードデータ線ＲＤが入力に接続されるＣＭＯＳ型のトラ
ンスファゲート２９と、反転リードデータ線ＢＲＤが入
力に接続されるＣＭＯＳ型のトランスファゲート２９´
と、テストリードデータ線ＴＲＤが入力に接続されるＣ
ＭＯＳ型のトランスファゲート３０と、反転テストリー
ドデータ線ＢＴＲＤが入力に接続されるＣＭＯＳ型のト
ランスファゲート３０´とを含む。

【０１０７】トランスファゲート２９のＰＭＯＳゲー
ト、トランスファゲート２９´のＰＭＯＳゲートにはそ
れぞれテスト信号ＴＥＳＴが入力され、トランスファゲ
ート２９のＮＭＯＳゲート、トランスファゲート２９´
のＮＭＯＳゲートにはそれぞれ反転テスト信号ＢＴＥＳ
Ｔが入力される。また、トランスファゲート３０のＰＭ
ＯＳゲート、トランスファゲート３０´のＰＭＯＳゲー
トにはそれぞれ反転テスト信号ＢＴＥＳＴが入力され、
トランスファゲート３０のＮＭＯＳゲート、トランスフ
ァゲート３０´のＮＭＯＳゲートにはそれぞれテスト信
号ＴＥＳＴが入力される。トランスファゲート２９およ
び２９´は、ノーマル動作時、即ちテスト信号ＴＥＳＴ
が低レベルの時のみ導通する。また、トランスファゲー
ト３０および３０´は、テスト動作時、即ちテスト信号
ＴＥＳＴが高レベルの時のみ導通する。よって、選択回
路は、ノーマル動作時、リードデータ線対ＲＤを、出力
線対ＯＵＴに電気的に接続し、一方、テスト動作時、テ
ストリードデータ線対ＴＲＤを、出力線対ＯＵＴに電気
的に接続する。

【０１０８】次に、テストモードの時の動作について説
明する。テストリード時、３２本のリードライトデータ
線対ＲＷＤ全てにデータ信号を、同時に読み出す（以
下、３２ビットのデータ信号という）。この後、３２ビ
ットのデータ信号は、第１マルチプレクス段４００のマ
ルチプレクス回路１７-1〜１７-4に入力され、ここで第
１回目の論理和演算が為され、さらに論理和演算が為さ
れたデータ信号は、第２マルチプレクス段４０２のマル
チプレクス回路１８で論理和演算に入力され、ここで第
２回目の論理和演算が為される。これは、図１３に示し
たように、テストモード時、ＴＥＳＴ信号を高レベルと
し、１２本のマルチプレクス信号ＢＭＵＬ１〜ＢＭＵＬ
８、ＢＭＵＬＡ〜ＢＭＵＬＤの全てを、低レベル（全選
択状態）とするためである。第２回目の論理和演算が為
されたデータ信号は、リードデータ線対ＲＤに読み出さ
れる。

【０１０９】テストリード時では、同じデータを複数の
メモリセルに書き込む。そして、これらの複数のメモリ
セルから、同時にデータを読み出す。このため、メモリ
セルから読み出された、３２ビットのデータ信号は、全
て同一であることが正しい。

【０１１０】メモリセルから読み出された３２ビットの
データ信号の全てにエラーが無ければ、リードデータ線
ＲＤの電位および反転リードデータ線ＢＲＤの電位は、
一方が高レベル、他方が低レベルに、必ずなる。

【０１１１】この現象を簡単に説明する。図２３は、図
１５に示すマルチプレクス回路１７-1の動作状態を、模
式的に示した図である。図１５では、８ビットのデータ
信号が示されているので、図２３には、８ビットのデー
タ信号が示されていることになる。８ビットのデータ信
号が全て同一であれば、図２３に示すように、ＰＭＯＳ
２-1〜２-8は全てオフしたとき、ＰＭＯＳ２´-1〜２´
-8は全てオンする。この現象は、他のマルチプレクス回
路１７-2〜１７-4でも、同様に起こる。このため、内部
リードデータ線ＲＤＡ〜ＲＤＤの電位は全て高レベルと
なり、反転内部リードデータ線ＢＲＤＡ〜ＢＲＤＤの電
位は全て低レベルとなる。これは、マルチプレクス回路
１８の入力データ信号が全て同一となることを示す。よ
って、リードデータ線ＲＤの電位および反転リードデー
タ線ＢＲＤの電位は、一方が高レベル、他方が低レベル
となる。

【０１１２】このような論理和演算が為された後のデー
タ信号を、図２１に示すテスト回路（Ｔ．Ｃ）に入力す
ると、ＮＡＮＤゲート２５は高レベルの信号を出力し、
ＮＯＲゲート２６は低レベルの信号を出力する。したが
って、ＸＯＲゲート２７には、高レベルの信号と、低レ
ベルの信号とが入力され、ＸＯＲゲート２７は、高レベ
ルの信号を出力する。よって、テストリードデータ線Ｔ
ＲＤの電位は高レベル、反転テストリードデータ線ＢＴ
ＲＤの電位は低レベルとなる。これで、テストされた後
のデータ信号が、テストリードデータ線対ＴＲＤに読み
出されたことになる。テストされた後のデータ信号は、
選択回路（Ｓ．Ｃ）を介して出力バッファに入力され
る。この後、出力バッファの出力に接続された、図示せ
ぬ出力パッドからは、例えば“Ｈ”のデータが出力され
る。

【０１１３】一方、メモリセルから読み出された３２ビ
ットのデータ信号に、１つでもエラーがあれば、リード
データ線ＲＤ、反転リードデータ線ＢＲＤは共に、低レ
ベルになってしまう。

【０１１４】この現象を簡単に説明する。図２４は、図
２３と同様、図１５に示すマルチプレクス回路１７-1の
動作状態を、模式的に示した図である。８ビットのデー
タ信号のうち、１つがエラーし、ＰＭＯＳ２-4のみがオ
ンしたとする。すると、ここに電流が流れ、共通ノード
Ｘ₀ が高レベルにチャージされる。このため、内部リー
ドデータ線ＲＤＡの電位は低レベルとなる。反転内部リ
ードデータ線ＢＲＤＡは、当然低レベルである。これ
は、マルチプレクス回路１８の入力データ信号ＲＤＡ〜
ＲＤＤ、ＢＲＤＡ〜ＢＲＤＤの一つがエラーすることを
示す。マルチプレクス回路１８の、エラーした入力デー
タ信号が入力されたＰＭＯＳは、図２４に示すＰＭＯＳ
２-4と同様にオンする。よって、リードデータ線ＲＤの
電位および反転リードデータ線ＢＲＤの電位は、共に低
レベルとなる。

【０１１５】このような論理和演算された後のデータ信
号を、図２１に示すテスト回路（Ｔ．Ｃ）に入力する
と、ＮＡＮＤゲート２５は高レベルの信号を出力する
が、ＮＯＲゲート２６が低レベルに代わり、高レベルの
信号を出力するようになる。このため、ＸＯＲゲート２
７には、高レベルの信号と、高レベルの信号とが入力さ
れるようになり、ＸＯＲゲート２７は、低レベルの信号
を出力する。よって、テストリードデータ線ＴＲＤの電
位は上記と逆に低レベル、反転テストリードデータ線Ｂ
ＴＲＤも上記と逆に高レベルとなる。したがって、図示
せぬ出力パッドからは、今度は上記と逆に、例えば
“Ｌ”のデータが出力される。

【０１１６】このように、この発明に係る集積回路装置
では、マルチプレクス信号の全てを選択状態とし、かつ
入力データ信号を全て入力すれば、入力データ信号の論
理和演算ができる。この論理和演算の機能を使って、Ｄ
ＲＡＭのテスト回路を作れば、テスト回路を簡略化する
ことができる。

【０１１７】次に、ライトマルチプレクサについて説明
する。図２５は、図１２に示すライトマルチプレクサの
ブロック図である。図２５に示すように、ライトマルチ
プレクサ１２は、３２対のリードライトデータ線に、１
つずつ設けられたリードライトデータ線対選択回路３１
を含む。この実施例に係るＤＲＡＭでは、３２対のリー
ドライトデータ線対ＲＷＤ１〜ＲＷＤ３２を持つので、
選択回路３１の数は、選択回路３１-1〜３１-32 の、合
計３２器である。

【０１１８】３２器の選択回路３１はそれぞれ、リード
ライトデータ線対をドライビングする、リードライトデ
ータ線対ドライビング回路３５（３５-1〜３５-32 ）
と、３２器のドライビング回路３５-1〜３５-32 の一つ
を、マルチプレクス信号ＢＭＵＬ１〜ＢＭＵＬ８、ＢＭ
ＵＬＡ〜ＢＭＵＬＤに基いて、選択して活性化させるド
ライビング回路活性化回路（Ａ．Ｃ）３２（３２-1〜３
２-32 ）とを含む。選択回路３２-1〜３２-32 は、ドラ
イビング回路３５-1〜３５-32 に１つずつ設けられてい
る。

【０１１９】３２器のドライビング回路３５はそれぞ
れ、入力端をライトデータ線ＷＤに接続し、出力端をリ
ードライトデータ線ＲＷＤに接続したインバータ３６
（３６-1〜３６-32 ）と、入力端を反転ライトデータ線
ＢＷＤに接続し、出力端を反転リードライトデータ線Ｂ
ＲＷＤに接続したインバータ３７（３７-1〜３７-32 ）
とを含む。インバータ３６は、活性化回路（Ａ．Ｃ）３
２の出力信号φと、その反転信号Ｂφとが入力されたと
きのみ、リードライトデータ線ＲＷＤに信号を出力す
る。インバータ３７も同様に、活性化回路（Ａ．Ｃ）３
２の出力信号φと、その反転信号Ｂφとが入力されたと
きのみ、反転リードライトデータ線ＢＲＷＤに信号を出
力する。

【０１２０】図２６は、図２５に示す選択回路の回路図
である。図２６には、特に選択回路３１-1が示されてい
る。図２６に示すように、活性化回路３２-1は、三入力
型のＯＲゲート３３と、二入力型のＮＡＮＤゲート３４
とを含む。ＯＲゲート３３には、マルチプレクス信号Ｂ
ＭＵＬ１、ＢＭＵＬＡ、および書き込みタイミング信号
ＷＲＴがそれぞれ入力される。ＮＡＮＤゲート３４に
は、ＯＲゲート３３の出力、および反転テスト信号ＢＴ
ＥＳＴがそれぞれ入力される。ＮＡＮＤゲート３４は、
活性化回路３２-1の出力信号φを出力する。

【０１２１】ノーマルモード時、反転テスト信号ＴＥＳ
Ｔが高レベルとなっている。このため、活性化回路３２
-1からは、ＯＲゲート３３の出力信号が、ＮＡＮＤゲー
ト３４の出力端から、電位レベルが反転されて出力され
る。即ち、活性化回路３２-1の出力信号φの電位レベル
は、ＯＲゲート３３の出力の電位レベルにより決定され
る。

【０１２２】一方、テストモード時、反転テスト信号Ｔ
ＥＳＴが低レベルとなる。このため、ＮＡＮＤゲート３
４は、ＯＲゲート３３の出力レベルに関わらず、その出
力を常に高レベルとする。即ちゲート回路３２-1は、図
１３に示した、マルチプレクス信号を出力するゲート回
路１４-1〜１４-12 と同様な機能を有している。

【０１２３】他の活性化回路３２-2〜３２-32 も、入力
されるマルチプレクス信号が異なるだけで、ほぼ活性化
回路３２-2〜３２-32 と同様な回路である。次に、ライ
ト動作について説明する。

【０１２４】ノーマルライト時には、活性化回路３２-1
〜３２-32 のいずれか１つが、高レベルの電位を出力
し、ドライビング回路３５-1〜３５-32 のうちの１つを
活性化させる。これによって、１対のライトデータ線対
ＷＤが、１対のリードライトデータ線対ＲＷＤに、電気
的に接続される。そして、チップの外部から入力された
データ信号は、この選ばれた１対のリードライトデータ
線対ＲＷＤに入力される。この後、入力されたデータ信
号は、書込用の、図示せぬＤＱバッファを介してデータ
線対ＤＱに入力され、ＤＱゲートを介してビット線対Ｂ
Ｌに入力される。このようにして、書込選択されていた
メモリセルにデータが書き込まれる。

【０１２５】また、テストライト時には、活性化回路３
２-1〜３２-32 が全て高レベルの電位を出力し、ドライ
ビング回路３５-1〜３５-32 の全てを活性化させる。こ
れによって、１対のライトデータ線対ＷＤが、全てのリ
ードライトデータ線対ＲＷＤに、電気的に接続される。
そして、チップの外部から入力されたデータ信号が、全
てのリードライトデータ線対ＲＷＤに入力される。この
後、入力されたデータ信号は、書込用の、図示せぬＤＱ
バッファを介して３２対のデータ線対ＤＱに入力され、
ＤＱゲートを介して３２対のビット線対ＢＬに入力され
る。このようにして、書込選択されていた全てのメモリ
セルに、同一のデータが同時に書き込まれる。

【０１２６】次に、この発明の第３の実施例に係る６４
メガビットＤＲＡＭについて説明する。図２７は、この
発明の第３の実施例に係るＤＲＡＭの概略的なブロック
図、図２８は、図２７に示す１６メガビットセルアレー
の一つをより詳細に示したブロック図である。

【０１２７】第３の実施例に係るＤＲＡＭは、基本的に
第１の実施例に係るＤＲＡＭと同じである。異なる点
は、第３の実施例に係るＤＲＡＭでは、５対のカラムア
ドレス（Ａ８Ｃ〜Ａ１２Ｃ、ＢＡ８Ｃ〜ＢＡ１２Ｃ）を
セルアレー、およびＤＱバッファに入力し、さらにテス
ト信号ＴＥＳＴをＤＱバッファに入力するようにしたこ
とである。この場合、例えば４本のカラムアドレスＡ１
１Ｃ、Ａ１２Ｃ、ＢＡ１１Ｃ、ＢＡ１２Ｃを用いて、４
グループのリードライトデータ線対グループＲＷＤ１〜
ＲＷＤ８、ＲＷＤ９〜ＲＷＤ１６、ＲＷＤ１７〜ＲＷＤ
２４、ＲＷＤ２５〜ＲＷＤ３２のうち、１グループを選
ぶ。残りの６本のカラムアドレスＡ８Ｃ〜Ａ１０Ｃ、Ｂ
Ａ８Ｃ〜ＢＡ１０Ｃを用いて、８対のリードライトデー
タ線対ＲＷＤのうち、１対を選ぶ。

【０１２８】このようなリードライトデータ線対の選択
を行うことによって、第３の実施例に係るＤＲＡＭで
は、リード時、３２個のＤＱバッファのうち、１個のＤ
Ｑバッファのみが動作し、残りの３１個のＤＱバッファ
は動作しないようにできる。選ばれた１個のＤＱバッフ
ァに接続されたリードライトデータ線ＲＷＤと、反転リ
ードライトデータ線ＢＲＷＤとの間には、メモリセルか
ら読み出されたデータ信号に応じ、電位差が発生する。
これに対し、選ばれなかった３１個のＤＱバッファに接
続されたリードライトデータ線ＲＷＤ、および反転リー
ドライトデータ線ＢＲＷＤは共に、高レベルを保つ。

【０１２９】このように、セルアレー、およびＤＱバッ
ファにカラムアドレスを入力し、３２対のリードライト
データ線対ＲＷＤから１対のリードライトデータ線対Ｒ
ＷＤを選ぶことにより、マルチプレクス回路に、マルチ
プレクス信号ＢＭＵＬを入力せずにすむ。

【０１３０】図２９は、第３の実施例に係るＤＲＡＭが
具備する第１マルチプレクス段のマルチプレクス回路の
回路図、図３０は、第３の実施例に係るＤＲＡＭが具備
する第２マルチプレクス段のマルチプレクス回路の回路
図である。

【０１３１】図２９および図３０に示すように、マルチ
プレクス回路は、リードライトデータ線ＲＷＤが入力さ
れるＰＭＯＳ２（あるいはＰＭＯＳ２´）のみを含んで
いる。これらのＰＭＯＳ２は、電源端子ＶＳと共通ノー
ドＸ₀ （あるいは共通ノードＸ₁ ）との間に並列に接続
されている。

【０１３２】この構成であると、マルチプレクス回路の
規模を小さくでき、データ信号を選択するスピードも高
速になる。第３の実施例に係るＤＲＡＭでは、テストモ
ード時の論理和演算も、第２の実施例と同様に可能であ
る。つまりテストモード時には、ＤＱバッファを３２個
同時に動作させることで、３２対のリードライトデータ
線ＲＷＤ全てにデータが出すことができる。よって、論
理和演算が可能である。

【０１３３】第３の実施例に係るＤＲＡＭのライト時の
動作は、第２の実施例と変わりはなく、また、ライトマ
ルチプレクサ１２の構成は変わらない。上記第２、第３
の実施例に係るＤＲＡＭからは、次のような効果を得る
ことができる。

【０１３４】まず、第１の実施例と同様に、データ信号
伝達用ＰＭＯＳ群２をオン、オフさせるだけで、マルチ
プレクス回路と同様の動作をする集積回路装置を得るこ
とができる。この集積回路装置では、共通ノードＸ₀ 、
Ｘ₁ ，ＢＸ₀ 、ＢＸ₁ などに付く寄生容量を低減でき、
データ信号を、リードライトデータ線対ＲＷＤからリー
ドデータ線対ＲＤへ、高速に伝えることができる。

【０１３５】また、上記高速なデータ信号の伝達は、リ
ードライトデータ線対ＲＷＤのプリチャージレベルを、
高電位ＶＣＣとすることで、より加速することができ
る。これは、次のような観点からである。リードライト
データ線対ＲＷＤは一般的にセルアレーに沿った配置さ
れた、非常に長い信号線である。しかも、リードライト
データ線対ＲＷＤには、データ読み出しを行うＤＱバッ
ファのトランジスタに接続されているので、ジャンクシ
ョン容量も付加されている。このため、リードライトデ
ータ線対ＲＷＤは、非常に大きな寄生容量を持つ。した
がって、リードライトデータ線対ＲＷＤの電位の変化
は、非常に緩やかである。このため、図３７、図３８に
示すマルチプレクサでは、データ信号を、リードライト
データ線対ＲＷＤからリードデータ線対ＲＤへ、高速に
伝えることが困難である。

【０１３６】これに対し、この発明に係る集積回路装置
では、データ信号伝達用ＰＭＯＳ群２は、そのゲート電
位が、ＶＣＣ−｜Ｖｔｈｐ（ＶｔｈｐはＰＭＯＳ２のし
きい値電圧）｜だけ下がれば、導通する。このため、デ
ータ信号の入力から、共通ノードＸの充電を開始するま
での時間を短縮することができる。よって、データ信号
がリードライトデータ線対ＲＷＤに入力されてから、共
通ノードＸ₀ 、Ｘ₁ ，ＢＸ₀ 、ＢＸ₁ の充電を完了する
までの時間を短縮できる。

【０１３７】また、この発明に係る集積回路装置では、
論理和演算機能を持つ。論理和演算機能は、例えばテス
トモード時に有用である。ＤＲＡＭには、テストモード
時、並列読み出しによるテスト時間短縮モードが搭載さ
れている。

【０１３８】この発明に係る集積回路装置では、各セル
アレーに対応する３２ビットを同時にテストする。テス
トライト時には、同一データをこれら３２ビットにそれ
ぞれ書き込む。その後、それらのデータを全て並列に読
み出してきて、それらが一致していれば“１”を出力
し、一致していなければ“０”を出力する。これによっ
て、テスト時間を、通常、１ビットずつ行う方式に比べ
て１／３２に短縮できる。

【０１３９】テストリード時には、マルチプレクス信号
ＢＭＵＬ１〜ＢＭＵＬ８、ＢＭＵＬＡ〜ＢＭＵＬＤを全
て低レベルにする。このとき、リードライトデータ線対
ＲＷＤに読み出されたデータ信号の全てを、リードデー
タ線対ＲＤに伝えられる。しかも、リードデータ線対Ｒ
Ｄの出力は、ワイヤードオアのように、リードライトデ
ータ線対ＲＷＤに読み出されたデータ信号の全てが論理
和演算された結果である。つまり、３２ビットのデータ
が全て一致していれば、その一致したデータが、リード
データ線対ＲＤに通常動作モードと同じように伝わる
し、もしも、エラーが発生してデータが一致していなけ
れば、リードデータ線対ＲＤの電位は高レベルに遷移す
る。このように、リードデータ線対ＲＤの電位は、エラ
ーがあったときと、エラーがなかったときとで互いに異
なるため、エラーがあったときと、エラーがなかったと
きとで、データ信号を区別して、出力回路に伝達するこ
とができる。

【０１４０】このように、第２、第３の実施例に係るＤ
ＲＡＭでは、ノーマル動作モード時に、高速にデータを
選択できる能力があるのみならず、テスト動作モード時
に、回路を変更することなく、選択信号の入力方法を変
更するだけで、簡単に対応できる。

【０１４１】また、図２９および図３０に示したマルチ
プレクス回路は、図３１に示す集積回路装置を応用した
ものである。図３１は、この発明の第４の実施例に係る
半導体集積回路装置の回路図である。

【０１４２】図３１に示すように、データ選択回路１０
０は、複数のデータ伝達回路５００-1〜５００-4を含
む。複数のデータ伝達回路５００は、端子ＶＤＤと共通
ノードＸとの間に、並列に接続される。複数のデータ伝
達回路５００は、入力データ信号Ａ〜Ｄと、選択信号Ｂ
ａ〜Ｂｄとが入力される選択回路５０１と、選択回路５
０１の出力が入力されるＰＭＯＳ２とを含む。

【０１４３】図３２は、図３１に示す選択回路の回路図
である。図３２には、特に選択回路５０１-1が示されて
いる。他の選択回路５０１-2〜５０１-3は、選択回路５
０１-1と同様の回路を持つ。

【０１４４】図３２に示すように、選択回路５０１-1
は、入力データ信号Ａと、選択信号Ｂａとが入力される
ＮＯＲゲート５０２と、ＮＯＲゲート５０２の出力に入
力を接続したインバータ５０３とを含む。インバータ５
０３が出力する信号は、選択回路５０１-1の出力信号で
ある。ＮＯＲゲート５０２は、選択信号Ｂａの電位が低
レベルであるとき、その出力信号の電位レベルを、入力
データ信号Ａの電位レベルに応じて変化させる。また、
ＮＯＲゲート５０２は、選択信号Ｂａの電位が高レベル
であるとき、その出力信号の電位レベルを、入力データ
信号Ａの電位レベルにかかわらず、低レベルに固定す
る。したがって、図３１に示す集積回路装置は、選択信
号Ｂａ〜Ｂｄの電位が低レベルであるとき、入力データ
信号Ａ〜Ｄを、ＰＭＯＳ２のゲートへ伝えるので、図１
および図２に示す集積回路装置と同様な動作を行える。

【０１４５】次に、この発明の第５の実施例に係る半導
体集積回路装置について説明する。図３３は、この発明
の第５の実施例に係る半導体集積回路装置の回路図であ
る。

【０１４６】図３３に示す第５の実施例に係る装置で
は、基本的に第１の実施例に係る装置と、構成並びにそ
の動作原理は同一だが、共通ノードＸに小さなラッチ回
路６００を付加した点が異なっている。

【０１４７】共通ノードＸは、プリチャージ信号ＰＲＣ
Ｈが切れてプリチャージ用のＮＭＯＳ４が遮断すると、
フローティングローレベルとなる。小さなラッチ回路６
００は、共通ノードＸがフローティングローレベルとな
る期間、ノイズ等によって共通ノードＸの電位が変動し
ないように、電位を低レベル（この実施例では接地電位
とする）に固定するものである。

【０１４８】この発明に係る集積回路装置では、データ
信号Ａ、Ｂ、Ｃ、Ｄの中で選択された信号が高レベルで
あった場合、データ信号伝達後も共通ノードＸを低レベ
ルを長い期間、保つ必要がある。このため、上記小さな
ラッチ回路６００を共通ノードＸに接続することは、動
作の安定化、並びにデータの誤読み出しなどの誤動作防
止の観点からも有用である。

【０１４９】また、小さなラッチ回路という意味は、ラ
ッチ回路６００の出力電位レベルが、速やかに反転され
るような、弱いラッチ回路のことである。即ち、ＰＭＯ
Ｓ群２、ＰＭＯＳ群３がそれぞれ導通することで共通ノ
ードＸの電位が上がりだしたら、速やかにこの上昇を検
知して、その出力電位レベルを反転させることである。

【０１５０】上記共通ノードＸの電位を固定するラッチ
回路６００を、上記弱いラッチ回路とすることで、デー
タが共通ノードＸに供給されると、すぐに出力電位レベ
ルを反転できるので、高速なデータ伝達が損なわれなく
なる。

【０１５１】図３３に示すラッチ回路６００は、図２９
に示す共通ノードＸ₀ 、共通ノードＢＸ₀ 、図３０に示
す共通ノードＸ₁ 、共通ノードＢＸ₁ 、および図３１に
示す共通ノードＸに接続することもできる。

【０１５２】次に、この発明の第６の実施例に係る半導
体集積回路装置について説明する。図３４は、この発明
の第６の実施例に係る半導体集積回路装置の回路図であ
る。

【０１５３】図３４に示す第６の実施例に係る集積回路
装置は、図１および図２に示す集積回路装置のＭＯＳＦ
ＥＴの導電型を、全て反転させたものである。尚、デー
タ信号伝達用ＮＭＯＳ群には参照符号２Ｎ-9〜２Ｎ-12
を、出力選択用ＰＭＯＳ群には参照符号３Ｐ-9〜３Ｐ-1
2 を、共通ノードＢＸ₁ をプリチャージするためのＰＭ
ＯＳには参照符号４Ｐを付すことで、図１および図２に
示す集積回路装置と対応させ、その説明は省略する。

【０１５４】この第６の実施例に係る装置の動作原理
や、その装置の利点は、第１の実施例と同様である。図
３５は、第６の実施例に係る装置の動作を示す動作波形
図である。

【０１５５】次に、この発明の第７の実施例に係る半導
体集積回路装置について説明する。図３６は、この発明
の第７の実施例に係る半導体集積回路装置の回路図であ
る。

【０１５６】図３６に示す第７の実施例に係る装置は、
図３４に示す装置の共通ノードＸに、図３３に示した小
さいラッチ回路６００を付加したものである。この第７
実施例に係る装置の動作原理や、その装置の利点は、第
１の実施例と同様であり、かつ図３３に示した第５の実
施例に係る装置で得られた、動作の安定化、並びに誤動
作防止という効果が得ることができる。

【０１５７】上記各実施例により説明したこの発明であ
ると、複数のデータを選択して、次段へ伝達するのに、
寄生容量の影響を軽減でき、また、伝達閾値を低く設定
できるために、高速な伝達が可能になる。特に、選択さ
れるデータの数が増えれば増えるほど、その効果が高ま
る。

【０１５８】また、ＤＲＡＭなどのテスト動作モードに
おいては、ノーマル動作モードの選択回路を何等変更す
ることなく、複数読みだしデータの一致、不一致を判定
できるために、コンパクトなテストモード回路で、かつ
ノーマル動作とテスト動作との動作でアクセスタイムに
差がない、理想的なテスト回路が実現できる効果もあ
る。

【０１５９】

【発明の効果】以上説明したようにこの発明によれば、
選択されるデータ数が多いときでも、高速な選択動作が
可能である、半導体集積回路装置を提供することができ
る。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施例に係る半導体集
積回路装置のブロック図。

【図２】図２はこの発明の第１の実施例に係る半導体集
積回路装置の回路図。

【図３】図３はこの発明の第１の実施例に係る半導体集
積回路装置の動作波形図。

【図４】図４はこの発明の第１の実施例に係る半導体集
積回路装置の寄生容量を示す図。

【図５】図５は従来のマルチプレクサの寄生容量を示す
図。

【図６】図６は従来の他のマルチプレクサの寄生容量を
示す図。

【図７】図７はこの発明の第２の実施例に係るＤＲＡＭ
のブロック図。

【図８】図８は図７に示す１６メガビットセルアレーの
ブロック図。

【図９】図９は図８に示す２５６キロビットセルアレー
のブロック図。

【図１０】図１０は図９に示すＤＱバッファの回路図。

【図１１】図１１は図１０に示すＤＱバッファの動作波
形図。

【図１２】図１２は図７に示すリードマルチプレクサ＆
ライトマルチプレクサのブロック図。

【図１３】図１３は図１２に示すマルチプレクス信号発
生回路の回路図。

【図１４】図１４は図１２に示すリードマルチプレクサ
のブロック図。

【図１５】図１５は図１４に示す第１マルチプレクス段
のマルチプレクス回路の回路図。

【図１６】図１６は図１４に示す第２マルチプレクス段
のマルチプレクス回路の回路図。

【図１７】図１７は出力ビット数を変更できるＤＲＡＭ
のリードマルチプレクサのブロック図。

【図１８】図１８は図１７に示すスイッチ回路の回路
図。

【図１９】図１９は図１４に示すリードマルチプレクサ
の動作波形図。

【図２０】図２０は図１４に示すリードマルチプレクサ
の動作波形図。

【図２１】図２１は図７に示すテスト回路の回路図。

【図２２】図２２は図７に示す選択回路の回路図。

【図２３】図２３は図１５に示すマルチプレクス回路の
動作状態を示す図。

【図２４】図２４は図１５に示すマルチプレクス回路の
他の動作状態を示す図。

【図２５】図２５は図１２に示すライトマルチプレクサ
のブロック図。

【図２６】図２６は図２５に示す選択回路の回路図。

【図２７】図２７はこの発明の第３の実施例に係るＤＲ
ＡＭのブロック図。

【図２８】図２８は図２７に示す１６メガビットセルア
レーのブロック図。

【図２９】図２９はこの発明の第３の実施例に係るＤＲ
ＡＭが具備する第１マルチプレクス段のマルチプレクス
回路の回路図。

【図３０】図３０はこの発明の第３の実施例に係るＤＲ
ＡＭが具備する第２マルチプレクス段のマルチプレクス
回路の回路図。

【図３１】図３１はこの発明の第４の実施例に係る半導
体集積回路装置の回路図。

【図３２】図３２は図３１に示す選択回路の回路図。

【図３３】図３３はこの発明の第５の実施例に係る半導
体集積回路装置の回路図。

【図３４】図３４はこの発明の第６の実施例に係る半導
体集積回路装置の回路図。

【図３５】図３５はこの発明の第６の実施例に係る半導
体集積回路装置の動作波形図。

【図３６】図３６はこの発明の第７の実施例に係る半導
体集積回路装置の回路図。

【図３７】図３７は従来のマルチプレクサの回路図。

【図３８】図３８は従来の他のマルチプレクサの回路
図。

【符号の説明】

１…配線、２-1〜２-14 ，２´-1〜２´-14 …データ伝
達用Ｐチャネル型ＭＯＳＦＥＴ、３-1〜３-14 ，３´-1
〜３´-14 …出力選択用Ｐチャネル型ＭＯＳＦＥＴ、
４，４´…プリチャージ用Ｎチャネル型ＭＯＳＦＥＴ、
１０…マルチプレクス信号発生回路、１１…リードマル
チプレクサ、１２…ライトマルチプレクサ、１４-1〜１
４-12 …マルチプレクス信号発生用ゲート回路、１７-1
〜１７-4…マルチプレクス回路、１８…マルチプレクス
回路、１９…正相信号用マルチプレクス回路、２０…反
転信号用マルチプレクス回路、２１，２１´…出力用イ
ンバータ、２２…正相信号用マルチプレクス回路、２３
…反転信号用マルチプレクス回路、２４，２４´…出力
用インバータ、２５…ＮＡＮＤゲート、２６…ＮＯＲゲ
ート、２７…エクスクルーシブＯＲゲート、２８…イン
バータ、２９，２９´…ＣＭＯＳ型のトランスファゲー
ト、３０，３０´…ＣＭＯＳ型のトランスファゲート、
３１-1〜３１-32 …リードライトデータ線対選択回路、
３２-1〜３２-32 …ドライビング回路活性化回路、３５
-1〜３５-32 …リードライトデータ線対ドライビング回
路、１００，１００´…データ選択回路、１０２-1〜１
０２-12，１０２´-1〜１０２´-12 …データ伝達回
路、２００，２００´…プリチャージ回路、３００…Ｄ
Ｑ線イコライザ、３０２…伝達ゲート、３０４…内部Ｄ
Ｑ線イコライザ、３０６…センスアンプ、３０８…ＲＷ
Ｄ線対ドライビング回路、３１０…ＲＷＤ線イコライ
ザ、４００…第１マルチプレクス段、４０２…第２マル
チプレクス段、４５０…スイッチ回路群、４５２…出力
バッファ群、４５４…スイッチ回路、４５５…信号非活
性化回路、５００-1〜５００-4…データ伝達回路、５０
１-1〜５０１-4…選択回路、６００…ラッチ回路。

Claims (23)

(57)【特許請求の範囲】
1. 【請求項１】 第１、第２の電源端子と前記第１の電源
   端子に接続された、第１の入力データ信号および第１の
   選択信号が入力される第１のデータ伝達回路、並びに第
   ２の入力データ信号および第２の選択信号が入力される
   第２のデータ伝達回路を少なくとも含むデータ選択回路
   と、 前記第２の電源端子に接続された、プリチャージ信号が
   入力されるプリチャージ回路と、 前記データ選択回路と前記プリチャージ回路との共通ノ
   ードに接続された配線とを具備し、 前記第１の選択信号の電位を前記第１のデータ伝達回路
   に第１のレベルとして入力し、前記第２の選択信号の電
   位を前記第２のデータ伝達回路に前記第１のレベルと異
   なる第２のレベルとして入力し、前記第１、第２の入力
   データ信号のいずれか一方のデータ信号を前記共通ノー
   ドに伝える ことを特徴とする半導体集積回路装置。
2. 【請求項２】 第１、第２の電源端子と前記第１の電源
   端子に接続された、第１の入力データ信号および第１の
   選択信号が入力される第１のデータ伝達回路、並びに第
   ２の入力データ信号および第２の選択信号が入力される
   第２のデータ伝達回路を少なくとも含むデータ選択回路
   と、 前記第２の電源端子に接続された、プリチャージ信号が
   入力されるプリチャージ回路と、 前記データ選択回路と前記プリチャージ回路との共通ノ
   ードに接続された配線とを具備し、 前記第１、第２の選択信号の電位を前記第１、第２のデ
   ータ伝達回路に同一レベルとして入力し、前記第１、第
   ２の入力データ信号の論理和を前記共通ノードに伝える
   ことを特徴とする半導体集積回路装置。
3. 【請求項３】 第１、第２の電源端子と前記第１の電源
   端子に接続された、第１の入力データ信号および第１の
   選択信号が入力される第１のデータ伝達回路、並びに第
   ２の入力データ信号および第２の選択信号が入力される
   第２のデータ伝達回路を少なくとも含むデータ選択回路
   と、 前記第２の電源端子に接続された、プリチャージ信号が
   入力されるプリチャージ回路と、 前記データ選択回路と前記プリチャージ回路との共通ノ
   ードに接続された配線とを具備し、 前記第１、第２のデータ伝達回路が、前記第１、第２の
   選択信号に基いて、前記第１、第２の入力データ信号を
   前記共通ノードに伝えた後、前記プリチャージ回路によ
   り、前記共通ノードをプリチャージする ことを特徴とす
   る半導体集積回路装置。
4. 【請求項４】 前記第１のデータ伝達回路に前記第１の
   選択信号の電位を第１のレベルとして入力し、前記第２
   のデータ伝達回路に前記第２の選択信号の電位を前記第
   １のレベルと異なる第２のレベルとして入力し、前記第
   １、第２の入力データ信号のいずれか一方のデータ信号
   を前記共通ノードに伝えることを特徴とする請求項３に
   記載の半導体集積回路装置。
5. 【請求項５】 前記第１、第２のデータ伝達回路に前記
   第１、第２の選択信号の電位を同一レベルとして入力
   し、前記第１、第２の入力データ信号の論理和を前記共
   通ノードに伝えることを特徴とする請求項３に記載の半
   導体集積回路装置。
6. 【請求項６】 前記第１のデータ伝達回路は、前記第１
   の入力データ信号をゲートに受ける第１の絶縁ゲート型
   ＦＥＴと、前記第１の選択信号をゲートに受け、前記第
   １の絶縁ゲート型ＦＥＴと直列に接続される第２の絶縁
   ゲート型ＦＥＴとを含み、 前記第２のデータ伝達回路は、前記第２の入力データ信
   号をゲートに受ける第３の絶縁ゲート型ＦＥＴと、前記
   第２の選択信号をゲートに受け、前記第３の絶縁ゲート
   型ＦＥＴと直列に接続される第４の絶縁ゲート型ＦＥＴ
   とを含むことを特徴とする請求項１乃至請求項５いずれ
   か一項に記載の半導体集積回路装置。
7. 【請求項７】 前記第１の絶縁ゲート型ＦＥＴ、前記第
   ２の絶縁ゲート型ＦＥＴ、前記第３の絶縁ゲート型ＦＥ
   Ｔ、前記第４の絶縁ゲート型ＦＥＴはそれぞれ、Ｐチャ
   ネル型であることを特徴とする請求項６に記載の半導体
   集積回路装置。
8. 【請求項８】 第１、第２の電源端子と前記第１の電源
   端子に接続された、第１の入力データ信号および第１の
   選択信号が入力される第１のデータ伝達回路、並びに第
   ２の入力データ信号および第２の選択信号が入力される
   第２のデータ伝達回路を少なくとも含むデータ選択回路
   と、 前記第２の電源端子に接続された、プリチャージ信号が
   入力されるプリチャージ回路と、 前記データ選択回路と前記プリチャージ回路との共通ノ
   ードに接続された配線とを具備し、 前記第１のデータ伝達回路は、前記第１の入力データ信
   号および前記第１の選択信号が入力される第１の選択用
   ゲート回路と、この第１の選択用ゲート回路の出力をゲ
   ートに受ける第１の絶縁ゲート型ＦＥＴとを含み、 前記第２のデータ伝達回路は、前記第２の入力データ信
   号および前記第２の選択信号が入力される第２の選択用
   ゲート回路と、この第２の選択用ゲート回路の出力をゲ
   ートに受ける第２の絶縁ゲート型ＦＥＴとを含む ことを
   特徴とする半導体集積回路装置。
9. 【請求項９】 前記第１の選択用ゲート回路は、前記第
   １の選択信号に基いて、前記第１の入力データ信号を第
   １の絶縁ゲート型ＦＥＴのゲートに伝え、 前記第２の選択用ゲート回路は、前記第１の選択信号に
   基いて、前記第２の入力データ信号を第２の絶縁ゲート
   型ＦＥＴのゲートに伝えることを特徴とする請求項８に
   記載の半導体集積回路装置。
10. 【請求項１０】 前記第１、第２の絶縁ゲート型ＦＥＴ
    は、ゲートに伝えられた前記第１、第２の入力データ信
    号を、前記共通ノードに伝えることを特徴とする請求項
    ９に記載の半導体集積回路装置。
11. 【請求項１１】 前記第１の選択信号の電位を前記第１
    の選択用ゲート回路に第１のレベルとして入力し、前記
    第２の選択信号の電位を前記第２の選択用ゲ ート回路に
    前記第１のレベルと異なる第２のレベルとして入力し、
    前記第１、第２の入力データ信号のいずれか一方のデー
    タ信号を、前記共通ノードに伝えることを特徴とする請
    求項１０に記載の半導体集積回路装置。
12. 【請求項１２】 前記第１、第２の選択信号の電位を前
    記第１、第２の選択用ゲート回路に同一レベルとして入
    力し、前記第１、第２の入力データ信号の論理和を前記
    共通ノードに伝えることを特徴とする請求項１０に記載
    の半導体集積回路装置。
13. 【請求項１３】 前記第１、第２の入力データ信号を、
    前記共通ノードに伝えた後、前記プリチャージ回路によ
    り、前記共通ノードをプリチャージすることを特徴とす
    る請求項１０乃至請求項１２いずれか一項に記載の半導
    体集積回路装置。
14. 【請求項１４】 前記第１の絶縁ゲート型ＦＥＴ、前記
    第２の絶縁ゲート型ＦＥＴはそれぞれ、Ｐチャネル型で
    あることを特徴とする請求項８乃至請求項１３いずれか
    一項に記載の半導体集積回路装置。
15. 【請求項１５】 前記共通ノードに接続された、この共
    通ノードの電位を、所定の電位に固定する電位固定回路
    をさらに具備することを特徴とする請求項１乃至請求項
    １４いずれか一項に記載の半導体集積回路装置。
16. 【請求項１６】 前記電位固定回路は、ラッチ回路であ
    ることを特徴とする請求項１５に記載の半導体集積回路
    装置。
17. 【請求項１７】 活性期間の間、前記第１、第２のデー
    タ伝達回路はそれぞれ前記第１、第２の選択信号により
    選択され、前記第１、第２の選択信号の初期電位レベル
    遷移はそれぞれ、前記第１、第２の入力データ信号の初
    期電位レベル遷移以前に始まることを特徴とする請求項
    １乃至請求項１６いずれか一項に記載の半導体集積回路
    装置。
18. 【請求項１８】 入力バッファと、 出力バッファと、複数のメモリセル を含むメモリセルアレイと、 前記出力バッファに接続されたリード用マルチプレクサ
    および前記入力バッファに接続されたライト用マルチプ
    レクサとを含むマルチプレクサと、 前記メモリセルアレイと前記マルチプレクサとを電気的
    に接続する複数のリードライトデータ線と、 前記メモリセルアレイと前記マルチプレクサとを電気的
    に接続する前記リードライトデータ線と対をなす複数の
    反転リードライトデータ線と、 複数のマルチプレクス信号を発生するマルチプレクス信
    号生回路とを具備することを特徴とする半導体集積回路
    装置。
19. 【請求項１９】 前記リード用マルチプレクサは、第１
    のマルチプレクス回路と、第２のマルチプレクス回路と
    を含み、 前記第１のマルチプレクス回路は、 第１の電源端子に接続された、第１のリードライトデー
    タ線の入力データ信号および第１のマルチプレクス信号
    が入力される第１のデータ伝達回路、並びに第２のリー
    ドライトデータ線の入力データ信号および第２のマルチ
    プレクス信号が入力される第２のデータ伝達回路を少な
    くとも含む第１のデータ選択回路と、第２の電源端子に
    接続された、プリチャージ信号が入力される第１のプリ
    チャージ回路と、前記第１のデータ選択回路と前記第１
    のプリチャージ回路との共通ノードに接続された第１の
    配線とを含み、 前記第２のマルチプレクス回路は、 前記第１の電源端子に接続された、第１の反転リードラ
    イトデータ線の入力データ信号および前記第１のマルチ
    プレクス信号が入力される第３のデータ伝達回路、並び
    に第２の反転リードライトデータ線の入力データ信号お
    よび前記第２のマルチプレクス信号が入力される第４の
    データ伝達回路を少なくとも含む第２のデータ選択回路
    と、前記第２の電源端子に接続された、前記プリチャー
    ジ信号が入力される第２のプリチャージ回路と、前記第
    ２のデータ選択回路と前記第２のプリチャージ回路との
    共通ノードに接続された第２の配線とを含むことを特徴
    とする請求項１８に記載の半導体集積回路装置。
20. 【請求項２０】 入力バッファと、 出力バッファと、複数のメモリセル を含むメモリセルアレイと、 前記出力バッファに接続されたリード用マルチプレクサ
    および前記入力バッファに接続されたライト用マルチプ
    レクサとを含むマルチプレクサと、 前記メモリセルアレイと前記マルチプレクサとを電気的
    に接続する複数のリードライトデータ線と、 前記メモリセルアレイと前記マルチプレクサとを電気的
    に接続する前記リードライトデータ線と対をなす複数の
    反転リードライトデータ線と、 複数のマルチプレクス信号を発生するマルチプレクス信
    号生回路と、 出力バッファとリード用マルチプレクサとを接続する配
    線に接続されたテスト回路とを具備することを特徴とす
    る半導体集積回路装置。
21. 【請求項２１】 前記リード用マルチプレクサは、第１
    のマルチプレクス回路と、第２のマルチプレクス回路と
    を含み、 前記第１のマルチプレクス回路は、 第１の電源端子に接続された、第１のリードライトデー
    タ線の入力データ信号および第１のマルチプレクス信号
    が入力される第１のデータ伝達回路、並びに第２のリー
    ドライトデータ線の入力データ信号および第２のマルチ
    プレクス信号が入力される第２のデータ伝達回路を少な
    くとも含む第１のデータ選択回路と、第２の電源端子に
    接続された、プリチャージ信号が入力される第１のプリ
    チャージ回路と、前記第１のデータ選択回路と前記第１
    のプリチャージ回路との共通ノードに接続された第１の
    配線とを含み、 前記第２のマルチプレクス回路は、 前記第１の電源端子に接続された、第１の反転リードラ
    イトデータ線の入力データ信号および前記第１のマルチ
    プレクス信号が入力される第３のデータ伝達回路、並び
    に第２の反転リードライトデータ線の入力データ信号お
    よび前記第２のマルチプレクス信号が入力される第４の
    データ伝達回路を少なくとも含む第２のデータ選択回路
    と、前記第２の電源端子に接続された、前記プリチャー
    ジ信号が入力される第２のプリチャージ回路と、前記第
    ２のデータ選択回路と前記第２のプリチャージ回路との
    共通ノードに接続された第２の配線とを含むことを特徴
    とする請求項２０に記載の半導体集積回路装置。
22. 【請求項２２】 ソース／ドレインの一方が第１の電源
    電位に接続され、第１の入力データ信号をゲートに受け
    る第１の絶縁ゲート型ＦＥＴと、 ソース／ドレインの一方が前記第１の絶縁ゲート型ＦＥ
    Ｔのソース／ドレインの一方に接続され、ソース／ドレ
    インの他方が前記第１の絶縁ゲート型ＦＥＴのソース／
    ドレインの他方に接続され、第２の入力データ信号をゲ
    ートに受ける第２の絶縁ゲート型ＦＥＴと、 前記第１の絶縁ゲート型ＦＥＴのソース／ドレインの他
    方、および前記第２の絶縁ゲート型ＦＥＴのソース／ド
    レインの他方に接続された配線と、 プリチャージ信号に応じて、前記第１の電源電位とは異
    なる第２の電位を前記配線に供給し、前記配線をプリチ
    ャージする第３の絶縁ゲート型ＦＥＴとを具備すること
    を特徴とする半導体集積回路装置。
23. 【請求項２３】 ソース／ドレインの一方が第１の電源
    電位に接続され、第１の入力データ信号をゲートに受け
    る第１の絶縁ゲート型ＦＥＴと、 ソース／ドレインの一方が前記第１の絶縁ゲート型ＦＥ
    Ｔのソース／ドレインの一方に接続され、ソース／ドレ
    インの他方が前記第１の絶縁ゲート型ＦＥＴのソース／
    ドレインの他方に接続され、第２の入力データ信号をゲ
    ートに受ける第２の絶縁ゲート型ＦＥＴと、 ソース／ドレインの一方が前記第１の電源電位に接続さ
    れ、前記第１の入力データ信号に相補な第３の入力デー
    タ信号をゲートに受ける第３の絶縁ゲート型ＦＥＴと、 ソース／ドレインの一方が前記第３の絶縁ゲート型ＦＥ
    Ｔのソース／ドレインの一方に接続され、ソース／ドレ
    インの他方が前記第３の絶縁ゲート型ＦＥＴのソース／
    ドレインの他方に接続され、前記第２の入力データ信号
    に相補な第４の入力データ信号をゲートに受ける第４の
    絶縁ゲート型ＦＥＴと、 前記第１の絶縁ゲート型ＦＥＴのソース／ドレインの他
    方、および前記第２の絶縁ゲート型ＦＥＴのソース／ド
    レインの他方に接続された第１の配線と、 前記第３の絶縁ゲート型ＦＥＴのソース／ドレインの他
    方、および前記第４の絶縁ゲート型ＦＥＴのソース／ド
    レインの他方に接続された第２の配線と、 プリチャージ信号に応じて、前記第１の電源電位とは異
    なる第２の電位を前記第１の配線に供給し、前記第１の
    配線をプリチャージする第５の絶縁ゲート型ＦＥＴと、 前記プリチャージ信号に応じて、前記第２の電位を前記
    第２の配線に供給し、前記第２の配線をプリチャージす
    る第６の絶縁ゲート型ＦＥＴとを具備することを特徴と
    する半導体集積回路装置。