JP2786353B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2786353B2 JP2786353B2 JP3270804A JP27080491A JP2786353B2 JP 2786353 B2 JP2786353 B2 JP 2786353B2 JP 3270804 A JP3270804 A JP 3270804A JP 27080491 A JP27080491 A JP 27080491A JP 2786353 B2 JP2786353 B2 JP 2786353B2
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- Japan
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- mos transistor
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Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、より詳しくは、スタティック型ランダム・アクセス
・メモリ(ＳＲＡＭ)に関する。
し、より詳しくは、スタティック型ランダム・アクセス
・メモリ(ＳＲＡＭ)に関する。
【０００２】
【従来の技術】従来のＳＲＡＭとしては図３に示すよう
なものがある。このＳＲＡＭは、電源(電位Ｖcc)とグラ
ンド(電位ゼロ)との間に直列接続されたＰチャネル型Ｍ
ＯＳトランジスタＱ１とＮチャネル型ＭＯＳトランジス
タＱ２、Ｐチャネル型ＭＯＳトランジスタＱ３とＮチャ
ネル型ＭＯＳトランジスタＱ４を備えている。上記トラ
ンジスタＱ１,Ｑ２の各ゲートはトランジスタＱ３とト
ランジスタＱ４との間の接続点Ｂに接続される一方、ト
ランジスタＱ３,Ｑ４の各ゲートはトランジスタＱ１と
トランジスタＱ２との間の接続点Ａに接続されている。
これにより、メモリセルとしてのフリップフロップ回路
が構成され、上記接続点Ａ,Ｂは高(Ｈ)レベル,低(Ｌ)レ
ベルのいずれかの状態に保持されている。また、上記接
続点Ａ,Ｂと読み出し線３,４との間に、それぞれワード
線ＷＬによって制御されるＮチャネル型ＭＯＳトランジ
スタＱ５,Ｑ６が接続されている。スタンバイ状態で
は、読み出し信号ＲＤはＨレベルとなっている。動作時
には、まずチャージ回路１によって読み出し線３,４が
電源電位Ｖccと接地電位０との間の中間電位Ｖcc／２に
充電される。次に、ワード線ＷＬの電位がＨレベルに立
ちあげられ、トランジスタＱ５,Ｑ６が導通する。そし
て、接続点Ａと接続点Ｂと間の電位差に応じて、読み出
し線３と読み出し線４との間に、図４に示すように電位
差Ｖ1が生ずる。次に、読み出し信号ＲＤがＨレベルか
らＬレベルに遷移して、センス増幅器２によって上記電
位差Ｖ1が増幅される。増幅された電位差は、図示しな
い出力回路を通してデータとして読み出される。
なものがある。このＳＲＡＭは、電源(電位Ｖcc)とグラ
ンド(電位ゼロ)との間に直列接続されたＰチャネル型Ｍ
ＯＳトランジスタＱ１とＮチャネル型ＭＯＳトランジス
タＱ２、Ｐチャネル型ＭＯＳトランジスタＱ３とＮチャ
ネル型ＭＯＳトランジスタＱ４を備えている。上記トラ
ンジスタＱ１,Ｑ２の各ゲートはトランジスタＱ３とト
ランジスタＱ４との間の接続点Ｂに接続される一方、ト
ランジスタＱ３,Ｑ４の各ゲートはトランジスタＱ１と
トランジスタＱ２との間の接続点Ａに接続されている。
これにより、メモリセルとしてのフリップフロップ回路
が構成され、上記接続点Ａ,Ｂは高(Ｈ)レベル,低(Ｌ)レ
ベルのいずれかの状態に保持されている。また、上記接
続点Ａ,Ｂと読み出し線３,４との間に、それぞれワード
線ＷＬによって制御されるＮチャネル型ＭＯＳトランジ
スタＱ５,Ｑ６が接続されている。スタンバイ状態で
は、読み出し信号ＲＤはＨレベルとなっている。動作時
には、まずチャージ回路１によって読み出し線３,４が
電源電位Ｖccと接地電位０との間の中間電位Ｖcc／２に
充電される。次に、ワード線ＷＬの電位がＨレベルに立
ちあげられ、トランジスタＱ５,Ｑ６が導通する。そし
て、接続点Ａと接続点Ｂと間の電位差に応じて、読み出
し線３と読み出し線４との間に、図４に示すように電位
差Ｖ1が生ずる。次に、読み出し信号ＲＤがＨレベルか
らＬレベルに遷移して、センス増幅器２によって上記電
位差Ｖ1が増幅される。増幅された電位差は、図示しな
い出力回路を通してデータとして読み出される。
【０００３】
【発明が解決しようとする課題】ところで、近年の微細
加工技術の進歩により、メモリセルの寸法は急速に縮小
されており、これに伴って、上記読み出し線３と読み出
し線４との間に生ずる電位差Ｖ1が小さくなっている。
このため、従来のＳＲＡＭでは、動作速度が遅くなると
いう問題が生じている。
加工技術の進歩により、メモリセルの寸法は急速に縮小
されており、これに伴って、上記読み出し線３と読み出
し線４との間に生ずる電位差Ｖ1が小さくなっている。
このため、従来のＳＲＡＭでは、動作速度が遅くなると
いう問題が生じている。
【０００４】そこで、この発明の目的は、読み出し線に
生ずる電位差を大きくでき、したがって高速に読み出し
動作を行うことができる半導体記憶装置を提供すること
にある。
生ずる電位差を大きくでき、したがって高速に読み出し
動作を行うことができる半導体記憶装置を提供すること
にある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、この発明は、電源とグランドとの間に直列接続され
たＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯ
Ｓトランジスタを一対有し、メモリセルとして働くフリ
ップフロップ回路と、上記Ｐチャネル型ＭＯＳトランジ
スタとＮチャネル型ＭＯＳトランジスタとの間の接続点
にそれぞれトランスファゲートを介してつながる一対の
読み出し線と、読み出し信号がレベル遷移したとき上記
一対の読み出し線の間の電位差を増幅するセンス増幅器
を備えた半導体記憶装置において、上記電源と上記Ｐチ
ャネル型ＭＯＳトランジスタとの間に設けられ、上記読
み出し信号を受けて、この読み出し信号が高レベルのと
きオン、低レベルのときオフするスイッチと、上記電源
とグランドとの間に直列接続されたＰチャネル型ＭＯＳ
トランジスタとＮチャネル型ＭＯＳトランジスタとから
なり、上記読み出し信号を入力として受けるインバータ
と、上記Ｐチャネル型ＭＯＳトランジスタと上記スイッ
チとの間の接続点と、上記インバータの出力端子との間
に接続されたキャパシタとを設けて、動作時に上記読み
出し信号が高レベルから低レベルに遷移したとき、上記
インバータの出力端子の電圧上昇を上記キャパシタを介
して上記フリップフロップ回路のＰチャネル型ＭＯＳト
ランジスタ側へ伝達するようにしたことを特徴としてい
る。
め、この発明は、電源とグランドとの間に直列接続され
たＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯ
Ｓトランジスタを一対有し、メモリセルとして働くフリ
ップフロップ回路と、上記Ｐチャネル型ＭＯＳトランジ
スタとＮチャネル型ＭＯＳトランジスタとの間の接続点
にそれぞれトランスファゲートを介してつながる一対の
読み出し線と、読み出し信号がレベル遷移したとき上記
一対の読み出し線の間の電位差を増幅するセンス増幅器
を備えた半導体記憶装置において、上記電源と上記Ｐチ
ャネル型ＭＯＳトランジスタとの間に設けられ、上記読
み出し信号を受けて、この読み出し信号が高レベルのと
きオン、低レベルのときオフするスイッチと、上記電源
とグランドとの間に直列接続されたＰチャネル型ＭＯＳ
トランジスタとＮチャネル型ＭＯＳトランジスタとから
なり、上記読み出し信号を入力として受けるインバータ
と、上記Ｐチャネル型ＭＯＳトランジスタと上記スイッ
チとの間の接続点と、上記インバータの出力端子との間
に接続されたキャパシタとを設けて、動作時に上記読み
出し信号が高レベルから低レベルに遷移したとき、上記
インバータの出力端子の電圧上昇を上記キャパシタを介
して上記フリップフロップ回路のＰチャネル型ＭＯＳト
ランジスタ側へ伝達するようにしたことを特徴としてい
る。
【０００６】
【作用】スタンバイ状態では、読み出し信号は高レベル
にあるものとする。したがって、電源とフリップフロッ
プ回路のＰチャネル型ＭＯＳトランジスタとの間に設け
られたスイッチはオン状態にあり、このスイッチを通し
て上記フリップフロップ回路のＰチャネル型ＭＯＳトラ
ンジスタ側に電源電圧が印加されている。動作時には、
まず読み出し線が電源電位と接地電位(グランド)との間
の中間電位に充電される。次に、トランスファゲートが
導通される。そして、フリップフロップ回路のＰチャネ
ル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジ
スタとの間の接続点の電位差に応じて、一対の読み出し
線の間に、まず従来と同レベルの電位差が生ずる。次
に、読み出し信号が高レベルから低レベルに遷移する。
そして、センス増幅器が動作を開始する。この時、上記
スイッチがオフして電源と上記フリップフロップ回路と
が切り離されるとともに、インバータの出力端子の電圧
上昇がキャパシタを介して上記フリップフロップ回路の
Ｐチャネル型ＭＯＳトランジスタ側へ伝達される。した
がって、上記フリップフロップ回路には上記電源電圧を
越える電圧が印加され、この結果、上記読み出し線の間
の電位差が大きくなる。この大きくなった電位差を上記
センス増幅器が増幅する。したがって、読み出し動作が
従来に比して高速に行なわれる。なお、増幅された電位
差は、従来と同様に出力回路を通してデータとして読み
出される。
にあるものとする。したがって、電源とフリップフロッ
プ回路のＰチャネル型ＭＯＳトランジスタとの間に設け
られたスイッチはオン状態にあり、このスイッチを通し
て上記フリップフロップ回路のＰチャネル型ＭＯＳトラ
ンジスタ側に電源電圧が印加されている。動作時には、
まず読み出し線が電源電位と接地電位(グランド)との間
の中間電位に充電される。次に、トランスファゲートが
導通される。そして、フリップフロップ回路のＰチャネ
ル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジ
スタとの間の接続点の電位差に応じて、一対の読み出し
線の間に、まず従来と同レベルの電位差が生ずる。次
に、読み出し信号が高レベルから低レベルに遷移する。
そして、センス増幅器が動作を開始する。この時、上記
スイッチがオフして電源と上記フリップフロップ回路と
が切り離されるとともに、インバータの出力端子の電圧
上昇がキャパシタを介して上記フリップフロップ回路の
Ｐチャネル型ＭＯＳトランジスタ側へ伝達される。した
がって、上記フリップフロップ回路には上記電源電圧を
越える電圧が印加され、この結果、上記読み出し線の間
の電位差が大きくなる。この大きくなった電位差を上記
センス増幅器が増幅する。したがって、読み出し動作が
従来に比して高速に行なわれる。なお、増幅された電位
差は、従来と同様に出力回路を通してデータとして読み
出される。
【０００７】
【実施例】以下、この発明の半導体記憶装置を実施例に
より詳細に説明する。
より詳細に説明する。
【０００８】図１は一実施例のＳＲＡＭの回路構成を示
している。このＳＲＡＭは、電源(電位Ｖcc)とグランド
(電位ゼロ)との間に直列接続されたＰチャネル型ＭＯＳ
トランジスタＱ１とＮチャネル型ＭＯＳトランジスタＱ
２、Ｐチャネル型ＭＯＳトランジスタＱ３とＮチャネル
型ＭＯＳトランジスタＱ４を備えている。上記トランジ
スタＱ１,Ｑ２の各ゲートはトランジスタＱ３とトラン
ジスタＱ４との間の接続点Ｂに接続される一方、トラン
ジスタＱ３,Ｑ４の各ゲートはトランジスタＱ１とトラ
ンジスタＱ２との間の接続点Ａに接続されている。これ
により、従来と同様に、メモリセルとしてのフリップフ
ロップ回路が構成されている。また、上記接続点Ａ,Ｂ
と読み出し線３,４との間に、それぞれワード線ＷＬに
よって制御されるトランスファゲート(Ｎチャネル型Ｍ
ＯＳトランジスタからなる)Ｑ５,Ｑ６が接続されてい
る。上記Ｐチャネル型ＭＯＳトランジスタＱ１,Ｑ３は
スイッチ(Ｎチャネル型ＭＯＳトランジスタからなる)Ｑ
７を介して電源に接続される一方、上記Ｎチャネル型Ｍ
ＯＳトランジスタＱ２,Ｑ４は直接グランドに接続され
ている。上記スイッチＱ７は、読み出し信号ＲＤによっ
て制御され、この読み出し信号ＲＤが高(Ｈ)レベルのと
きオン、低(Ｌ)レベルのときオフするようになってい
る。また、このＳＲＡＭは、電源(電位Ｖcc)とグランド
との間に、読み出し信号ＲＤを入力として受けるインバ
ータ６を備えている。このインバータ６は、Ｐチャネル
型ＭＯＳトランジスタＱ８とＮチャネル型ＭＯＳトラン
ジスタＱ９とを直列接続して構成されている。さらに、
上記Ｐチャネル型ＭＯＳトランジスタＱ１,Ｑ３と上記
スイッチＱ７との間の接続点Ｃと、上記インバータ６の
出力端子Ｄとの間にキャパシタ７が接続されている。な
お、スイッチＱ７,インバータ６およびキャパシタ７で
昇圧回路５を構成している。
している。このＳＲＡＭは、電源(電位Ｖcc)とグランド
(電位ゼロ)との間に直列接続されたＰチャネル型ＭＯＳ
トランジスタＱ１とＮチャネル型ＭＯＳトランジスタＱ
２、Ｐチャネル型ＭＯＳトランジスタＱ３とＮチャネル
型ＭＯＳトランジスタＱ４を備えている。上記トランジ
スタＱ１,Ｑ２の各ゲートはトランジスタＱ３とトラン
ジスタＱ４との間の接続点Ｂに接続される一方、トラン
ジスタＱ３,Ｑ４の各ゲートはトランジスタＱ１とトラ
ンジスタＱ２との間の接続点Ａに接続されている。これ
により、従来と同様に、メモリセルとしてのフリップフ
ロップ回路が構成されている。また、上記接続点Ａ,Ｂ
と読み出し線３,４との間に、それぞれワード線ＷＬに
よって制御されるトランスファゲート(Ｎチャネル型Ｍ
ＯＳトランジスタからなる)Ｑ５,Ｑ６が接続されてい
る。上記Ｐチャネル型ＭＯＳトランジスタＱ１,Ｑ３は
スイッチ(Ｎチャネル型ＭＯＳトランジスタからなる)Ｑ
７を介して電源に接続される一方、上記Ｎチャネル型Ｍ
ＯＳトランジスタＱ２,Ｑ４は直接グランドに接続され
ている。上記スイッチＱ７は、読み出し信号ＲＤによっ
て制御され、この読み出し信号ＲＤが高(Ｈ)レベルのと
きオン、低(Ｌ)レベルのときオフするようになってい
る。また、このＳＲＡＭは、電源(電位Ｖcc)とグランド
との間に、読み出し信号ＲＤを入力として受けるインバ
ータ６を備えている。このインバータ６は、Ｐチャネル
型ＭＯＳトランジスタＱ８とＮチャネル型ＭＯＳトラン
ジスタＱ９とを直列接続して構成されている。さらに、
上記Ｐチャネル型ＭＯＳトランジスタＱ１,Ｑ３と上記
スイッチＱ７との間の接続点Ｃと、上記インバータ６の
出力端子Ｄとの間にキャパシタ７が接続されている。な
お、スイッチＱ７,インバータ６およびキャパシタ７で
昇圧回路５を構成している。
【０００９】スタンバイ状態では、読み出し信号ＲＤは
Ｈレベルにある。したがって、スイッチＱ７はオン状態
にあり、このスイッチＱ７を通して上記フリップフロッ
プ回路のＰチャネル型ＭＯＳトランジスタＱ１,Ｑ３側
に電源電圧Ｖccが印加されている。この状態で、上記接
続点Ａ,ＢはＨレベル,Ｌレベルのいずれかの状態に保持
されている。
Ｈレベルにある。したがって、スイッチＱ７はオン状態
にあり、このスイッチＱ７を通して上記フリップフロッ
プ回路のＰチャネル型ＭＯＳトランジスタＱ１,Ｑ３側
に電源電圧Ｖccが印加されている。この状態で、上記接
続点Ａ,ＢはＨレベル,Ｌレベルのいずれかの状態に保持
されている。
【００１０】動作時には、まずチャージ回路１によっ
て、読み出し線ＲＤが電源電位Ｖccと接地電位(グラン
ド)との間の中間電位Ｖcc／２に充電される。次に、ワ
ード線ＷＬがＨレベルに立ちあげられてトランスファゲ
ートＱ５,Ｑ６が導通される。そして、接続点Ａ,Ｂの電
位差に応じて、読み出し線３,４の間に、図２に示すよ
うに、まず従来と同レベルの電位差Ｖ1が生ずる。次
に、読み出し信号ＲＤがＨレベルからＬレベルに遷移す
る。そして、センス増幅器２が動作を開始する。この
時、上記スイッチＱ７がオフして電源と上記Ｐチャネル
型ＭＯＳトランジスタＱ１,Ｑ３とが切り離されるとと
もに、インバータ６の出力端子Ｄの電圧上昇がキャパシ
タ７を介してＰチャネル型ＭＯＳトランジスタＱ１,Ｑ
３側へ伝達される。すなわち、読み出し信号ＲＤのレベ
ル遷移に基づいて、昇圧回路５が電源電位Ｖccを上昇さ
せてＰチャネル型ＭＯＳトランジスタＱ１,Ｑ３に印加
する。したがって、Ｐチャネル型ＭＯＳトランジスタＱ
１,Ｑ３には上記電源電圧Ｖccを越える電圧(Ｖcc＋α)
が印加され、この結果、読み出し線３,４の間の電位差
が大きくなる。この大きくなった電位差Ｖ2をセンス増
幅器２が増幅する。したがって、読み出し動作を従来に
比して高速に行うことができる。なお、増幅された電位
差は、従来と同様に図示しない出力回路を通してデータ
として読み出される。
て、読み出し線ＲＤが電源電位Ｖccと接地電位(グラン
ド)との間の中間電位Ｖcc／２に充電される。次に、ワ
ード線ＷＬがＨレベルに立ちあげられてトランスファゲ
ートＱ５,Ｑ６が導通される。そして、接続点Ａ,Ｂの電
位差に応じて、読み出し線３,４の間に、図２に示すよ
うに、まず従来と同レベルの電位差Ｖ1が生ずる。次
に、読み出し信号ＲＤがＨレベルからＬレベルに遷移す
る。そして、センス増幅器２が動作を開始する。この
時、上記スイッチＱ７がオフして電源と上記Ｐチャネル
型ＭＯＳトランジスタＱ１,Ｑ３とが切り離されるとと
もに、インバータ６の出力端子Ｄの電圧上昇がキャパシ
タ７を介してＰチャネル型ＭＯＳトランジスタＱ１,Ｑ
３側へ伝達される。すなわち、読み出し信号ＲＤのレベ
ル遷移に基づいて、昇圧回路５が電源電位Ｖccを上昇さ
せてＰチャネル型ＭＯＳトランジスタＱ１,Ｑ３に印加
する。したがって、Ｐチャネル型ＭＯＳトランジスタＱ
１,Ｑ３には上記電源電圧Ｖccを越える電圧(Ｖcc＋α)
が印加され、この結果、読み出し線３,４の間の電位差
が大きくなる。この大きくなった電位差Ｖ2をセンス増
幅器２が増幅する。したがって、読み出し動作を従来に
比して高速に行うことができる。なお、増幅された電位
差は、従来と同様に図示しない出力回路を通してデータ
として読み出される。
【００１１】
【発明の効果】以上より明らかなように、この発明の半
導体記憶装置は、電源とグランドとの間に直列接続され
たＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯ
Ｓトランジスタを一対有し、メモリセルとして働くフリ
ップフロップ回路と、上記Ｐチャネル型ＭＯＳトランジ
スタとＮチャネル型ＭＯＳトランジスタとの間の接続点
にそれぞれトランスファゲートを介してつながる一対の
読み出し線と、読み出し信号がレベル遷移したとき上記
一対の読み出し線の間の電位差を増幅するセンス増幅器
を備えた半導体記憶装置において、上記電源と上記Ｐチ
ャネル型ＭＯＳトランジスタとの間に設けられ、上記読
み出し信号を受けて、この読み出し信号が高レベルのと
きオン、低レベルのときオフするスイッチと、上記電源
とグランドとの間に直列接続されたＰチャネル型ＭＯＳ
トランジスタとＮチャネル型ＭＯＳトランジスタとから
なり、上記読み出し信号を入力として受けるインバータ
と、上記Ｐチャネル型ＭＯＳトランジスタと上記スイッ
チとの間の接続点と、上記インバータの出力端子との間
に接続されたキャパシタとを設けて、動作時に上記読み
出し信号が高レベルから低レベルに遷移したとき、上記
インバータの出力端子の電圧上昇を上記キャパシタを介
して上記フリップフロップ回路のＰチャネル型ＭＯＳト
ランジスタ側へ伝達するようにしているので、読み出し
線に生ずる電位差を大きくでき、したがって従来に比し
て高速に読み出し動作を行うことができる。
導体記憶装置は、電源とグランドとの間に直列接続され
たＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯ
Ｓトランジスタを一対有し、メモリセルとして働くフリ
ップフロップ回路と、上記Ｐチャネル型ＭＯＳトランジ
スタとＮチャネル型ＭＯＳトランジスタとの間の接続点
にそれぞれトランスファゲートを介してつながる一対の
読み出し線と、読み出し信号がレベル遷移したとき上記
一対の読み出し線の間の電位差を増幅するセンス増幅器
を備えた半導体記憶装置において、上記電源と上記Ｐチ
ャネル型ＭＯＳトランジスタとの間に設けられ、上記読
み出し信号を受けて、この読み出し信号が高レベルのと
きオン、低レベルのときオフするスイッチと、上記電源
とグランドとの間に直列接続されたＰチャネル型ＭＯＳ
トランジスタとＮチャネル型ＭＯＳトランジスタとから
なり、上記読み出し信号を入力として受けるインバータ
と、上記Ｐチャネル型ＭＯＳトランジスタと上記スイッ
チとの間の接続点と、上記インバータの出力端子との間
に接続されたキャパシタとを設けて、動作時に上記読み
出し信号が高レベルから低レベルに遷移したとき、上記
インバータの出力端子の電圧上昇を上記キャパシタを介
して上記フリップフロップ回路のＰチャネル型ＭＯＳト
ランジスタ側へ伝達するようにしているので、読み出し
線に生ずる電位差を大きくでき、したがって従来に比し
て高速に読み出し動作を行うことができる。
【図１】 この発明の一実施例のＳＲＡＭの構成を示す
図である。
図である。
【図２】 上記ＳＲＡＭの動作を説明する図である。
【図３】 従来のＳＲＡＭの構成を示す図である。
【図４】 上記従来のＳＲＡＭの動作を説明する図であ
る。
る。
１ チャージ回路 ２ センス増幅器 ３,４ 読み出し線 ５ 昇圧回路 ６ インバータ ７ キャパシタ Ａ,Ｂ,Ｃ 接続点 Ｄ 出力端子 Ｑ１,Ｑ３,Ｑ８ Ｐチャネル型ＭＯＳトランジスタ Ｑ２,Ｑ４,Ｑ９ Ｎチャネル型ＭＯＳトランジスタ Ｑ５,Ｑ６ トランスファゲート Ｑ７ スイッチ
Claims (1)
- 【請求項１】 電源とグランドとの間に直列接続された
Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳ
トランジスタを一対有し、メモリセルとして働くフリッ
プフロップ回路と、上記Ｐチャネル型ＭＯＳトランジス
タとＮチャネル型ＭＯＳトランジスタとの間の接続点に
それぞれトランスファゲートを介してつながる一対の読
み出し線と、読み出し信号がレベル遷移したとき上記一
対の読み出し線の間の電位差を増幅するセンス増幅器を
備えた半導体記憶装置において、 上記電源と上記Ｐチャネル型ＭＯＳトランジスタとの間
に設けられ、上記読み出し信号を受けて、この読み出し
信号が高レベルのときオン、低レベルのときオフするス
イッチと、 上記電源とグランドとの間に直列接続されたＰチャネル
型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジス
タとからなり、上記読み出し信号を入力として受けるイ
ンバータと、 上記Ｐチャネル型ＭＯＳトランジスタと上記スイッチと
の間の接続点と、上記インバータの出力端子との間に接
続されたキャパシタとを設けて、 動作時に上記読み出し信号が高レベルから低レベルに遷
移したとき、上記インバータの出力端子の電圧上昇を上
記キャパシタを介して上記フリップフロップ回路のＰチ
ャネル型ＭＯＳトランジスタ側へ伝達するようにしたこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270804A JP2786353B2 (ja) | 1991-10-18 | 1991-10-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270804A JP2786353B2 (ja) | 1991-10-18 | 1991-10-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110007A JPH05110007A (ja) | 1993-04-30 |
| JP2786353B2 true JP2786353B2 (ja) | 1998-08-13 |
Family
ID=17491252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3270804A Expired - Fee Related JP2786353B2 (ja) | 1991-10-18 | 1991-10-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2786353B2 (ja) |
-
1991
- 1991-10-18 JP JP3270804A patent/JP2786353B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05110007A (ja) | 1993-04-30 |
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