JP2584102B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2584102B2 JP2584102B2 JP2116141A JP11614190A JP2584102B2 JP 2584102 B2 JP2584102 B2 JP 2584102B2 JP 2116141 A JP2116141 A JP 2116141A JP 11614190 A JP11614190 A JP 11614190A JP 2584102 B2 JP2584102 B2 JP 2584102B2
- Authority
- JP
- Japan
- Prior art keywords
- data line
- main amplifier
- transistor
- common data
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
この発明は半導体記憶装置に関する。
従来の半導体記憶装置は、例えば第３図および第４図
に示すように、主増幅回路100とプリチャージ回路200を
備えている。第３図に示す主増幅回路100は、一対のデ
ータ線D,D＃からの信号を増幅して出力線６に出力を送
出するメイン増幅器（以下「メインアンプ」という。）
10と、上記出力をインバータ16を介して受けてコモン・
データ線７に接続する接続回路20を備えている。上記デ
ータ線D,D＃は図示しないビット線を介してメモリセル
につながる一方、コモン・データ線７はこの半導体記憶
装置の入出力端子につながっている。なお、このコモン
・データ線７はメモリセルからのデータ読み出しの際お
よびメモリセルへのデータ書き込みの際に、データの入
出力経路となる線である。一方、第４図に示すプリチャ
ージ回路200は、電源（電位Vcc）と上記コモン・データ
線７との間に接続されたＮチャネルトランジスタ31から
なっている。データ読み出しの際は、第５図に示すよう
に、予めメインアンプ・イネーブル信号φ3,プリチャー
ジφ５がそれぞれＬレベル，高（Ｈ）レベルとなって、
出力線6,コモン・データ線７がそれぞれＰチャネルトラ
ンジスタ15,Nチャネルトランジスタ31を介していずれも
電位Vccにバイアス（プリチャージ）される。このと
き、同時にメインアンプ10内のＰチャネルトランジスタ
14がＬレベルのメインアンプ・イネーブル信号φ３を受
けてオンして、プルアップ用トランジスタ11とプルダウ
ン用トランジスタ12とを結ぶ一対の接続点J1,J2が等電
位（Vcc）にバイアスされる。なお、ライト信号φ４は
Ｈレベルのままである。続いて、プリチャージ信号φ５
がＬレベルとなってＮチャネルトランジスタ31がオフ
し、コモン・データ線７のプリチャージが完了する。さ
らにメインアンプ・イネーブル信号φ３がＨレベルとな
ってＰチャネルトランジスタ15がオフし、出力線６のプ
リチャージが完了する。また、上記メインアンプ・イネ
ーブル信号φ３がＨレベルとなった時、メインアンプ10
内のＰチャネルトランジスタ14がオフし、Ｎチャネルト
ランジスタ13がオン状態となる。これにより、メインア
ンプ10は、プルアップ用トランジスタ11,プルダウン用
トランジスタ12の働きによって、データD,D＃上に現れ
たメモリセルからの信号を増幅する。そして、この信号
を増幅して得た出力を出力線６に送出する。また、上記
メインアンプ・イネーブル信号φ２がＨレベルとなった
時、接続回路20内のNAND（否定論理積）回路23の出力が
ＬレベルとなってＰチャネルトランジスタ22がオンし、
さらにインバータ24を介してＮチャネルトランジスタ21
がオンする。したがって、メインアンプ10から出力線６
上に送出された出力は、インバータ16とオン状態のＰチ
ャネルトランジスタ21およびＮチャネルトランジスタ22
を通してコモン・データ線７へ送出される。このように
してデータ読み出しが行われる。
に示すように、主増幅回路100とプリチャージ回路200を
備えている。第３図に示す主増幅回路100は、一対のデ
ータ線D,D＃からの信号を増幅して出力線６に出力を送
出するメイン増幅器（以下「メインアンプ」という。）
10と、上記出力をインバータ16を介して受けてコモン・
データ線７に接続する接続回路20を備えている。上記デ
ータ線D,D＃は図示しないビット線を介してメモリセル
につながる一方、コモン・データ線７はこの半導体記憶
装置の入出力端子につながっている。なお、このコモン
・データ線７はメモリセルからのデータ読み出しの際お
よびメモリセルへのデータ書き込みの際に、データの入
出力経路となる線である。一方、第４図に示すプリチャ
ージ回路200は、電源（電位Vcc）と上記コモン・データ
線７との間に接続されたＮチャネルトランジスタ31から
なっている。データ読み出しの際は、第５図に示すよう
に、予めメインアンプ・イネーブル信号φ3,プリチャー
ジφ５がそれぞれＬレベル，高（Ｈ）レベルとなって、
出力線6,コモン・データ線７がそれぞれＰチャネルトラ
ンジスタ15,Nチャネルトランジスタ31を介していずれも
電位Vccにバイアス（プリチャージ）される。このと
き、同時にメインアンプ10内のＰチャネルトランジスタ
14がＬレベルのメインアンプ・イネーブル信号φ３を受
けてオンして、プルアップ用トランジスタ11とプルダウ
ン用トランジスタ12とを結ぶ一対の接続点J1,J2が等電
位（Vcc）にバイアスされる。なお、ライト信号φ４は
Ｈレベルのままである。続いて、プリチャージ信号φ５
がＬレベルとなってＮチャネルトランジスタ31がオフ
し、コモン・データ線７のプリチャージが完了する。さ
らにメインアンプ・イネーブル信号φ３がＨレベルとな
ってＰチャネルトランジスタ15がオフし、出力線６のプ
リチャージが完了する。また、上記メインアンプ・イネ
ーブル信号φ３がＨレベルとなった時、メインアンプ10
内のＰチャネルトランジスタ14がオフし、Ｎチャネルト
ランジスタ13がオン状態となる。これにより、メインア
ンプ10は、プルアップ用トランジスタ11,プルダウン用
トランジスタ12の働きによって、データD,D＃上に現れ
たメモリセルからの信号を増幅する。そして、この信号
を増幅して得た出力を出力線６に送出する。また、上記
メインアンプ・イネーブル信号φ２がＨレベルとなった
時、接続回路20内のNAND（否定論理積）回路23の出力が
ＬレベルとなってＰチャネルトランジスタ22がオンし、
さらにインバータ24を介してＮチャネルトランジスタ21
がオンする。したがって、メインアンプ10から出力線６
上に送出された出力は、インバータ16とオン状態のＰチ
ャネルトランジスタ21およびＮチャネルトランジスタ22
を通してコモン・データ線７へ送出される。このように
してデータ読み出しが行われる。
ところで、近年の半導体記憶装置の進歩は著しいもの
があり、RAM,ROMその他のメモリとも３年に４倍ずつ記
憶容量を増してきている。しかしながら、微細化技術は
完全にはフォローできておらず、チップサイズは次第に
大きくなってきている。この結果、コモン・データ線７
の長さが長くなり、配線容量が大きくなって、このコモ
ン・データ線７についての遅延時間が無視できないレベ
ルになっている。特に、上記従来の半導体記憶装置は、
データ読み出しの際に、予めプリチャージ回路200によ
ってコモン・データ線７を電源電位Vccにバイアスして
いるため、メインアンプ10の出力が次段の閾値を横切る
のに電源電位Vccの約半分の電圧変化を要し、この結
果、コモン・データ線７についての遅延時間が長くなる
という問題がある。 そこで、この発明の目的は、コモン・データ線につい
ての遅延時間を短縮することができる半導体記憶装置を
提供することにある。
があり、RAM,ROMその他のメモリとも３年に４倍ずつ記
憶容量を増してきている。しかしながら、微細化技術は
完全にはフォローできておらず、チップサイズは次第に
大きくなってきている。この結果、コモン・データ線７
の長さが長くなり、配線容量が大きくなって、このコモ
ン・データ線７についての遅延時間が無視できないレベ
ルになっている。特に、上記従来の半導体記憶装置は、
データ読み出しの際に、予めプリチャージ回路200によ
ってコモン・データ線７を電源電位Vccにバイアスして
いるため、メインアンプ10の出力が次段の閾値を横切る
のに電源電位Vccの約半分の電圧変化を要し、この結
果、コモン・データ線７についての遅延時間が長くなる
という問題がある。 そこで、この発明の目的は、コモン・データ線につい
ての遅延時間を短縮することができる半導体記憶装置を
提供することにある。
上記目的を達成するために、この発明の半導体記憶装
置は、データ線上に現れたメモリセルからの信号をメイ
ン増幅器によって増幅して、このメイン増幅器が増幅し
て得られた出力をデータ読み出しの際およびデータ書き
込みの際にデータの入出力経路となるコモン・データ線
を介して入出力端子へ送出する半導体記憶装置におい
て、第１の電源電位と第２の電源電位との間の中間電位
を供給するプリチャージ用電源と上記コモン・データ線
との間に接続された第１のトランジスタと、上記コモン
・データ線と上記第1,第２の電源電位のうちの一方の電
源電位を与える電源との間に接続された第２のトランジ
スタとを有するプリチャージ回路を備え、上記メイン増
幅器が上記信号の増幅を開始する前に、上記プリチャー
ジ回路の上記第１のトランジスタをオフする一方、上記
第２のトランジスタをオンして上記コモン・データ線を
上記一方の電源電位にし、続いて、上記第２のトランジ
スタをオフする一方、上記第１のトランジスタをオンし
て上記コモン・データ線を上記中間電位にバイアスし、
この後、上記メイン増幅器の上記増幅を実行することを
特徴としている。
置は、データ線上に現れたメモリセルからの信号をメイ
ン増幅器によって増幅して、このメイン増幅器が増幅し
て得られた出力をデータ読み出しの際およびデータ書き
込みの際にデータの入出力経路となるコモン・データ線
を介して入出力端子へ送出する半導体記憶装置におい
て、第１の電源電位と第２の電源電位との間の中間電位
を供給するプリチャージ用電源と上記コモン・データ線
との間に接続された第１のトランジスタと、上記コモン
・データ線と上記第1,第２の電源電位のうちの一方の電
源電位を与える電源との間に接続された第２のトランジ
スタとを有するプリチャージ回路を備え、上記メイン増
幅器が上記信号の増幅を開始する前に、上記プリチャー
ジ回路の上記第１のトランジスタをオフする一方、上記
第２のトランジスタをオンして上記コモン・データ線を
上記一方の電源電位にし、続いて、上記第２のトランジ
スタをオフする一方、上記第１のトランジスタをオンし
て上記コモン・データ線を上記中間電位にバイアスし、
この後、上記メイン増幅器の上記増幅を実行することを
特徴としている。
メインアンプがデータ線からの信号の増幅を開始する
前に、プリチャージ回路によってコモン・データ線が第
１の電源電位と第２の電源電位との間の中間電位にバイ
アスされる。したがって、上記メインアンプの出力は、
僅かの電圧変化でもって次段の閾値を横切ることにな
る。この結果、上記コモン・データ線についての遅延時
間が従来に比して短縮される。
前に、プリチャージ回路によってコモン・データ線が第
１の電源電位と第２の電源電位との間の中間電位にバイ
アスされる。したがって、上記メインアンプの出力は、
僅かの電圧変化でもって次段の閾値を横切ることにな
る。この結果、上記コモン・データ線についての遅延時
間が従来に比して短縮される。
以下、この発明の半導体記憶装置を図示の実施例によ
り詳細に説明する。 第１図に示すように、この半導体記憶装置はプリチャ
ージ回路１を備えている。また、第３図に示したのと同
一構成の主増幅回路100を備えている。なお、主増幅回
路100の構成については説明を省略する。 上記プリチャージ回路１は、プリチャージ用の電源
（中間電位Vcc/2）とコモン・データ線７との間に接続
された第１のトランジスタとしてのＮチャネルトランジ
スタ２と、上記コモン・データ７とＮチャネルトランジ
スタ２との接続点J3とグランド（接地電位GND）との間
に接続された第２のトランジスタとしてのＮチャネルト
ランジスタ３と、インバータ４およびインバータ５から
なっている。Ｎチャネルトランジスタ2,3はそれぞれプ
リチャージ信号φ1,φ２によってオンオフ制御される。
インバータ４および５は上記接続点J3の回りに直列に接
続されており、コモン・データ線７の電位を安定化させ
るバッファとして機能する。 この半導体記憶装置が非動作状態にあるときは、第２
図に示すように、プリチャージ信号φ１がＬレベル，プ
リチャージ信号φ２がＨレベルとなっている。したがっ
て、プリチャージ回路１のＮチャネルトランジスタ２が
オフ,Nチャネルトランジスタ３がオンとなって、コモン
・データ線７は接地電位が与えられている。また、メイ
ンアンプ・イネーブル信号φ３がＬレベルとなってお
り、第３図に示した主増幅回路100の出力線６がＰチャ
ネルトランジスタ15を介して電位Vccにバイアスされて
いる。このとき、同時にメインアンプ10内のＰチャネル
トランジスタ14がＬレベルのメインアンプ・イネーブル
信号φ３を受けてオンして、プルアップ用トランジスタ
11とプルダウン用トランジスタ12とを結ぶ一対の接続点
J1,J2が等電位（Vcc）にバイアスされている。なお、ラ
イト信号φ４はＨレベルのままとなっている。 データ読み出しの際は、第２図に示すように、まずプ
リチャージ信号φ２がＬレベルとなって、第１図に示す
プリチャージ回路１のＮチャネルトランジスタ３がオフ
してコモン・データ線７とグランドとが非導通状態にな
る。次に、プリチャージ信号φ１がＨレベルとなって、
上記プリチャージ回路１のＮチャネルトランジスタがオ
ンして、コモン・データ線７が中間電位Vcc/2にバイア
スされる。なお、この時、第２図に示すように、センス
アンプ駆動信号SENがＬレベルからＨレベルとなって、
メモリセルのデータが図示しないビット線上に信号とな
って現れている。次に、コラムセレクト信号CSTENがＬ
レベルからＨレベルとなって、上記ビット線と第３図に
示すデータ線D,D＃とが導通する。したがって、データ
線D,D＃上にメモリセルからのデータが現れる。同時
に、プリチャージ信号φ１がＨレベルからＬレベルとな
って、第１図に示すＮチャネルトランジスタ２がオフ
し、コモン・データ線７のプリチャージが完了する。続
いて、第２図に示すように、メインアンプ・イネーブル
信号φ３がＨレベルとなって、第３図に示すＰチャネル
トランジスタ14,15がオフとなり（出力線６のプリチャ
ージ完了）、同時にＮチャネルトランジスタ13がオン状
態となる。ここで従来と同様に、メインアンプ10は、プ
ルアップ用トランジスタ11,プルダウン用トランジスタ1
2の働きによって、データ線D,D＃上に現れたメモリセル
からの信号を増幅する。そして、この信号を増幅して得
た出力を出力線６に送出する。また、上記メインアンプ
・イネーブル信号φ３がＨレベルとなった時、接続回路
20内のNAND回路23の出力がＬレベルとなってＰチャネル
トランジスタ22がオンし、さらにインバータ24を介して
Ｎチャネルトランジスタ21がオンする。したがって、メ
インアンプ10から出力線６上に送出された出力は、イン
バータ16とオン状態のＮチャネルトランジスタ21および
Ｐチャネルトランジスタ22を通してコモン・データ線７
に送出される。このとき、コモン・データ線７は予め中
間電位Vcc/2にバイアスされているので、メインアンプ1
0から送出された出力は僅かの電圧変化でもって次段の
閾値を横切ることになる。したがって、上記コモン・デ
ータ線についての遅延時間を従来に比して短縮すること
ができる。
り詳細に説明する。 第１図に示すように、この半導体記憶装置はプリチャ
ージ回路１を備えている。また、第３図に示したのと同
一構成の主増幅回路100を備えている。なお、主増幅回
路100の構成については説明を省略する。 上記プリチャージ回路１は、プリチャージ用の電源
（中間電位Vcc/2）とコモン・データ線７との間に接続
された第１のトランジスタとしてのＮチャネルトランジ
スタ２と、上記コモン・データ７とＮチャネルトランジ
スタ２との接続点J3とグランド（接地電位GND）との間
に接続された第２のトランジスタとしてのＮチャネルト
ランジスタ３と、インバータ４およびインバータ５から
なっている。Ｎチャネルトランジスタ2,3はそれぞれプ
リチャージ信号φ1,φ２によってオンオフ制御される。
インバータ４および５は上記接続点J3の回りに直列に接
続されており、コモン・データ線７の電位を安定化させ
るバッファとして機能する。 この半導体記憶装置が非動作状態にあるときは、第２
図に示すように、プリチャージ信号φ１がＬレベル，プ
リチャージ信号φ２がＨレベルとなっている。したがっ
て、プリチャージ回路１のＮチャネルトランジスタ２が
オフ,Nチャネルトランジスタ３がオンとなって、コモン
・データ線７は接地電位が与えられている。また、メイ
ンアンプ・イネーブル信号φ３がＬレベルとなってお
り、第３図に示した主増幅回路100の出力線６がＰチャ
ネルトランジスタ15を介して電位Vccにバイアスされて
いる。このとき、同時にメインアンプ10内のＰチャネル
トランジスタ14がＬレベルのメインアンプ・イネーブル
信号φ３を受けてオンして、プルアップ用トランジスタ
11とプルダウン用トランジスタ12とを結ぶ一対の接続点
J1,J2が等電位（Vcc）にバイアスされている。なお、ラ
イト信号φ４はＨレベルのままとなっている。 データ読み出しの際は、第２図に示すように、まずプ
リチャージ信号φ２がＬレベルとなって、第１図に示す
プリチャージ回路１のＮチャネルトランジスタ３がオフ
してコモン・データ線７とグランドとが非導通状態にな
る。次に、プリチャージ信号φ１がＨレベルとなって、
上記プリチャージ回路１のＮチャネルトランジスタがオ
ンして、コモン・データ線７が中間電位Vcc/2にバイア
スされる。なお、この時、第２図に示すように、センス
アンプ駆動信号SENがＬレベルからＨレベルとなって、
メモリセルのデータが図示しないビット線上に信号とな
って現れている。次に、コラムセレクト信号CSTENがＬ
レベルからＨレベルとなって、上記ビット線と第３図に
示すデータ線D,D＃とが導通する。したがって、データ
線D,D＃上にメモリセルからのデータが現れる。同時
に、プリチャージ信号φ１がＨレベルからＬレベルとな
って、第１図に示すＮチャネルトランジスタ２がオフ
し、コモン・データ線７のプリチャージが完了する。続
いて、第２図に示すように、メインアンプ・イネーブル
信号φ３がＨレベルとなって、第３図に示すＰチャネル
トランジスタ14,15がオフとなり（出力線６のプリチャ
ージ完了）、同時にＮチャネルトランジスタ13がオン状
態となる。ここで従来と同様に、メインアンプ10は、プ
ルアップ用トランジスタ11,プルダウン用トランジスタ1
2の働きによって、データ線D,D＃上に現れたメモリセル
からの信号を増幅する。そして、この信号を増幅して得
た出力を出力線６に送出する。また、上記メインアンプ
・イネーブル信号φ３がＨレベルとなった時、接続回路
20内のNAND回路23の出力がＬレベルとなってＰチャネル
トランジスタ22がオンし、さらにインバータ24を介して
Ｎチャネルトランジスタ21がオンする。したがって、メ
インアンプ10から出力線６上に送出された出力は、イン
バータ16とオン状態のＮチャネルトランジスタ21および
Ｐチャネルトランジスタ22を通してコモン・データ線７
に送出される。このとき、コモン・データ線７は予め中
間電位Vcc/2にバイアスされているので、メインアンプ1
0から送出された出力は僅かの電圧変化でもって次段の
閾値を横切ることになる。したがって、上記コモン・デ
ータ線についての遅延時間を従来に比して短縮すること
ができる。
以上より明らかなように、この発明の半導体記憶装置
は、データ線上に現れたメモリセルからの信号をメイン
アンプが増幅を開始する前に、プリチャージ回路によっ
てコモン・データを中間電位にバイアスしているので、
このコモン・データ線についての遅延時間を短縮するこ
とができる。
は、データ線上に現れたメモリセルからの信号をメイン
アンプが増幅を開始する前に、プリチャージ回路によっ
てコモン・データを中間電位にバイアスしているので、
このコモン・データ線についての遅延時間を短縮するこ
とができる。
第１図はこの発明の一実施例の半導体記憶装置のプリチ
ャージ回路を示す図、第２図は上記半導体記憶装置の動
作タイミングを示す図、第３図は上記半導体記憶装置お
よび従来の半導体記憶装置の主増幅回路を示す図、第４
図は上記従来の半導体記憶装置のプリチャージ回路を示
す図、第５図は上記従来の半導体記憶装置の動作タイミ
ングを示す図である。 １……プリチャージ回路、 2,3,13,21……Ｎチャネルトランジスタ、 4,5,16,24……インバータ、６……出力線、 ７……コモン・データ線、10……メインアンプ、 11……プルアップ用トランジスタ、 12……プルダウン用トランジスタ、 14,15,22……Ｐチャネルトランジスタ、 20……接続回路、23……NAND回路、 100……主増幅回路、D,D＃……データ線、 J1,J2,J3……接続点。
ャージ回路を示す図、第２図は上記半導体記憶装置の動
作タイミングを示す図、第３図は上記半導体記憶装置お
よび従来の半導体記憶装置の主増幅回路を示す図、第４
図は上記従来の半導体記憶装置のプリチャージ回路を示
す図、第５図は上記従来の半導体記憶装置の動作タイミ
ングを示す図である。 １……プリチャージ回路、 2,3,13,21……Ｎチャネルトランジスタ、 4,5,16,24……インバータ、６……出力線、 ７……コモン・データ線、10……メインアンプ、 11……プルアップ用トランジスタ、 12……プルダウン用トランジスタ、 14,15,22……Ｐチャネルトランジスタ、 20……接続回路、23……NAND回路、 100……主増幅回路、D,D＃……データ線、 J1,J2,J3……接続点。
Claims (1)
- 【請求項１】データ線上に現れたメモリセルからの信号
をメイン増幅器によって増幅して、このメイン増幅器が
増幅して得られた出力をデータ読み出しの際およびデー
タ書き込みの際にデータの入出力経路となるコモン・デ
ータ線を介して入出力端子へ送出する半導体記憶装置に
おいて、 第１の電源電位と第２の電源電位との間の中間電位を供
給するプリチャージ用電源と上記コモン・データ線との
間に接続された第１のトランジスタと、上記コモン・デ
ータ線と上記第1,第２の電源電位のうちの一方の電源電
位を与える電源との間に接続された第２のトランジスタ
とを有するプリチャージ回路を備え、 上記メイン増幅器が上記信号の増幅を開始する前に、上
記プリチャージ回路の上記第１のトランジスタをオフす
る一方、上記第２のトランジスタをオンして上記コモン
・データ線を上記一方の電源電位にし、続いて、上記第
２のトランジスタをオフする一方、上記第１のトランジ
スタをオンして上記コモン・データ線を上記中間電位に
バイアスし、この後、上記メイン増幅器の上記増幅を実
行することを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116141A JP2584102B2 (ja) | 1990-05-01 | 1990-05-01 | 半導体記憶装置 |
| US07/694,289 US5414671A (en) | 1990-05-01 | 1991-04-30 | Semiconductor memory device having operation control means with data judging function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116141A JP2584102B2 (ja) | 1990-05-01 | 1990-05-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0413291A JPH0413291A (ja) | 1992-01-17 |
| JP2584102B2 true JP2584102B2 (ja) | 1997-02-19 |
Family
ID=14679760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2116141A Expired - Fee Related JP2584102B2 (ja) | 1990-05-01 | 1990-05-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2584102B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62157398A (ja) * | 1985-12-28 | 1987-07-13 | Toshiba Corp | 半導体記憶装置 |
| JPH0262785A (ja) * | 1988-08-29 | 1990-03-02 | Nec Corp | ダイナミック型半導体メモリ |
-
1990
- 1990-05-01 JP JP2116141A patent/JP2584102B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0413291A (ja) | 1992-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100574181B1 (ko) | 고속기입회복을갖춘메모리장치및그에관련된기입회복방법 | |
| JPH0713857B2 (ja) | 半導体記憶装置 | |
| JPS6069898A (ja) | 半導体記憶装置 | |
| US5323345A (en) | Semiconductor memory device having read/write circuitry | |
| US5506522A (en) | Data input/output line sensing circuit of a semiconductor integrated circuit | |
| JP2661842B2 (ja) | データ伝送回路 | |
| US5091886A (en) | Dual current data bus clamp circuit of semiconductor memory device | |
| US5260904A (en) | Data bus clamp circuit for a semiconductor memory device | |
| US5982692A (en) | Bit line boost amplifier | |
| JP2584102B2 (ja) | 半導体記憶装置 | |
| US5278788A (en) | Semiconductor memory device having improved controlling function for data buses | |
| US5027325A (en) | Semiconductor memory device having circuit for reading-out and writing-in of data | |
| US5369613A (en) | Semiconductor memory device having clamping circit for suppressing potential differences between pairs of data I/O lines | |
| JP2792258B2 (ja) | ダイナミックｒａｍの読み出し回路 | |
| JP3319427B2 (ja) | 半導体メモリ装置 | |
| US4989184A (en) | Semiconductor memory device having current type sense amplifier improved for high speed operation and operating method therefor | |
| US6456545B1 (en) | Method and apparatus for data transmission and reception | |
| JP3064561B2 (ja) | 半導体記憶装置 | |
| JPH01192078A (ja) | 半導体記憶装置及びレベルシフト回路 | |
| JPH0551997B2 (ja) | ||
| JPH09330591A (ja) | センスアンプ駆動回路 | |
| KR0145859B1 (ko) | 승압전압이 사용되는 컬럼선택수단을 구비하는 반도체 메모리 | |
| KR100190761B1 (ko) | 비트라인 감지 증폭기 | |
| JP2786353B2 (ja) | 半導体記憶装置 | |
| CN113948127A (zh) | 具有盖写锁存于感测放大器中的数据的驱动电路的装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |