KR100192570B1 - 반도체 메모리 장치의 비트라인 프리차아지 회로 - Google Patents

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KR100192570B1
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Abstract

비트라인쌍으로 전위분배된 전위를 감지증폭한 후 비트라인들의 프리차아지 및 등화의 동작 전위를 고속으로 제어하는 회로에 관한 것이다. 반도체 메모리 장치에 있어서, 비트라인쌍과, 어드레스 스트로브 신호의 활성화에 응답하여 다수의 메모리셀 중 소정의 워드라인에 대응하는 메모리셀로부터의 데이터를 상기 비트라인쌍의 비트라인 및 상보 비트라인으로 전달하는 메모리셀 어레이 블록과, 상기 어드레스 스트로브 신호의 활성화에 응답하여 상기 비트라인쌍의 비트라인 및 상보 비트라인의 전압을 풀업 및 풀다운하는 비트라인 증폭수단과, 상기 어드레스 스트로브 신호의 비활성화에 응답하여 서로 상반된 레벨의 전위로 증폭된 상기 비트라인 및 상보 비트라인을 소정의 레벨로 프리차아지 하고 등화하는 프리차아지 수단과, 상기 어드레스 신호가 비활성화 상태로 천이시점까지 상기 증폭수단의 풀다운 동작을 소정 지속하는 수단으로 구성함을 특징으로 한다.

Description

반도체 메모리 장치의 비트라인 프리차아지 회로
제1도는 일반적인 방도체 메모리 장치의 비트라인의 주변 회로도.
제2a는 센스앰프를 제어하기 위한 센스앰프 제어신호 발생 회로도.
제2b도는 제1도에 도시된 피센스앰프 제어신호 발생 회로도를 도시한 도면.
제2c도는 제1도에 도시된 엔센스앰프 제어신호 발생 회로도를 도시한 도면.
제2d도는 제1도에 도시된 센스앰프 구동전압을 전달하기 위한 센스앰프드라이버의 구체적 실시예시도.
제3도는 제1도에 도시된 프리차아지 및 등화회로를 제어하는 등화신호 발생 회로도.
제4도는 종래의 기술에 의한 비트라인 센싱 및 비트라인 프리차아지 타이밍도.
제5도는 본 발명에 따른 센스앰프 제어신호 발생회로도를 도시한 도면.
제6도는 본 발명의 기술에 의한 비트라인 센싱 및 비트라인 프리차아지 타이밍도.
본 발명은 반도체 메모리 장치에 관한 것으로 특히 브트라인쌍으로 전위분재(charge sharing)된 전위를 감지증폭한 후 비트라인들의 프리차아지 및 등화(equalization)의 동작 전위를 고속으로 제어하는 회로에 관한 것이다.
반도체 메모리 장치를 포함하여 가지는 전기, 전자 시스템의 저전압화 추세에 따라서 주기억 메모리 장치로 널리 사용되는 다이나믹 램(DRAM)의 저전압화가 요구된다. 상기와 같은 다이나믹 램의 저전압화는 통상적인 5볼트 전원전압이 아닌 3.3볼트의 전압 혹은 그 이하의 전원전압의 레벨을 의미한다. 이러한 저전압화는 반도체 메모리 장치를 구성하는 모오스 트랜지스터의 전류 구동 능력의 감소를 초래하므로 결국 칩의 동작속도에 지대한 영향을 주게 된다.
상기와 같이 저전압화된 반도체 메모리 장치는, 칩내의 동작 전원전압은 낮아지지만 메모리 셀 어레이내의 비트라인에 기생하는 저항성분과 기생 캐패시턴스 성분은 크게 변화하지 않는다. 그러므로 저전압화 반도체 메모리 장치는 메모리셀의 데이터를 억세스하는 앨티브 싸이클(active cycle)에서 워드라인(word line)이 활성화된 후 메모리셀내의 스토리지 캐패시터와 비트라인쌍의 비트라인 BL과 상보비트라인 BLB에 각각 형성된 기생 캐패시스턴스간의 전하분배로 인하여 비크라인쌍간의 전압차|△V|가 통상의 5볼트의 전원전압에 의한 동작시보다 보다 낮게 되어진다. 따라서 비트라인쌍간의 전압차가 미세하게 되어 비트라인쌍간의 전압차를 증폭하여 데이터로써 센싱하는데 걸리는 시간이 증가된다.
또한 저전압 반도체 메모리 장치는 프리차아지 싸이클에서 상기 액티브싸이클의 동작에 의해 디벨로프(develope)된 비트라인쌍의 비트라인과 상보비트라인을 소정의 레벨로 프리차아지 하고, 등화하는데도 상당한 시간이 소요되며, 이는 하기의 설명을 이해함으로써 더욱 명확하여 질 것이다.
제1도는 일반적인 반도체 메모리 장치내의 메모리셀 어레이의 주변회로를 도시한 것으로서 비트라인쌍 BL/BLB의 전위를 감지증폭하기 위한 센스앰프회로, 비트라인 프리차아지 및 등화회로들이 나타나 있다.
제1도를 참조하면 한쌍의 비트라인쌍 BL/BLB에 접속된 비트라인 센스앰프, 예를 들면 피센스앰프(P-type sense amplifier) PSA와 엔센스앰프(N-type sense amplifier) NSA 및 그 주변회로가 도시되어 있음을 알 수 있다. 상기 피센스앰프 PSA는 두 개의 피모오스 트랜지스터로 구성되어 노드 LA의 전압이 전원전압Vcc의 레벨로 천이할 때 비트라인쌍 BL/BLB중 레벨이 높은 비트라인을 감지하여 풀업하고 동시에 상기 비트라인쌍 BL/BLB에 리스토아 전압을 충전한다.
또한 엔센스앰프 NSA는 두 개의 엔모오스 트랜시스터로 구성되어 노드 LAB의 전위가 전지전압 Vss의 레벨로 천이될 때 상기 비트라인쌍 BL/BLB중 레벨이 낮은 비트라인을 감지하여 접지전압의 레벨로 풀다운한다. MCA는 데이터 전달용 모오스 트랜지스터와 데이터 저장용 스토리지 캐패시터로 이루어진 메모리셀을 다수개 포함하는 메모리 셀어레이 블록으로서 메모리셀을 선택하기 위한 워드라인 WL DL '하이'로 활성화시에 응담하여 상기 비트라인쌍 BL/BLB의 전위 상태에 따른 데이터 1혹은 0를 저장하거나 상기 스토리지 캐패시터에 저장된 전위를 상기 비트라인쌍 BL/BLB으로 전송하여 전위분배한다. PCC는 프리차아지 및 등화회로로서 상기 비트라인쌍 BL/BLB의 각각에 소오스가 접속되고 드레인에 비트라인 프리차지 전압VBL을 입력하는 두 개의 엔모오스 트랜지스터 및 상기 비트라인쌍 BL/BLB의 비트라인 BL과 상보비트라인 BLB의 사이에 채널이 접속된 또다른 엠모오스 트랜지스터로 구성되어 각각의 게키트로 하이상태의 등화신호 øEQ가 입력시 상기 비트라인쌍 BL/BLB를 소정의 레벨로 설정된 비트라인 프리차지 전압 VBL프리차아지하고 등화한다. CSG는 칼럼선택게이트로서 이는 상기 비트라인쌍 BL/BLB고 입출력라인쌍 10/10B의 사이에 소오스와 드레인이 각각 접속된 엔모오스 트랜지스터쌍으로 구성되어 칼럼 선택라인 CSL이 하이로 활성화시에 턴온되어 상기 비트라인쌍 BL/BLB과 입출력라인쌍 10/10B간의 데이터 패스를 형성한다.
상기와 같이 구성된 메모리셀 어레이의 주변회로는 이 기술 분야에 이미 잘 알려진 기술로서 본 발명의 명세서에서는 본 발명에 관련된 일부의 구성요소에 대한 것만이 비교적 간략히 설명될 것임에 유의 바란다.
제2a도는 상기 제1도에 도시된 엔센스앰프와 피센스앰프로 구성된 센스앰프를 제어하기 위한 종래의 센스앰프 제어신호 발생 회로도를 도시한 것이다. 이는 외부로부터 입력되는 센싱 인에이블 신호 øSE을 지연출력 하는 지연회로가 구비되어 있으며, 낸드게이트 22의 두개의 입력노드가 상기 지연회로의 출력노드와 상기 센싱 인이에블 신호øEQ에 접속된다. 상기 낸드게이트 22의 출력노드에는 2개의 인버터 24와 26이 직렬 접속된 제2지연회로 및 단일의 인버터 28가 접속된다. 상기 지연회로는 짝수갯수로 설정된 다수의 인버터 10∼20가 직렬 접속되어 구성된다. 이때, 상기 인버터 26의 출력노드로부터 출력되는 제1제어신호 øSDB는 피센스앰프를 제어하기 위한 신호로 이용되며, 인버터 28의 출력노드로부터 출력되는 제2제어신호 øS는 엔센스앰프를 제어하기 위한 신호로서 이용된다. 이들 제1제어신호 øSDB와 제2제어신호 øS의 이용 관계는 다음 설명에 의해 보다 용이하게 이해될 것이다.
제2b도는 제1도에 도시된 피센스앰프 제어신호 발생 회로도로서, 이의 구성은 메모리 어레이 블럭 선택신호 øBLSij를 반전하는 인버터 30의 출력과 제2a도의 구성으로부터 출력되는 제1제어신호 øSDB를 부논리합하는 노아게이트 32 및 상기 노아게이트 32의 출력을 드라이브하는 2개의 인버터 34, 36으로 구성되어 있다. 이때, 상기 인버터 36의 출력 LAPG는 상기 제1도에 도시된 피센스 앰프 PSA의 노드 LA에 구동전압을 공급하는 피센스앰프 드라이버를 유효하게 구동하는 신호로서 이용된다.
제2c도는 제1도에 도시된 엔센스앰프 제어 신호 발생 회로도로서, 상기 제2제어신호 øS와 상기 메모리 어레이 블럭 선택신호 øBLSij를 부논리곱하는 낸드게이트 38 및 상기 낸드게이트 38의 출력노드에 접속되어 그 출력을 드라이브하는 인버터 40로 구성되어 있다.
제2d도는 제1도에 도시된 센스앰프에 구동전압을 전달하기 위한 센스앰프 드라이버의 구체적 실시예시도이다. 이의 구성은, 전원전압 Vcc와 피센스앰프 PSA의 공통 소오스의 노드 LA사이에 채널이 연결되고 제어전극이 상기 피센스앰프 구동제어신호 LAPG에 접속된 피모오스 트랜지스터 42와, 전지전압 Vss와 상기 엔센스앰프 NSA의 공통 소오스 노드 LAB의 사이에 채녈이 연결되고 제어전극이 상기 엔센스앰프 구동제어신호 LANG에 접속된 엔모오스 트랜지스터 44와, 상시 노드 LA와 LAB에 소오스가 접속되고 드레인에 공통으로 비트라인 프리차아지 전압 LBL에 접속되어 등화신호 øEQ의 활성화에 응답하여 상기 노드 LA, LAB을 상기 프리차아지 전압 VBL의 레벨로 프리차이지 하는 엔모오스 트랜지스터 46,48들과, 상기 노드 LA와 LAB의 사이에 채널이 연결되고 게이트로 입력되는 등화신호 øEQ가 활성화시에 응답하여 상기 노드 LA,LAB의 전압을 등화하는 엔모오스 트랜지스터 50로 구성되어 진다.
제3도는 제 1도에 도시된 프리차아지 및 등화회로를 제어하는 등화신호 발생회로도로서, 이는 메모리 어레이 블록 선택신호 øBLSij을 반전하여 등화신호 øEQ로 드라이브하는 3개의 인버터로 구성되어 있음을 도시하고 있다.
재4도는 종래의 기술에 의한 비트라인 센싱 및 비트라인 프리차아지 타이밍도로서, 제2a도 내지 제2d도의 구성에 의한 제어회로들에 의해 피센스앰프 PSA 및 엔센스앰프 NSA를 제어시의 비트라인의 센싱 동작과 프리차아지 및 등화 동작의 동작 관계르 보여주기 위한 동작 타이밍도이다.
우선 제2a도 내지 제2d도, 제3도 및 제4도의 동작 타이밍도를 참조하여 제1도의 비트라인 센싱동작을 설명하면 하기와 같다.
지금, 메모리셀 어레이 블록 MAC내 메모리셀의 데이터 정보를 억세스하기 위하여 로우 어드레스 스트로브 신호(Row Address Strobe Bar) RASB가 제4도와 같이 로우로 활성화된 상태에서 로우 어드레스 신호가 입력되면, 범용의 반도체 메모리 장치와 같이 상기 로우 어드레스 신호는 칩 내부에서 래치된 후 이를 디코딩(decoding)되며, 디코딩된 로우 어드레스 신호의 일부를 다시 디코딩한다. 그리고 선택하고자 하는 메모리셀이 위치하는 메모리셀 어레이 블록 MCA을 지정하는 메모리 어레이 블록 활성화 수단(도면에는 도시되지 않음)에서 메모리 어레이 블록 선택신호 øBLSij를 제4도와 같이 하이로 활성화시키기 된다.
한편, 상기 등화신호 øEQ는 제3도와 같은 구성에 의해 상기 하이상태의 메모리셀 어레이 블록 선택신호 øBLSij를 반전 지연하여 제4도와 같이 로우로 천이된다. 상기 등화신호 øEQ가 로우로 천이되면 제2d도의 엔모오스 트랜지스터 46, 48 및 50들이 모두 턴오프되어 노드 LA, LAB에 공급되는 프리차아지 전압 VBL의 공급 및 등화 동작을 차단한다. 이때, 제1도에 도시된 프리차아지 및 등화회로 PCC내의 다수의 엔모오스 트랜지스터들도 턴오프되어 비트라인쌍 BL/BLB로 공급되는 프리차아지 전압 VBL의 공급 및 등화 동작을 차단한다. 그리고, 비트라인 분리제어신호 øISOi, øIOSj의 신호중 선택된 메모리셀 어레이 블록 MCA가 위치한 비트라인 BL/BLB측의 비트라인 분리게이트 ISG로 공급한다. 상기 로우 어드레스 스트로브 신호 RASB는 지연회로(도시되지 않음)에 의해 반전 지연되어 제4도와 같은 센싱 인에이블 신호 øSE로서 출력되며, 이는 제2a도의 인버터 20와 2입력 낸드게이트 22의 일측입력 노드로 입력된다.
상기와 같은 상태에서 로우 디코터(도시하지 않았음)에 의해 선택된 메모리셀 에레이 블록 MCA네의 해당 워드라인이 선택되면 비트라인쌍 BL/BLB의 전위분배 현상에 의하여 비트라인쌍 BL/BLB의 비트라인 BL과 상보비트라 BLB간에 수십에서 수백밀리 볼트정도의 전압차|△V|가 제4도와 같이 발생한다. 이때 저동작 전원전압 Vcc에 의해 동작되는 반도체 메모리 장치의 경우 상기 비트라인쌍 BL/BLB간의 전압차|△V|는 매우 작아 비트라인의 센싱마진이 매우 작게 된다. 상기와 같이 비트라인쌍 BL/BLB상에 발생된 전압차|△V|는 후술하는 동작에 의해 전원전압 Vcc의 레멜과 접지 전압 Vss의 레벨로 각각 증폭되어 비트라인쌍 BL/BLB상에서 디벨로프 (DEVELOP)되며, 이는 후술하는 설명에 의해 명확히 이해될 것이다.
한편 상기 센싱 이에이블 신호øSE가 논리 하이로 제4도와 같이 천이되면, 다수개의 인버터 10~20으로 구성된 인버터 체인에 의해 낸드게이트22의 또다른 입력 노드로는 지연된 센싱 인에입블 신호 øSE가 공급된다. 따라서, 내드게이트 22는 논리 로우의 신호를 출력한다. 상기 낸드 게이트 22로부터 출력되는 로우의 신호는 출력노드에 접속된 인버터 28에 의해 반전되어 제4도와 같은 제2제어신호 øS로서 출력됨과 동시에 상기 출력노드에 직렬 접속된 인버터 24,26에 의해 논리 로우상태의 제1제어신호 øSOB를 출력한다. 이때, 상기 제2제어신호 øS는 상기 제1제어 신호 øSDB의 상태 천이 시점보다 빠른 시점에서 하이로 천이된다.
상기 메모리 어레이 블럭 선택신호 øBLSij와 제1제어신호 øSDB가 제4도와 같이 각각 논리 하이와 로우의 상태로 활성화되면, 제2b도와 같이 구성된 피센스앰프 제어신호 발생 회로는 제4도와 같이 로우로 활성화되는 피센스 앰프 구동제어신호 LAPG가 출력한다. 이는 곧 제2d도와 같이 구성된 센스앰프 드라이버내의 피모오스 트랜지스터 42의 제어전극인 게이트로 공급된다. 그리고, 상기 제2a도와 같은 구성에 의해 출력되는 제2제어신호 øS와 상기 메모리 어레이 블럭 선택신호 øBLSij가 각각 하이의 상태로 활성화되면 제2c도와 같이 구성된 엔센스앰프 제어신호 발생 회로로부터는 제4도와 같이 논리 하이 상태로 천이되는 엔센스앰프 구동제어신호 LANG를 발생한다. 이때, 상기 제1제어신호 øSDB는 제2제어신호 øS보다 지연출력됨으로써 상기 제2b도에 의한 피센스앰프 구동제어신호 LAPG의 신호가 제2c도에 의한 엔센스앰프 구동제어신호 LANG의 출력보다 늦게 출력된다.
상기와 같은 동작에 의해 각각 제4도와 같이 출력된 엔센스앰프 구동제어신호 LANG와 피센스앰프 제어신호 LAPG는 제2d도와 같이 구성된 센스앰프 드라이버내의 엔모오스 트랜지스터44의 게이트와 피모오스 트랜지스터 42의 게이트로 공급되어진다. 상기 제2D와 같이 구성된 센스앰프 드라이버는 제1도의 엔센스앰프 NSA와 피센세엠프 PSA를 구동하여 워드라인의 활성화에 의해 제4도와 같이 전압차가|△V|가 발생된 비트라인쌍 BL/BLB간의 전압차를 디벨로프한다. 이러한, 비트라인쌍 BL/BLB의 전압차의 디벨로프는 다음의 동작에 의해 이루어진다.
제2B도 및 제2C도 와 같이 구성된 피센스앰프 구동제어신호 발생회로와 엔센앰프 구동제어신호 발생회로로부터 제4도에 도시된 바와 같이 로우와 하이로 천이되는 피센스앰프 구동제어신호 LAPG와 엔센스앰프 구동제어신호 LANG가 출력되면, 이를 제어전극으로 각각 입력하는 제2D도의 피모오스 트랜지스터 42와 엔모오스 트랜지스터 44들은 각각 턴온 된다. 따라서, 상기 엔모오스 트랜지스터 44와 피모오스 트랜지스터 42들은 출력노드 LA와 LAB에 전원전압 Vcc와 접지전압 Vss를 전달하며, 이는 곧 제1도와 같이 구성된 엔센스앰프 NSA의 공통소오스 노드 LAB와 피센스앰프 PSA의 공통 소오스 노드 LA에 입력된다.
상기와 같이 엔센스앰프 NSA와 피센스앰프 PSA를 각각에 전원전압 Vcc와 접지전압 Vss가 공급되면 상기 엔센스앰프 NSA는 이미 잘알려진 바와 같이 비트라인쌍 BL/BLB중 레벨이 상대적으로 낮은 레벨을 갖는 비트라인 BL 혹은 BLB의 레벨을 접지전압 Vss의 레벨로 풀다운하고, 상기 피센스앰프 PSA는 상기 비트라인쌍 BL/BLB 중 레벨이 상대적으로 높은 레벨을 갖는 비트라인 BLB 혹은 BL의 레벨을 전원전압 Vcc의 레벨로 풀업하여 제4도와 같은 미세 전압차를 증폭하여 디벨로프한다. 이와 같은 과정을 통하여 디벨로프된 비트라인쌍 BL/BLB의 전압은 상기 로우 어드레스 스트로브 신호 RASB가 하이로 비활성화되면, 즉, 프리차아지 상태로 되면, 일정 지연 시간 뒤에 논리 하이로 활송화되는 등화제어신호 ΦEQ에 의하여 비트라인 프리차아지 레벨 VBL(VBL은 거의 하프 Vcc임)로 프리차아지 및 동화된다.
상기의 비트라인쌍 BL/BLB이 제4도와 같이 프리차아지 및 등화되기전 엔센스앰프 NSA와 피센스앰프 PSA를 제어하는 엔센스앰프 구동제어신호 LANG와 피센스앰프 구동제어신호 LAPG들 각각은 제4도와 같이 로우와 하이의 상태로 각각 비활성화되어 센싱동작이 완료되어 있음에 유의 하여야 한다. 따라서 제1도에 도시된 프리차아지 및 등화회로 PCC 및 제2D도와 같이 구성된 등화회로(엔모오스 트랜지스터 46,48,50의 구성)가 제4도와 같이 전원전압 Vcc와 접지전압 Vss의 레벨로 디벨로프된 비트라인쌍 BL/BLB의 전위를 전원전압 Vcc·1/2의 레벨로 설정된 비트라인 프리차아지전압 VBL의 레벨로 프리차아지 하여 등화하는데 소요되는 시간은 길게 될 수밖에 없다. 이러한 시간은 저전원전압을 입력하여 동작하는 다이나믹 램에서는 더욱 문제시되어 고속으로 동작하는데 있어 상당한 제한 요소로 작용한다.
예를 들면, 매우 낮은 동작 전원전압 Vcc의 입력에 의해 동작하는 반도체 메모리 장치의 경우, 로우 어드레서 신호의 입력에 의해 해당 메모리셀 어레이 블록내의 워드라인이 활성화시 메모리셀의 스토리지 캐패시터의 충전전위와 비트라인에 기생하는 기생 캐패시터의 충전전위간의 전위분배(charge sharing)의 동작이 발생하여 비트라인 BL과 상보 비트라인 BLB의 전압차|△V|는 매우 작아지게 되어 센싱마진이 줄어들게 된다.
보다 구체적인 예로는, 이미 잘 알려진 바와 같이 센싱마진은 데이터 1의 상태를 억세스하는 경우가 데이터 0을 억세스하는 경우에 비하여 상대적으로 디벨로프 레벨이 불량(worse)하게 된다. 따라서, 매우 짧은 싸이클로 활성화와 프리차아지 싸이클이 반복되면서 데이터를 억세스하는 경우 비트라인 BL 및 상보비트라인 BLB의 프리차아지 및 등화레벨은 점차적으로 높아지는데, 이는 피센스앰프 PSA에 의해 전원전압 Vcc의 레벨로 풀업된 비트라인 BL 혹은 상보비트라인 BLB의 전압이 하프 전원전압 Vcc·1/2(VBL)의 레벨로 등화되면서 발생시키는 여분의 전위(charge)를 비트라인 프리차아지 및 등화회로 PCCSO의 엔모오스 트랜지스터들이 신속히 방전시키지 못하기 때문이다. 즉, 저전원전압 Vcc에서 데이터 1의 센싱마진은 감소하는데 비하여 비트라인 등화레벨이 점차적으로 높아지므로써 데이터 1의 센싱마진을 더욱 불량하게되어 저전원전압 동작의 센싱마진을 제한하는 요소로 동작된다.
따라서, 본 발명의 목적은 비트라인을 고속으로 소망하는 레벨로 프리차아지 및 등화하는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 비트라인의 등화를 고속으로 제어하는 수단을 푸함하여 가지는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또다른 목적은 비트라인의 풀다운 및 풀업에 의한 프리차아지 레이스(precharge race)를 이용하여 비트라인의 등화레벨을 제어하는 회로를 포함하는 반도체 메모리 장치를 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 반도체 메모리 장치에 있어서, 비트라인쌍과, 어드레스 스트로브 신호의 활성화에 응답하여 다수의 메모리셀중 소정의 워드라인에 대응하는 메모리셀로부터의 데이터를 상기 비트라인쌍의 비트라인 및 상보 비트라인으로 전달하는 메모리셀 어레이 블록과, 상기 어드레스 스트로브 신호의 활성화에 응답하여 상기 비트라인쌍의 비트라인 및 상보 비트라인의 전압을 풀업 및 풀다운하는 비트라인 전위감지 증폭수단과, 상기 어드레스 스트로브 신호의 비활성화에 응답하여 서로 상반된 레벨의 전위로 증폭된 상기 비트라인 및 상보 비트라인을 소정의 레벨로 프리차아지 하고 등화하는 프리차아지 수단과, 상기 어드레스 스트로브 신호가 비활성화 상태로 천이한 후 소정시간 동안 상기 비트라인 전위 감지 증폭수단의 풀다운 동작을 소정 지속시키는 비트라인 레벨 제어 수단을 포함함을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명한다.
제5도는 본 발명에 따른 센스앰프 제어신호 발생회로도로서, 이는 로우 어드레스 스트로브 신호 RASB의 활성화에 의해 지연 발생된 센싱 인에이블 신호 øSE에 응답하여 상기 로우 어드레스 스트로브 신호 RASB의 활성화 구간내에 발생되는 제1제어신호ΦSDB와, 프리차아지 구간까지 신장되는 제1제어신호 ΦSDB를 발생하는 구성을 도시한 것이다. 그리고, 엔센스앰프 구동제어신호 LANG와 피센스앰프 구동제어신호 LAPG를 발생하는 회로의 구성 및 센스앰프 드라이버의 구성은 종래와 동일한 회로를 이용한다.
상기 제5도를 참조하면, 제1제어신호 발생회로의 구성은 센싱 인에이블 신호 ΦSE를 입력으로 하는 짝수개의 인버터 60∼70으로 구성된 제1인버터 체인과, 상기 제1인버터 체인의 출력과 상기 센싱 인에이블 신호 ΦSE를 2개의 입력 노드로 입력하여 부논리곱 출력하는 낸드 게이트 72 및 상기 낸드게이트 72의 출력노드에 직렬 접속된 2개의 인버터 74, 76으로 구성되며, 상기 인버터 76의 출력노드는 전술한 제2b도의 노아게이트 32의 일측 입력노드에 접속된다. 그리고, 제2제어신호 발생회로는 센싱 인에이블 신호 ΦSE를 입력하는 짝수개의 인버터 78∼84로 구성된 제2인버터 체인과, 상기 제2인버터 체인의 지연출력을 지연하는 두 개의 인버터 86, 88로 구성된 제3인버터 체인의 출력을 2개의 입력노드로 입력하여 부논리합하여 출력하는 노아게이트 90 및 상기 노아게이트 90의 출력과 전술한 제2c도의 낸드게이트 38의 일측 입력노드사이에 접속된 인버터 92로 구성된다.
제6도는 본 발명의 기술에 의한 비트라인 센싱 및 비트라인 프리차아지 타이밍도로서, 이는 메모리셀의 데이터를 억세스하는 로우 어드레스 스트로브 신호 RASB가 로우로 활성화시에 프리차아지 구간의 등화신호 ΦEQ와 엔센스앰프 NSA 즉, 비트라인의 전압을 풀다운하는 수단의 동작이 오버랩하는 동작 타이밍을 도시한 예이다.
이하 전술한 제1도, 제2b도 내지 제2d도 및 제6도를 참조하여 본 발명의 실시예에 대한 동작을 설명하기에 앞서, 블록선택신호 ΦBLSij, 등화신호 ΦEQ, 비트라인 분리제어신호 ΦISOi/ΦISOj 및 센싱 인에이블 신호 ΦSE의 발생과정은 제6도와 같이 종래의 기술과 동일하다는 가정하에 설명한다.
지금, 로우 어드레스 스트로브 RASB의 로우 활성화에 응답하여 센싱 인에이블 신호 ΦSE가 제6도와 같이 하이로 발생되면 이는 인버터들 60∼70으로 구성된 제1인버터 체인의 입력노드와 낸드게이트 72의 일측 입력노드로 공급됨과 동시에 인버터 78∼84로 구성된 제2인버터 체인의 입력노드로 공급된다. 또한, 상기 제2인버터 체인에 의해 지연 출력된 센싱 인에이블 신호 ΦSE는 2개의 인버터 86, 88이 직렬 접속된 제3인버터 체인에 의해 소정 시간 동안 지연된 후 노아게이트 90의 2입력 노드중 하나로 입력된다. 이때, 제2인버터 체인과 제3인버터 체인들의 지연 시간의 합이 상기 제1인버터 체인에 의한 지연 시간과 동일함으로써 낸드 게이트 72와 노아게이트 90은 거의 동일한 제3인버터 체인의 지연시간 만큼의 차이를 두고 시간에 논리 로우의 신호를 출력한다.
상기 낸드 게이트 72로부터 출력되는 로우 신호는 두 개의 인버터 74, 76에 의해 지연 및 버터링되어 제6도와 같이 로우 상태를 갖는 제1제어신호 ΦSDB로 출력되고, 상기 노아 게이트 90로부터 출력되는 로우 신호는 인버터 92에 의해 반전 버퍼링 되어 제6도와 같이 하이 상태를 갖는 제2제어신호 ΦS로서 출력된다. 상기 낸드게이트 72의 출력노드에 접속된 2개의 인버터 74, 76은 상기 낸드게이트 72로부터 출력되는 로우의 신호를그대로 지연하여 제2b도와 같이 구성된 피센스앰프 구동신호 발생회로로 드라이브한다.
그리고, 상기 노아게이트 90의 출력노드에 접속된 인버터 92은 상기 노아게이트 90으로부터 출력되는 로우의 신호를 반전하여 제2c도와 같이 구성된 엔센스앰프 구동신호 발생회로로 드라이브한다. 이때, 상기 낸드게이트 72에 접속된 인버터 74, 76들에 의한 제1제어신호 ΦSDB의 출력이 제2제어신호 ΦS의 출력보다 더 늦게 출력됨에 유의 하기 바란다. 따라서, 제6도와 같이 로우 어드레스 스트로브 신호 RASB가 로우로 활성화되어 센싱 인에이블 신호 ΦSE가 하이로 출력되면, 제1제어신호 ΦSDB와 제2제어신호 ΦS는 제6도와 같이 각각 하이와 로우로 출력됨을 알 수 있다.
상기 제6도와 같이 제1, 제2제어신호 ΦSDB, ΦS가 각각 로우와 하이로 활성화되면, 전술한 바와 같이 엔센스앰프 구동제어신호 발생회로(제2b도의 구성)와 피센스앰프 구동제어신호 발생회로(제2C도의 구성)는 제6도와 같이 논리 하이와 로우로 활성화되는 엔센스앰프 구동신호 LANG와 피센스앰프 구동제어신호 LAPG를 발생한다. 상기와 같이 엔센스앰프 구동신호 LANG와 피센스앰프 구동제어신호 LAPG가 활성화되면, 전술한 바와 같이 센스앰프 드라이버내의 엔모오스 트랜지스터 44와 피모오스 트랜지스터 42가 턴온되어 제1도의 엔센스앰프 NSA와 피센스앰프 PSA에 제1전원전압과 제2전원전압, 예를 들면, 접지전압 Vss와 전원전압 Vcc를 공급함으로써 비트라인쌍 BL/BLB간의 미세한 전압차를 제6도와 같이 씨모오스 레벨로 디벨로프된다. 즉, 비트라인 BL과 상보 비트라인 BLB간의 전압차를 감지증폭 한다. 이와 같은 동작에 의해 감지증폭된 데이터 정보는 컬럼선택라인 CSL의 활성화에 의해 턴온되는 컬럼선택게이트 CSG을 통하여 입출력라인쌍 IO/IOB로 출력된다.
상기의 동작에 연속하여, 로우 어드레스 스트로브 신호 RASB가 제6도와 같이 하이로 천이되어 비활성화되면, 즉, 프리차아지 싸이클로 천이되면, 소정의 지연수단(도시 하지 않음)로부터 출력되는 센싱 인에이블 신호 ΦSE는 제6도와 같이 로우로 비활성화(디스에이블)된다. 이때, 낸드게이트 72는 상기 센싱 인에이블 신호 ΦSE의 로우에지에 응답하여 츨력을 제6도와 같이 하이로 출력을 천이시킨다. 따라서, 상기 낸드게이트 72의 출력노드에 직렬 접속된 인버터 74, 76들은 논리 하이로 천이되는 제1제어신호 ΦSDB를 출력하여 제2b도와 같이 구성된 피센스앰프 구동제어신호 발생회로의 동작을 디스에이블 시킨다. 그리고, 노아게이트 90는 상기 센싱 인에이블 신호 ΦSE가 논리 로우로 비활성화되더라고 제2인버터 체인에 의해 지연된 센싱 인에이블 신호 ΦSE를 일측노드로 입력함으로써 제1제어신호 ΦSDB와 거의 동일한 시점에 비활성화(로우)로 되지 않고, 소정의 제1지연 시간 T를 갖은 후에 로우로 비활성화된다.
여기서 상기 제1지연시간 T는 인버터 78∼88들로 구성된 제2, 제3인버터 체인에 의해서 결정된 지연시간이다. 따라서, 제2b도, 제2c도와 같이 구성된 회로들로부터 각각 출력되는 피센스앰프 구동제어신호 LAPG와 엔센스앰프 구동제어신호 LANG는 제6도와 같이 됨을 알 수 있다. 즉, 피센스앰프 구동제어신호 LAPG는 로우 어드레스 스트로브 신호 RASB가 활성화 상태로 입력되는 주기내에서 비활서와 모드로 천이되며, 엔센스앰프 구동제어신호 LANG는 메모리 디바이스가 프리차아지 싸이클로 진입한 수 소정 시간까지 활성화 상태를 유지하게 된다.
한편, 비트라인 등화신호 ΦEQ는 상기 로우 어드래스 스트로브 신호 RASB가 하이로 비활성화 된 후, 전술한 제3도의 회로에 의해 소정의 제2지연시간 뒤에 제6도와 같이 하이 상태로 활성화된다. 상기의 제2지연시간은 상기의 제1지연시간 T 보다 크게되는데, 이는 제2b도, 제2c도 및 제2d도들에서 도시된 다수의 센스앰프 제어수단들을 거치는 동안에 발생되는 지연시간을 고려해야 하기 때문이다. 상기와 같은 동작에 의해, 상기 등화신호 ΦEQ가 활성화되는 타이밍적인 구간과 상기 엔센스앰프 구동제어신호 LANG의 하이의 활성화상태의 타이밍 구간이 오버랩(overrap)이 제6도의 T2와 같이 발생하는 것에 특히 유의하여 본 발명의 동작을 이해 하기 바란다.
즉, 엔센스앰프 구동제어신호 LANG와 피센스앰프 구동제어신호 LAPG가 제6도와 같이 하이와 로우로 각각 활성화되어 비트라인쌍 BL/BLB중 레벨이 높은 전위를 갖는 비트라인 및 상보 비트라인의 전위가 각각 전원전압 Vcc와 접지전압 Vss로 디벨로프된 상태에서 프리차아지 싸이클로 천이되면, 등화신호 ΦEQ에 의해 전원전압 Vcc의 레벨로 있는 비트라인의 전위가 엔센스앰프 NSA에 의해 우선적으로 접지전압 Vss의 레벨로 방전된 후 등화회로 PCC에 의한 등화 동작이 실행됨으로 프리차아지 및 등화가 고속으로 이루어짐을 알 수 있다.
따라서 제1도의 비트라인 등화회르 PCC을 통하여서만 이루어지던 등화동작이 상기 오버랩 타이밍 구간(제6도의 T2) 동안에 엔센스앰프 구동제어신호 LANG의 제어를 받는 엔센스앰프 즉, 풀다운 수단을 통하여 전원전압 Vcc의 레벨로 디벨로프된 비트라인상의 차아지 전압을 순간적으로 엔센스앰프 NSA내의 엔모오스 트랜지스터들의 드레인 소오스간의 채널을 통하여 접지전압 Vss의 레벨로 방전시키게 되어 결국 비트라인쌍의 등화 속도가 빨라지게 된다. 그리고 상기 오버랩 구간 이후의 타이밍 구간에서는 종래와 동일하게 비트라인 등화신호 ΦEQ의 제어를 받아 제1도에 도시된 등화회르 PCC을 통하여 비트라인의 등화동작이 수행된다.
제5도에 제시된 본 발명의 실시에는 본 발명의 기술적 사상을 실현한 예로서, 본 발명의 기술적 사상을 벗어나지 않는 범위에서 다른 방법으로 방법으로 구현될 수 있음에 유의하여야 할 것이다. 예컨대, 이분야의 통상의지식을 가진자라면, 상기 제1지연시간 T는 인버터 체인 이외에 저항과 캐패시터등의 지연수단을 이용하거나 특정형태의 지연소자, 즉, 신호를 지연할 목적으로 제작된 그 어떠한 구성요소를 이용하여 구성할 수도 있다.
상술한 바와 같이 본 발명은 비트라인 등화회로와 센스앰프내의 풀다운 회로를 비트라인의 등화시에 같이 동작시켜 비트라인의 등화속도를 고속으로 실행시킴으로써 반도체 메모리 장치의 액티브 싸이클이 줄어드는 고속의 메모리 동작에서 비트라인의 등화지연으로 인한 제한을 해결하는 반도체 메모리 장치를 제공한다.

Claims (3)

  1. 반도체 메모리 장치에 있어서, 비트라인쌍과, 로우 어드레스 스트로브 신호의 활성화에 응답하여 다수의 메모리셀중 소정의 워드라인에 대응하는 메모리셀로부터 데이터를 상기 비트라인쌍의 비트라인 및 상보 비트라인으로 전달하는 메모리셀 어레이 블록과, 상기 비트라인 및 상보 비트라인 사이에 각각 접속되며, 전원전압의 입력에 응답하여 상기 비트라인 쌍중 전위가 높은 비트라인의 전압을 풀업하는 피센스앰프 및 접지전압의 입력에 응답하여 상기 비트라인쌍중 전위가 낮은 비트라인의 전압을 풀다운하는 엔센스앰프로 구성되어 비트라인의 전위를 증폭하는 비트라인 증폭수단과, 상기 로우 어드레스 스트로브 신호의 비활성화에 응답하여 서로 상반된 레벨의 전위로 증력된 상기 비트라인 및 상보 비트라인를 소정의 레벨로 프리차아지 하고 등화하는 프리차아지 수단과, 상기 로우 어드레스 스트로브 신호의 활성화에 응답하여 비트라인 증폭 수단으로 전원전압 및 접지전압을 공급하고, 상기 어드레스 스트로브 신호가 비활성화 상태로 천이될 때 상기 전원전압의 출력을 차단함과 동시에 소정시간 동안 상기 비트라인 증폭수단의 풀다운 동작이 지속되도록 접지전압의 공급을 유지하는 비트라인 레벨 제어수단으로 구성함을 특징으로 하는 반도체 메모리 장치의 비트라인 프리차아지 회로.
  2. 제1항에 있어서, 상기 비트라인 레벨 제어 수단은 로우 어드레스 스트로브 신호에 응답하여 소정 지연된 센싱 인에이블 신호를 발생하는 센싱 인에이블 신호 발생수단과, 상기 센싱 인에이블 신호의 활성화에 응답하여 상기 접지전압 및 전원전압을 상기 엔센스앰프 및 피센스앰프로 각각 공급하고 상기 센싱 인에이블 신호의 비활성화에 응답하여 상기 피센스앰프로 공급되는 전원전압을 차단함과 동시에 상기 엔센스앰프로 공급되는 접지전압을 소정 시간 유지하는 제어수단으로 구성함을 특징으로 반도체 메모리 장치의 비트라인 프리차아지 회로.
  3. 제2항에 있어서, 상기 제어수단은 접지전압과 상기 엔센스앰프의 입력노드사이에 접속되며 엔센스앰프 구동제어신호의 입력에 응답하여 상기 접지전압을 상기 엔센스앰프로 공급하는 엔센스앰프 드라이버와, 전원전압과 상기 피센스앰프의 입력노드 사이에 접속되며 피센스앰프 구동제어신호의 입력에 응답하여 상기 전원전압을 상기 피센스앰프로 공급하는 피센스앰프 드라이버와, 상기 센싱 인에이블 신호의 활성화에 응답하여 상기 엔센스앰프 구동제어신호 및 피센스앰프 구동제어신호를 발생하고 상기 센싱인에이블 신호의 비활성화에 응답하여 상기 피센스앰프 구동제어신호를 차단함과 동시에 상기 엔센스앰프 구동제어신호를 상기 프리차아지 구간내의 일정 시간 동안 유지하여 출력하는 센스앰프 제어신호 발생수단으로 구성함을 특징으로 하는 반도체 메모리 장치의 비트라인 프리차아지 회로.
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