JP2013191265A - 記憶装置、記憶装置の駆動方法、及び該記憶装置を備えた電子機器 - Google Patents

Abstract

【課題】電源の供給を停止しても記憶内容が失われず、且つリーク電流の低減及び定期的なリフレッシュ回数を大幅に削減可能にすることで、低消費電力化ができる記憶装置を提供する。
【解決手段】ゲートがワード線に電気的に接続され、ソース及びドレインの一方が書き込み用ビット線に電気的に接続された、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下のトランジスタと、第１のインバータ回路、及び第１のインバータ回路と読み出し用ビット線との間の電気的接続を切り替える第１のスイッチと、を有する読み出し回路と、第２のインバータ回路、及び書き込み用ビット線と読み出し用ビット線との電気的接続を切り替える第２のスイッチと、を有するリフレッシュ回路と、を有し、トランジスタのソース及びドレインの他方は、第１のインバータ回路が有するトランジスタのゲートに電気的に接続された記憶装置とする。
【選択図】図１

Description

本発明は、電源の供給を停止しても、データを一時的に保持可能なメモリセルを有する記憶装置に関する。または記憶装置の駆動方法に関する。または、記憶装置を備えた電子機器に関する。

記憶装置であるＳＲＡＭやＤＲＡＭは、既に様々な電子機器に使用されている。ＳＲＡＭやＤＲＡＭの構成としては、例えばＳＲＡＭのメモリセルの構成としては特許文献１に記載のインバータ回路とトランジスタを組み合わせた回路構成、ＤＲＡＭのメモリセルの構成としては、特許文献２に記載の１トランジスタ１キャパシタの回路構成を挙げることができる。

特開２００２−３６７３７７号公報 特開平７−８５６５８号公報

特許文献１、特許文献２に記載のＳＲＡＭやＤＲＡＭは、電源の供給を停止すると記憶内容が失われてしまうといった問題がある。

またＳＲＡＭでは、素子の微細化にしたがって、電源を供給する配線間でのリーク電流が増えてしまい、消費電力が増加してしまうといった問題がある。またＤＲＡＭでは、記憶内容がトランジスタのリーク電流により失われてしまうため、定期的なリフレッシュを頻繁に行う必要があり、消費電力が増加してしまうといった問題がある。

そこで本発明の一態様は、電源の供給を停止しても記憶内容が失われず、且つリーク電流の低減及び定期的なリフレッシュ回数を大幅に削減可能にすることで、低消費電力化ができる記憶装置を提供することを課題の一とする。

本発明の一態様は、ゲートがワード線に電気的に接続され、ソース及びドレインの一方が書き込み用ビット線に電気的に接続された、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下のトランジスタと、第１のインバータ回路、及び第１のインバータ回路と読み出し用ビット線との間の電気的接続を切り替える第１のスイッチと、を有する読み出し回路と、第２のインバータ回路、及び書き込み用ビット線と読み出し用ビット線との電気的接続を切り替える第２のスイッチと、を有するリフレッシュ回路と、を有し、トランジスタのソース及びドレインの他方は、第１のインバータ回路が有するトランジスタのゲートに電気的に接続された記憶装置である。

本発明の一態様において、第１のインバータ回路及び第２のインバータ回路は、複数のインバータ回路が電気的に直列に接続されて設けられている記憶装置が好ましい。

本発明の一態様において、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下のトランジスタは、酸化物半導体をチャネル領域に用いたトランジスタである記憶装置が好ましい。

本発明の一態様において、第１のスイッチ及び第２のスイッチは、シリコンをチャネルに用いたトランジスタである記憶装置が好ましい。

本発明の一態様において、第１のインバータ回路及び第２のインバータ回路は、シリコンをチャネルに用いたトランジスタを有する記憶装置が好ましい。

本発明の一態様において、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下のトランジスタのソース及びドレインの他方と、インバータ回路のゲートとを接続するためのノードには、容量素子が電気的に接続されている記憶装置が好ましい。

本発明の一態様において、書き込み用ビット線には、書き込み制御用のスイッチと、入力する信号を増幅するためのインバータ回路が設けられ、読み出し用ビット線には、出力する信号を増幅するためのインバータ回路が設けられた記憶装置が好ましい。

本発明の一態様は、ゲートがワード線に電気的に接続され、ソース及びドレインの一方が書き込み用ビット線に電気的に接続された、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下の第１のトランジスタと、第２のトランジスタ、及び第２のトランジスタのソース及びドレインの一方と読み出し用ビット線との間の電気的接続を切り替える第１のスイッチと、を有する読み出し回路と、インバータ回路、及び書き込み用ビット線と読み出し用ビット線との電気的接続を切り替える第２のスイッチと、を有するリフレッシュ回路と、を有し、第１のトランジスタのソース及びドレインの他方は、第２のトランジスタのゲートに電気的に接続された記憶装置である。

本発明の一態様において、インバータ回路は、複数のインバータ回路が電気的に直列に接続されて設けられている記憶装置が好ましい。

本発明の一態様において、第１のトランジスタは、酸化物半導体をチャネル領域に用いたトランジスタである記憶装置が好ましい。

本発明の一態様において、第１のスイッチ及び第２のスイッチは、シリコンをチャネルに用いたトランジスタである記憶装置が好ましい。

本発明の一態様において、インバータ回路は、シリコンをチャネルに用いたトランジスタを有する記憶装置が好ましい。

本発明の一態様において、第１のトランジスタのソース及びドレインの他方と、第２のトランジスタのゲートとを接続するためのノードには、容量素子が電気的に接続されている記憶装置が好ましい。

本発明の一態様において、書き込み用ビット線には、書き込み制御用のスイッチと、入力する信号を増幅するためのインバータ回路が設けられ、読み出し用ビット線には、出力する信号を増幅するためのインバータ回路と、第２のトランジスタを流れる電流を電圧に変換するための抵抗素子と、が設けられた記憶装置が好ましい。

本発明の一態様は、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下のトランジスタのソース及びドレインの一方と、第１のインバータ回路の入力端子とが接続されたノードに、書き込み用ビット線からのデータを書き込むデータ書き込み期間と、第１のインバータ回路の出力端子に接続された第１のスイッチを介して、読み出し用ビット線にデータを出力するデータ読み出し期間と、書き込み用ビット線と、読み出し用ビット線との間に設けられたリフレッシュ回路が有する第２のスイッチ及び第２のインバータ回路、第１のスイッチ、並びにトランジスタを介して、ノードに保持されたデータを再度ノードに書き込むデータリフレッシュ期間と、トランジスタを非導通状態とすることで、ノードに書き込まれたデータを保持し、第１のインバータ回路及び第２のインバータ回路に供給される電源を停止する電源停止期間と、を有する記憶装置の駆動方法である。

本発明の一態様において、リフレッシュ期間では、第１のスイッチをオンにし、次いで第２のスイッチをオンにし、次いでトランジスタを導通状態として行われる記憶装置の駆動方法が好ましい。

本発明の一態様において、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下のトランジスタは、酸化物半導体をチャネル領域に用いたトランジスタである記憶装置の駆動方法が好ましい。

本発明の一態様は、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下の第１のトランジスタのソース及びドレインの一方と、第２のトランジスタのゲートとが接続されたノードに、書き込み用ビット線からのデータを書き込むデータ書き込み期間と、第２のトランジスタのソース及びドレインの一方に接続された第１のスイッチを介して、読み出し用ビット線にデータを出力するデータ読み出し期間と、書き込み用ビット線と、読み出し用ビット線との間に設けられたリフレッシュ回路が有する第２のスイッチ及びインバータ回路、第１のスイッチ、並びに第１のトランジスタを介して、ノードに保持されたデータを再度ノードに書き込むデータリフレッシュ期間と、第１のトランジスタを非導通状態とすることで、ノードに書き込まれたデータを保持し、インバータ回路に供給される電源を停止する電源停止期間と、を有する記憶装置の駆動方法である。

本発明の一態様において、リフレッシュ期間では、第１のスイッチをオンにし、次いで第２のスイッチをオンにし、次いで第１のトランジスタを導通状態として行われる記憶装置の駆動方法が好ましい。

本発明の一態様において、第１のトランジスタは、酸化物半導体をチャネル領域に用いたトランジスタである記憶装置の駆動方法が好ましい。

本発明の一態様では、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下のトランジスタのソース及びドレインの一方とインバータ回路が有するトランジスタとの間で電荷の保持を行うことができる。そのため、インバータ回路に供給される電源を停止しても記憶内容を保持し続けることができ、低消費電力化を図られた記憶装置を提供することができる。また、インバータ回路を介して行う、保持しているデータの定期的なリフレッシュ回数を大幅に削減することができ、低消費電力化が図られた記憶装置を提供することができる。

メモリセルの回路図及びタイミングチャート図。 メモリセルの動作を説明するための図。 メモリセルの動作を説明するための図。 メモリセルの構成を示す回路図。 メモリセルの構成を示す回路図。 メモリセルの構成を示す回路図。 メモリセルの構成を示す回路図。 記憶装置のブロック図。 記憶装置の上面図及び断面図。 記憶装置の断面図。 記憶装置の断面図。 記憶装置の断面図。 記憶装置の断面図。 記憶装置を具備する電子機器。

以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。

なお、各実施の形態の図面等において示す各構成の大きさ、層の厚さ、信号波形は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。

また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

（実施の形態１）
本実施の形態では、記憶装置が具備するメモリセルの構成及びその動作について説明を行う。

まず、メモリセルの構成及び周辺の接続関係について説明する。

図１（Ａ）に、１ビットのデータを保持できるメモリセルの回路図の一例を示す。図１（Ａ）に示すメモリセル１００は、メモリセル１００を選択してデータを書き込むためのトランジスタ１０１、メモリセル１００に書き込まれたデータを読み出すための読み出し回路１０２と、を有する。

メモリセル１００は、ワード線ＷＬ、データをメモリセル１００に書き込むための書き込み用ビット線ＷＢＬ、メモリセル１００からデータを読み出すための読み出し用ビット線ＲＢＬに接続されている。

読み出し回路１０２は、メモリセル１００に入力及び保持されたデータの論理を反転して出力するためのインバータ回路１０３と、インバータ回路１０３と読み出し用ビット線ＲＢＬとの間の電気的接続を切り替えるスイッチ１０４と、を有する。なおスイッチ１０４の電気的接続状態は、読み出し制御信号ＲＥにより制御される。

また書き込み用ビット線ＷＢＬと読み出し用ビット線ＲＢＬとの間には、メモリセル１００に保持されたデータをリフレッシュするためのリフレッシュ回路１０５を有する。

リフレッシュ回路１０５は、読み出し用ビット線ＲＢＬに出力されたデータの論理を反転して出力するためのインバータ回路１０６と、インバータ回路１０６と書き込み用ビット線ＷＢＬとの間の電気的接続を切り替えるスイッチ１０７と、を有する。なおスイッチ１０７の電気的接続状態は、リフレッシュ制御信号ＲＦＥにより制御される。

書き込み用ビット線ＷＢＬは、外部より入力されるデータの論理を反転して出力するインバータ回路１０８と、インバータ回路１０８と書き込み用ビット線ＷＢＬとの間の電気的接続を切り替えるスイッチ１０９と、を有する。なおスイッチ１０９の電気的接続状態は、書き込み制御信号ＷＥにより制御される。なお図１（Ａ）では、インバータ回路１０８は一段であるが、多段のインバータ回路で構成してもよい。

読み出し用ビット線ＲＢＬは、メモリセル１００より出力されるデータの論理を反転して出力するインバータ回路１１０を有する。なお図１（Ａ）では、インバータ回路１１０は一段であるが、多段のインバータ回路で構成してもよい。

なおメモリセル１００内のインバータ回路１０３は、説明のため、電源線ＶＤＤに接続されたｐチャネル型トランジスタ１１１と、電源線ＶＳＳに接続されたｎチャネル型トランジスタ１１２と、を有し、ＣＭＯＳ型のインバータ回路を構成している。インバータ回路１０３以外のインバータ回路である、インバータ回路１０６、インバータ回路１０８及びインバータ回路１１０も同様にＣＭＯＳ型のインバータ回路を構成している。ＣＭＯＳ型のインバータ回路は、入出力特性が高速であるため好ましい。なおインバータ回路は、ＣＭＯＳ型に限らず、負荷抵抗型等の他の回路構成とすることもできる。

トランジスタ１０１は、ソース及びドレインの一方が書き込み用ビット線ＷＢＬに接続されている。トランジスタ１０１は、ゲートがワード線ＷＬに接続されている。トランジスタ１０１は、ソース及びドレインの他方がインバータ回路１０３の入力端子、すなわちｐチャネル型トランジスタ１１１のゲート及びｎチャネル型トランジスタ１１２のゲートに接続されている。

なおトランジスタ１０１のソース及びドレインの他方とインバータ回路１０３の入力端子とが接続されるノードには、容量素子１１３の一方の電極が接続される。また容量素子１１３の他方の電極は、電源線ＶＳＳに接続されている。なお容量素子１１３は、インバータ回路１０３のゲート容量を用いることで、省略することも可能である。なお容量素子１１３の他方の電極は、電源線ＶＳＳ以外の配線に接続されていても良い。

インバータ回路１０３は、電源線ＶＤＤ及び電源線ＶＳＳより電源が供給される。すなわち、ｐチャネル型トランジスタ１１１のソースが電源線ＶＤＤに接続され、ｎチャネル型トランジスタ１１２のソースが電源線ＶＳＳに接続されている。

スイッチ１０４の一方の端子は、インバータ回路１０３の出力端子、すなわちｐチャネル型トランジスタ１１１のドレイン及びｎチャネル型トランジスタ１１２のドレインに接続されている。スイッチ１０４の他方の端子は、読み出し用ビット線ＲＢＬに接続されている。

インバータ回路１０６の入力端子は、読み出し用ビット線ＲＢＬに接続されている。なおインバータ回路１０６においても、インバータ回路１０３と同様に、電源線ＶＤＤ及び電源線ＶＳＳより電源が供給される。なおインバータ回路１０６には、インバータ回路１０３と同じ電源線による電源が供給される構成とする必要はなく、別の電源線により電源が供給される構成としてもよい。

スイッチ１０７の一方の端子は、インバータ回路１０６の出力端子に接続されている。スイッチ１０７の他方の端子は、書き込み用ビット線ＷＢＬに接続されている。

インバータ回路１０８の入力端子は、データの入力端子に接続されている。なおインバータ回路１０８においても、インバータ回路１０３と同様に、電源線ＶＤＤ及び電源線ＶＳＳより電源が供給される。なおインバータ回路１０８には、インバータ回路１０３と同じ電源線による電源が供給される構成とする必要はなく、別の電源線により電源が供給される構成としてもよい。

スイッチ１０９の一方の端子は、インバータ回路１０８の出力端子に接続されている。スイッチ１０９の他方の端子は、書き込み用ビット線ＷＢＬに接続されている。

インバータ回路１１０の入力端子は、読み出し用ビット線ＲＢＬに接続されている。インバータ回路１１０の出力端子は、データの出力端子に接続されている。なおインバータ回路１１０においても、インバータ回路１０３と同様に、電源線ＶＤＤ及び電源線ＶＳＳより電源が供給される。なおインバータ回路１１０には、インバータ回路１０３と同じ電源線による電源が供給される構成とする必要はなく、別の電源線により電源が供給される構成としてもよい。

なおトランジスタ１０１は、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下の具備するトランジスタである。

なお、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下のトランジスタとしては、酸化物半導体をチャネル領域に用いたトランジスタを一例としてあげることができる。本実施の形態では、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下の具備するトランジスタとして、半導体材料である酸化物半導体をチャネル領域に用いる構成を例にあげて説明を行う。

なお図面において、トランジスタ１０１は酸化物半導体をチャネル領域に具備するトランジスタであることを示すために、ＯＳの符号を付している。なおトランジスタ１０１は、ｎチャネル型トランジスタとして以下動作等の説明を行う。

なおチャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下のトランジスタとしては他にも、シリコンよりもバンドギャップが大きい半導体材料を用いて実現することもできる。なおシリコンよりもバンドギャップとしては、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である半導体材料を用いればよい。

ここで、トランジスタ１０１のチャネル領域に用いる酸化物半導体について詳述する。

トランジスタの半導体層中のチャネル領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。

例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系の材料、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、Ｇａ及びＺｎを主成分として有する酸化物という意味であり、Ｉｎ、Ｇａ及びＺｎの比率は問わない。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物のｒだけ近傍であるとは、ａ、ｂ、ｃが、式（１）を満たすことをいう。

（ａ―Ａ）^２＋（ｂ―Ｂ）^２＋（ｃ―Ｃ）^２≦ｒ^２ （１）

ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。

また、酸化物半導体を半導体層中のチャネル領域に用いたトランジスタは、酸化物半導体を高純度化することにより、オフ電流（ここでは、オフ状態のとき、例えばソース電位を基準としたときのゲート電位との電位差がしきい値電圧以下のときのドレイン電流とする）を十分に低くすることができる。例えば酸化物半導体の高純度化は、加熱成膜により水素や水酸基を酸化物半導体中に含ませないようにし、または成膜後の加熱により膜中から除去することで、実現できる。高純度化されることにより、チャネル領域にＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタで、チャネル幅あたりのオフ電流を１×１０^−２４Ａ／μｍ（１ｙＡ／μｍ）から１×１０^−２２Ａ／μｍ（１００ｙＡ／μｍ）程度とすることが可能である。

また、成膜される酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。

好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

以上がトランジスタ１０１のチャネル領域に用いる酸化物半導体についての説明である。

一方、インバータ回路１０３、インバータ回路１０６、インバータ回路１０８、インバータ回路１１０、スイッチ１０４、スイッチ１０７及びスイッチ１０９を構成するトランジスタは、シリコンをチャネル領域に具備するトランジスタで構成することができる。シリコンをチャネル領域に具備するトランジスタは、入出力特性を高めるため、微細化されたトランジスタを用いることが好適である。

なおシリコンをチャネル領域に具備するトランジスタは、微細化された構造のトランジスタであることが好適であり、この場合トップゲート型のトランジスタが好適である。またチャネル領域が形成される半導体層は、単結晶シリコン基板上に直接トランジスタを形成して用いる構成であってもよいし、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上のシリコン層を用いる構成であってもよいし、または単結晶シリコン膜を別の基板に貼り合わせて得られる半導体層を用いる構成であってもよい。また素子分離層は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）技術や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いて作製すればよい。

またシリコンをチャネル領域に具備するトランジスタと、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下のトランジスタ１０１とを積層して配置する構成としてもよい。すなわち、インバータ回路１０３、インバータ回路１０６、インバータ回路１０８、インバータ回路１１０、スイッチ１０４、スイッチ１０７及びスイッチ１０９の各素子は、トランジスタ１０１と積層して配置する構成としてもよい。当該構成とすることで、記憶装置の大型化を抑制することができる。

また本実施の形態の構成は、容量素子１１３をトランジスタ１０１と同様に、シリコンをチャネル領域に具備するトランジスタと積層して配置する構成とすることが好適である。当該構成とすることで、容量素子１１３が占める面積を大きくしても、記憶装置の大型化を抑制することができる。

次いで、図１（Ａ）で示した記憶装置の動作を説明する。記憶装置の動作は、データ書き込み動作（期間Ｔ１）、データ読み出し動作（期間Ｔ２）、電源停止時（期間Ｔ３）、データリフレッシュ動作（期間Ｔ４）に大別することができる。図１（Ｂ）は、期間Ｔ１乃至期間Ｔ４の各動作を模式的に示したタイミングチャート図である。なお各動作時の電荷の流れ、及び各配線の電位について、太線矢印及び符号を用いた模式図を図２（Ａ）乃至図２（Ｄ）に示す。

データの書き込み動作が行われる期間Ｔ１は、図１（Ｂ）のタイミングチャート図中の期間Ｔ１に対応する。また図２（Ａ）の模式図がデータの書き込み動作が行われる期間Ｔ１に対応する。

なお図１（Ｂ）では、メモリセルで保持するデータがＨレベルの信号であるとして説明を行う。また説明のため、図１（Ａ）における書き込み用ビット線ＷＢＬの電位をＷ＿Ｄａｔａ、トランジスタ１０１のソース及びドレインの他方とインバータ回路１０３の入力端子とが接続されたノードの電位をＨ＿Ｄａｔａ、読み出し用ビット線ＲＢＬの電位をＲ＿Ｄａｔａとして説明を行う。

メモリセル１００におけるデータの書き込み動作は、次のようにして行うことができる。まず電源が供給された状態で、書き込み制御信号ＷＥの制御によりスイッチ１０９をオンにし、読み出し制御信号ＲＥの制御によりスイッチ１０４をオフにし、リフレッシュ制御信号ＲＦＥの制御によりスイッチ１０７をオフにする。そして、ワード線の電位をＨレベルにしてトランジスタ１０１を導通状態にし、Ｈ＿Ｄａｔａの電位をＷ＿Ｄａｔａと同じＨレベルの電位にする。このときＲ＿Ｄａｔａは、電気的に浮遊状態（図１（Ｂ）中、「Ｘ」で表記）となっている。

また期間Ｔ１について示す図２（Ａ）の模式図では、Ｈ＿Ｄａｔａの電位がＷ＿Ｄａｔａと同じＨレベルの電位となる様子を、太線矢印による電荷の流れで表している。なお期間Ｔ１では、読み出し制御信号ＲＥの制御によりスイッチ１０４をオフにしているものの、シリコンをチャネル領域に具備するｐチャネル型トランジスタ１１１及びｎチャネル型トランジスタ１１２のソースとドレインとの間を流れるリーク電流Ｉ＿ｌｅａｋが生じる（図２（Ａ）中、太線点線矢印）。なお前述のリーク電流は、インバータ回路であれば起こりうるものであり、他のインバータ回路でも生じるものである。

データの読み出し動作が行われる期間Ｔ２は、図１（Ｂ）のタイミングチャート図中の期間Ｔ２に対応する。また図２（Ｂ）の模式図がデータの読み出し動作が行われる期間Ｔ２に対応する。

メモリセル１００におけるデータの読み出し動作は、次のようにして行うことができる。まず電源が供給された状態で、書き込み制御信号ＷＥの制御によりスイッチ１０９をオフにし、読み出し制御信号ＲＥの制御によりスイッチ１０４をオンにし、リフレッシュ制御信号ＲＦＥの制御によりスイッチ１０７をオフにする。そして、ワード線の電位をＬレベルにしてトランジスタ１０１を非導通状態にし、Ｈ＿Ｄａｔａの電位を期間Ｔ１で書き込んだデータの電位に保持しておく。このＨ＿Ｄａｔａの電位が保持された状態で、インバータ回路１０３の出力端子の電位は、Ｈ＿Ｄａｔａの論理が反転した信号であるＬレベルの電位となる。そしてスイッチ１０４がオンとなる期間Ｔ２では、インバータ回路１０３の出力端子の電位であるＬレベルの電位がＲ＿Ｄａｔａの電位となる。このときＷ＿Ｄａｔａは、電気的に浮遊状態（図１（Ｂ）中、「Ｘ」で表記）となっている。

また期間Ｔ２について示す図２（Ｂ）の模式図では、インバータ回路１０３の出力による電位がＲ＿Ｄａｔａと同じＬレベルの電位となる様子を、太線矢印による電荷の流れで表している。なお期間Ｔ２では、ワード線の電位をＬレベルにしてトランジスタ１０１を非導通状態にし、Ｈ＿Ｄａｔａの電位を期間Ｔ１で書き込んだデータの電位に保持しておく。なお図２（Ｂ）では、トランジスタ１０１が非導通状態となる様子を、トランジスタ回路記号上に「Ｘ」印を付して示している。

トランジスタ１０１は、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下である。従って、電位の変化がほとんどない状態で、Ｈ＿Ｄａｔａに期間Ｔ１で書き込んだデータの電位を保持することができる。

電源停止の動作が行われる期間Ｔ３は、図１（Ｂ）のタイミングチャート図中の期間Ｔ３に対応する。また図２（Ｃ）の模式図が電源停止の動作が行われる期間Ｔ３に対応する。

メモリセル１００における電源停止の動作は、次のようにして行うことができる。まずワード線の電位をＬレベルにしてトランジスタ１０１を非導通状態にした状態で、書き込み制御信号ＷＥの制御によりスイッチ１０９をオフにし、読み出し制御信号ＲＥの制御によりスイッチ１０４をオフにし、リフレッシュ制御信号ＲＦＥの制御によりスイッチ１０７をオフにする。そして電源線ＶＤＤの電位をＬレベルにする。この電源線ＶＤＤの電位をＬレベルとした状態では、各インバータ回路に電源が供給されておらず、リーク電流がない状態とすることができる。そのため記憶装置は、電源の供給を停止すること及びリーク電流がない状態とすることにより、低消費電力化を図ることができる。またトランジスタ１０１はチャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下であるため、電源の供給がない状態であっても、Ｈ＿Ｄａｔａの電位を期間Ｔ１で書き込んだデータの電位であるＨレベルの電位に保持しておくことができる。このときＷ＿Ｄａｔａ及びＲ＿ＤＡＴＡは、共に電気的に浮遊状態（図１（Ｂ）中、「Ｘ」で表記）となっている。

また期間Ｔ３について示す図２（Ｃ）の模式図では、トランジスタ１０１が非導通状態となる様子を、トランジスタ回路記号上に「Ｘ」印を付して示している。また図２（Ｃ）の模式図では、電源の供給を停止することでリーク電流がない状態となったインバータ回路上に「Ｘ」印を付して示している。上述したようにトランジスタ１０１は、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下であるため、オフ電流を極めて小さい値にすることができ、Ｈ＿Ｄａｔａに期間Ｔ１で書き込んだデータの電位を保持することができる。

メモリセル１００に保持されたデータをリフレッシュする期間Ｔ４は、図１（Ｂ）のタイミングチャート図中の期間Ｔ４に対応する。また図２（Ｄ）の模式図がデータをリフレッシュする動作が行われる期間Ｔ４に対応する。

メモリセル１００におけるデータをリフレッシュする動作は、次のようにして行うことができる。まず電源が供給された状態で、書き込み制御信号ＷＥの制御によりスイッチ１０９をオフにし、読み出し制御信号ＲＥの制御によりスイッチ１０４をオンにし、リフレッシュ制御信号ＲＦＥの制御によりスイッチ１０７をオンにする。そして、ワード線の電位をＨレベルにしてトランジスタ１０１を導通状態にし、Ｈ＿Ｄａｔａの電位をＷ＿Ｄａｔａと同じＨレベルの電位にする。なおＷ＿Ｄａｔａの電位はインバータ回路１０６によりＲ＿Ｄａｔａの論理が反転した信号による電位であり、Ｒ＿Ｄａｔａの電位はインバータ回路１０３によりＨ＿Ｄａｔａの論理が反転した信号による電位であるため、Ｈ＿ＤＡＴＡは元のデータの電位が書き換えられた状態となる。

なおトランジスタ１０１は、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下である。従って、例えば、トランジスタ１０１のソース及びドレインの他方とインバータ回路１０３の入力端子とが接続されたノードの静電容量を１ｆＦとし、トランジスタ１０１のオフ電流を１ｙＡ／μｍとすると、１０年に１回程度のリフレッシュ動作でもデータの保持を可能にすることができる。従って、図１（Ｂ）に示したＨ＿ＤＡＴＡの時間経過による電位の降下量である「ｄＶ」は極めて小さく、本実施の形態のメモリセル１００では、リフレッシュ動作の回数を少ないものとすることができる。

また期間Ｔ４について示す図２（Ｄ）の模式図では、Ｈ＿Ｄａｔａの電位がＷ＿Ｄａｔａと同じＨレベルの電位となる様子、及びインバータ回路１０３の出力による電位がＲ＿Ｄａｔａと同じＬレベルの電位となる様子を、太線矢印による電荷の流れで表している。

なお期間Ｔ４において、ワード線ＷＬの導通状態の制御、スイッチ１０４の制御、及びスイッチ１０７の制御のタイミングについて、図３を用いて詳述する。

図３に示すように、期間Ｔ４においては、まずスイッチ１０４をオンにするよう読み出し制御信号ＲＥを制御して読み出し用ビット線ＲＢＬの電位であるＲ＿ＤＡＴＡを確定させる（タイミングｔ１）。

次いで、スイッチ１０７をオンにするようリフレッシュ制御信号ＲＦＥを制御して書き込み用ビット線ＷＢＬの電位であるＷ＿ＤＡＴＡを確定させる（タイミングｔ２）。

次いで、ワード線ＷＬの電位をＨレベルにしてトランジスタ１０１を導通状態にし、Ｈ＿Ｄａｔａの電位をＷ＿Ｄａｔａと同じ電位となるよう制御する（タイミングｔ３）。

以上説明した期間Ｔ４での、ワード線ＷＬの導通状態の制御、スイッチ１０４の制御、及びスイッチ１０７の、タイミングｔ１乃至ｔ３での制御のタイミングにより、メモリセル１００のデータを誤動作なくリフレッシュすることができる。

以上が、図１（Ａ）で示したメモリセル１００の動作の説明である。

なお、図１（Ａ）の構成において、インバータ回路１０３及びインバータ回路１０６をそれぞれ複数設ける構成としてもよい。例えば、図４に示すように、読み出し回路１０２内のインバータ回路としてインバータ回路１０３Ａ及びインバータ回路１０３Ｂを設け、リフレッシュ回路１０５内のインバータ回路としてインバータ回路１０６Ａ及びインバータ回路１０６Ｂを設ける構成としてもよい。

なおインバータ回路をそれぞれ複数設ける構成とすることで、電荷供給能力の高いトランジスタサイズの大きいインバータ回路を多段に接続し、バッファとしても機能を高めることができる。インバータ回路のバッファとしての機能を高めることで、信号を出力する配線の負荷が大きい場合であっても、信号が出力される配線の電位の立ち上がりや立ち下がりを急峻な波形とすることができる。

本実施の形態で示した記憶装置は、電源の供給を停止しても記憶内容が失われず、且つリーク電流の低減及び定期的なリフレッシュ回数を大幅に削減可能にして、低消費電力化が図られたものとすることができる。

（実施の形態２）
本実施の形態では、実施の形態１で説明した、記憶装置が具備するメモリセルの構成について、別の構成を示し、説明する。

図５は、図１（Ａ）で示した回路図におけるインバータ回路１０３をトランジスタ２０３とし、メモリセルに保持された電流出力されるデータを電圧値に変換するための電流電圧変換回路を有する構成としたものである。

図５に示すメモリセル２００は、メモリセル２００を選択してデータを書き込むためのトランジスタ２０１、メモリセル２００に書き込まれたデータを読み出すための読み出し回路２０２と、を有する。

メモリセル２００は、ワード線ＷＬ、データをメモリセル２００に書き込むための書き込み用ビット線ＷＢＬ、メモリセル２００からデータを読み出すための読み出し用ビット線ＲＢＬに接続されている。

読み出し回路２０２は、メモリセル２００に入力及び保持されたデータを電流出力するためのトランジスタ２０３と、トランジスタ２０３のソース及びドレインの一方と読み出し用ビット線ＲＢＬとの間の電気的接続を切り替えるスイッチ２０４と、を有する。なお本実施の形態においてトランジスタ２０３は、ｎチャネル型トランジスタとして説明を行うが、ｐチャネル型トランジスタであってもよい。なおスイッチ２０４の電気的接続状態は、読み出し制御信号ＲＥにより制御される。

また書き込み用ビット線ＷＢＬと読み出し用ビット線ＲＢＬとの間には、メモリセル２００に保持されたデータをリフレッシュするためのリフレッシュ回路２０５を有する。

リフレッシュ回路２０５は、読み出し用ビット線ＲＢＬに出力されたデータの論理を反転して出力するためのインバータ回路２０６と、インバータ回路２０６と書き込み用ビット線ＷＢＬとの間の電気的接続を切り替えるスイッチ２０７と、を有する。なおスイッチ２０７の電気的接続状態は、リフレッシュ制御信号ＲＦＥにより制御される。

書き込み用ビット線ＷＢＬは、外部より入力されるデータの論理を反転して出力するインバータ回路２０８と、インバータ回路２０８と書き込み用ビット線ＷＢＬとの間の電気的接続を切り替えるスイッチ２０９と、を有する。なおスイッチ２０９の電気的接続状態は、書き込み制御信号ＷＥにより制御される。

読み出し用ビット線ＲＢＬは、メモリセル２００より出力されるデータの論理を反転して出力するインバータ回路２１０を有する。また読み出し用ビット線ＲＢＬは、電流電圧変換回路２２１に接続されている。

電流電圧変換回路２２１は、メモリセル２００に保持された電流出力されるデータを電圧値に変換するための負荷２２２を有する。負荷２２２は、電源線Ｖｂｂに接続されている。負荷２２２及び電源線Ｖｂｂは、メモリセル２００で電流出力されたデータを、読み出し用ビット線ＲＢＬの電位の変化に変換して出力することができる。なお電源線Ｖｂｂの電位は、電源線ＶＤＤの電位と電源線ＶＳＳの電位との間の電位とすればよい。

なお、インバータ回路２０６、インバータ回路２０８及びインバータ回路２１０は、ＣＭＯＳ型のインバータ回路を構成している。ＣＭＯＳ型のインバータ回路は、入出力特性が高速であるため好ましい。

トランジスタ２０１は、ソース及びドレインの一方が書き込み用ビット線ＷＢＬに接続されている。トランジスタ２０１は、ゲートがワード線ＷＬに接続されている。トランジスタ２０１は、ソース及びドレインの他方がトランジスタ２０３のゲートに接続されている。

なおトランジスタ２０１のソース及びドレインの他方とトランジスタ２０３のゲートとが接続されるノードには、容量素子２１３の一方の電極が接続される。また容量素子２１３の他方の電極は、電源線ＶＳＳに接続されている。なお容量素子２１３は、トランジスタ２０３のゲート容量を用いることで、省略することも可能である。

トランジスタ２０３は、ソース及びドレインの一方がスイッチ２０４の一方の端子に接続されている。またトランジスタ２０３は、ソース及びドレインの他方が電源線ＶＳＳに接続されている。

スイッチ２０４の他方の端子は、読み出し用ビット線ＲＢＬに接続されている。

インバータ回路２０６の入力端子は、読み出し用ビット線ＲＢＬに接続されている。なおインバータ回路２０６には、電源線ＶＤＤ及び電源線ＶＳＳより電源が供給される。

スイッチ２０７の一方の端子は、インバータ回路２０６の出力端子に接続されている。スイッチ２０７の他方の端子は、書き込み用ビット線ＷＢＬに接続されている。

インバータ回路２０８の入力端子は、データの入力端子に接続されている。なおインバータ回路２０６には、電源線ＶＤＤ及び電源線ＶＳＳより電源が供給される。

スイッチ２０９の一方の端子は、インバータ回路２０８の出力端子に接続されている。スイッチ２０９の他方の端子は、書き込み用ビット線ＷＢＬに接続されている。

インバータ回路２１０の入力端子は、読み出し用ビット線ＲＢＬに接続されている。インバータ回路２１０の出力端子は、データの出力端子に接続されている。なおインバータ回路２１０には、電源線ＶＤＤ及び電源線ＶＳＳより電源が供給される。

負荷２２２の一方の端子は、読み出し用ビット線ＲＢＬに接続されている。負荷２２２の他方の端子は、電源線Ｖｂｂに接続されている。

なおトランジスタ２０１は、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下のトランジスタである。チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下のトランジスタについての説明は、実施の形態１のトランジスタ１０１で述べた説明と同様である。

トランジスタ２０３、インバータ回路２０６、インバータ回路２０８、インバータ回路２１０、スイッチ２０４、スイッチ２０７及びスイッチ２０９を構成するトランジスタは、シリコンをチャネル領域に具備するトランジスタで構成することができる。シリコンをチャネル領域に具備するトランジスタについての説明は、実施の形態１で述べた説明と同様である。

なお図５に示すメモリセル２００の動作については、実施の形態１のメモリセル１００におけるデータの読み出しに関する動作が異なるため、この点について詳述する。

なお図５では、メモリセルで保持するデータがＨレベルの信号であるとして説明を行う。また図５では、図１（Ａ）と同様に、書き込み用ビット線ＷＢＬの電位をＷ＿Ｄａｔａ、トランジスタ２０１のソース及びドレインの他方とトランジスタ２０３のゲートとが接続されたノードの電位をＨ＿Ｄａｔａ、読み出し用ビット線ＲＢＬの電位をＲ＿Ｄａｔａとして説明を行う。

本実施の形態におけるメモリセル２００からのデータの読み出しは、Ｈ＿ＤａｔａがＨレベルの信号であるとき、トランジスタ２０３のソースとドレインとの間に流れる電流として出力されることとなる。この電流は、スイッチ２０４をオンにすると、負荷２２２により読み出し用ビット線ＲＢＬでの電圧に変換される。例えばＨ＿ＤａｔａがＨレベルの信号であるとき、読み出し用ビット線ＲＢＬでの電圧はＬレベルの信号に変換される。なお、Ｈ＿ＤａｔａがＬレベルの信号であるとき、読み出し用ビット線ＲＢＬでの電圧はＨレベルの信号に変換される。

なおメモリセル２００におけるトランジスタ２０１は、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下である。従って、電位の変化がほとんどない状態で、Ｈ＿Ｄａｔａに書き込んだデータの電位を保持することができる。

なお本実施の形態におけるメモリセル２００でのその他の動作にあたる、データ書き込み動作、電源停止時、データリフレッシュ動作に関しては、実施の形態１での動作を参照して行うことができる。

なお、図５の構成において、スイッチ２０４を省略する構成としてもよい。例えば、図６に示すように、トランジスタ２０３のソース及びドレインの一方を読み出し用ビット線ＲＢＬに接続する構成としてもよい。この場合、容量素子２１３の他方の電極は、読み出し用ワード線ＲＷＬに接続する。

図６のメモリセル２００では、読み出し時以外の期間で、読み出し用ワード線ＲＷＬの電位をＬレベルにしておく。そして、データの読み出し時には、読み出しを行わないメモリセル２００に接続される読み出し用ワード線ＲＷＬの電位をＬレベルより低い電位にしておき、読み出しを行うメモリセル２００に接続される読み出し用ワード線ＲＷＬの電位をＬレベルとする。そして、図５と同様に、データの読み出し時にＨ＿ＤａｔａがＨレベルの信号であるとき、トランジスタ２０３のソースとドレインとの間に流れる電流として出力されることとなる。この電流は、負荷２２２により読み出し用ビット線ＲＢＬでの電圧に変換される。

本実施の形態で示した記憶装置は、実施の形態１と同様に、電源の供給を停止しても記憶内容が失われず、且つリーク電流の低減及び定期的なリフレッシュ回数を大幅に削減可能にして、低消費電力化が図られたものとすることができる。特に本実施の形態の構成では、メモリセル内にインバータ回路を設けない構成とすることで、メモリセルの小型化を図ることができる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態３）
本実施の形態では、上記実施の形態２で説明したメモリセル２００のスイッチ２０４をトランジスタであるとして、メモリセルをマトリクス上に複数配置したブロック図を示し、説明する。

図７は、図５で説明した回路図におけるスイッチ２０４をトランジスタ２０４Ｔｒに置き換えて図示したものである。図７においてトランジスタ２０４Ｔｒは、ゲートが読み出し制御線ＲＥＬに接続されている。またトランジスタ２０４Ｔｒのソース及びドレインの一方は、トランジスタ２０３のソース及びドレインの一方に接続されている。またトランジスタ２０４Ｔｒのソース及びドレインの他方は、読み出し用ビット線ＲＢＬに接続されている。

図７におけるスイッチとして機能するトランジスタ２０３Ｔｒは、読み出し用ビット線ＲＷＬの信号に応じて、導通状態または非導通状態が選択される。トランジスタ２０３Ｔｒがｎチャネル型トランジスタであれば、読み出し用ビット線ＲＷＬの電位はＨレベルのとき導通状態となり、Ｌレベルのとき非導通状態となる。

次いで図８には、複数のメモリセルを有するメモリセルアレイ及びその周辺回路のブロック図を示す。なお図で示すメモリセルは、図７で示したメモリセル２００として示す。

図８のブロック図では、メモリセルアレイ３００、メモリセル３０１、リフレッシュ回路３０２、書き込み制御部３０３、読み出し制御部３０４、電流電圧変換回路３０５、第１のローデコーダ３０６、第２のローデコーダ３０７、書き込み用カラムデコーダ３０８、読み出し用カラムデコーダ３０９、及び電源回路３１０を示している。

メモリセルアレイ３００は、メモリセル３０１がマトリクス状に配置されている。メモリセル３０１には、図７で示したように、書き込み用ビット線ＷＢＬ、読み出し用ビット線ＲＢＬ、ワード線ＷＬ、読み出し用ビット線ＲＢＬ、電源線ＶＤＤ、電源線ＶＳＳに接続されている。

列方向に設けられたメモリセル３０１毎に、書き込み用ビット線ＷＢＬと読み出し用ビット線ＲＢＬとの間には、リフレッシュ回路３０２が設けられる。リフレッシュ回路３０２には、リフレッシュ制御信号ＲＦＥが入力される。

各列の書き込み用ビット線ＷＢＬは、インバータ回路及びスイッチを有する書き込み制御部３０３に接続され、書き込み用カラムデコーダ３０８からのデータの書き込みが制御される。書き込み用ビット線ＷＢＬへのデータの書き込みは、書き込み制御部３０３に入力される書き込み制御信号ＷＥにより制御される。

各列の読み出し用ビット線ＲＢＬは、インバータ回路を有する読み出し制御部３０４及び電流電圧変換回路３０５に接続され、読み出し用カラムデコーダ３０９へのデータの読み出しが行われる。

各行のワード線ＷＬは第１のローデコーダ３０６に接続され、複数のワード線ＷＬのいずれか一行にメモリセルへのデータの書き込みを制御する信号を出力する。また各行の読み出し用ワード線ＲＷＬは第２のローデコーダ３０７に接続され、複数の読み出し用ワード線ＲＷＬのいずれか一行にメモリセルへのデータの読み出しを制御する信号を出力する。

電源回路３１０は、各メモリセルへの電源の供給または電源の停止を切り替えて出力することができる。

本実施の形態で示した記憶装置のメモリセルは、実施の形態１と同様に、電源の供給を停止しても記憶内容が失われず、且つリーク電流の低減及び定期的なリフレッシュ回数を大幅に削減可能にして、低消費電力化が図られたものとすることができる。

本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。

（実施の形態４）
本実施の形態では、開示する発明の一態様に係るメモリセルの構成及びその作製方法について、図９乃至図１３を参照して説明する。

＜メモリセルの断面構成及び平面図＞
図９は、メモリセルの構成の一例である。図９（Ａ）にはメモリセルの断面図を、図９（Ｂ）にはメモリセルの上面図を、それぞれ示す。図９（Ａ）において、Ａ１−Ａ２は、トランジスタのチャネル長方向に垂直な断面図であり、Ｂ１−Ｂ２は、トランジスタのチャネル長方向に平行な断面図である。図９に示すメモリセルは、下部に半導体層に単結晶シリコンを用いた第１のトランジスタ１１を有し、上部に半導体層に酸化物半導体を用いた第２のトランジスタ１２を有する。

なお本実施の形態で説明する第１のトランジスタ１１は、実施の形態２でいえば、トランジスタ２０３に相当する。また本実施の形態で説明する第２のトランジスタ１２は、実施の形態２でいえば、トランジスタ２０１に相当する。また本実施の形態で説明する容量素子１３は、実施の形態２でいえば、容量素子２１３に相当する。

第１のトランジスタ１１は、単結晶シリコンを含む基板４００に設けられたチャネル領域４１６と、チャネル領域４１６を挟むように設けられた不純物領域４２０（ソース領域またはドレイン領域とも記す）と、不純物領域４２０に接する金属間化合物領域４２４と、チャネル領域４１６上に設けられたゲート絶縁層４０８と、ゲート絶縁層４０８上に設けられたゲート電極４１０と、を有する。

基板４００上には第１のトランジスタ１１を囲むように素子分離絶縁層４０６が設けられており、第１のトランジスタ１１に接して絶縁層４２８が設けられている。

第２のトランジスタ１２は、絶縁層４２８などの上に設けられた酸化物半導体層４４４と、酸化物半導体層４４４に接続されている一方の電極４４２ａ、及び他方の電極４４２ｂと、酸化物半導体層４４４、電極４４２ａ及び電極４４２ｂ、を覆うゲート絶縁層４４６と、ゲート絶縁層４４６上に酸化物半導体層４４４と重畳するように設けられたゲート電極４４８ａと、を有する。

ここで、第２のトランジスタ１２に用いられる酸化物半導体層４４４は、水素などの不純物が十分に除去され、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。例えば、酸化物半導体層４４４の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。なお、上述の酸化物半導体層４４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。

容量素子１３は、電極４４２ａ、ゲート絶縁層４４６、及び導電層４４８ｂ、とで構成される。すなわち、電極４４２ａは、容量素子１３の一方の電極として機能し、導電層４４８ｂは、容量素子１３の他方の電極として機能することになる。

第２のトランジスタ１２及び容量素子１３の上には絶縁層４５０及び絶縁層４５２が設けられている。そして、ゲート絶縁層４４６、絶縁層４５０、絶縁層４５２などに形成された開口には、電極４５４が設けられ、絶縁層４５２上には、電極４５４と接続する配線４５６が形成される。

また、図９において、第１のトランジスタ１１と、第２のトランジスタ１２とは、少なくとも一部が重畳するように設けられている。また、第２のトランジスタ１２や容量素子１３が、第１のトランジスタ１１と重畳するように設けられている。例えば、容量素子１３の導電層４４８ｂは、第１のトランジスタ１１のゲート電極４１０と少なくとも一部が重畳して設けられている。このような、平面レイアウトを採用することにより、高集積化を図ることができる。
＜メモリセルの作製方法＞
次に、上記メモリセルの作製方法の一例について説明する。以下では、はじめに下層の第１のトランジスタ１１の作製方法について図１０及び図１１を参照して説明し、その後、上層の第２のトランジスタ１２及び容量素子１３の作製方法について図１２及び図１３を参照して説明する。

＜下部のトランジスタの作製方法＞
下層の第１のトランジスタ１１の作製方法について、図１０及び図１１を参照して説明する。

まず、半導体材料を含む基板４００を用意する。半導体材料を含む基板としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板４００として、単結晶シリコン基板を用いる場合の一例について示すものとする。

半導体材料を含む基板４００として、シリコンなどの単結晶半導体基板を用いる場合には、メモリセルでの読み出し動作を高速化することができ、好適である。

基板４００上には、素子分離絶縁層を形成するためのマスクとなる保護層４０２を形成する（図１０（Ａ）参照）。保護層４０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。

次に、上記の保護層４０２をマスクとしてエッチングを行い、保護層４０２に覆われていない領域（露出している領域）の、基板４００の一部を除去する。これにより他の半導体領域と分離された半導体領域４０４が形成される（図１０（Ｂ）参照）。

次に、半導体領域４０４を覆うように絶縁層を形成し、半導体領域４０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層４０６を形成する（図１０（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域４０４の形成後、または、素子分離絶縁層４０６の形成後には、上記保護層４０２を除去する。

次に、半導体領域４０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。

絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域４０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。

導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。

その後、絶縁層及び導電材料を含む層を選択的にエッチングして、ゲート絶縁層４０８、ゲート電極４１０を形成する（図１０（Ｃ）参照）。

次に、半導体領域４０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル領域４１６及び不純物領域４２０を形成する（図１０（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。

なお、ゲート電極４１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。

次に、ゲート電極４１０、不純物領域４２０等を覆うように金属層４２２を形成する（図１１（Ａ）参照）。当該金属層４２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層４２２は、半導体領域４０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。

次に、熱処理を施して、上記金属層４２２と半導体材料とを反応させる。これにより、不純物領域４２０に接する金属間化合物領域４２４が形成される（図１１（Ａ）参照）。なお、ゲート電極４１０として多結晶シリコンなどを用いる場合には、ゲート電極４１０の金属層４２２と接触する部分にも、金属間化合物領域が形成されることになる。

上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属間化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属間化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属間化合物領域４２４を形成した後には、金属層４２２は除去する。

次に、上述の工程により形成された各構成を覆うように、絶縁層４２８を形成する（図１１（Ｂ）参照）。絶縁層４２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。

以上により、半導体材料を含む基板４００を用いた第１のトランジスタ１１が形成される（図１１（Ｂ）参照）。このような第１のトランジスタ１１は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。

その後、第２のトランジスタ１２及び容量素子１３の形成前の処理として、絶縁層４２８にＣＭＰ処理を施して、ゲート電極４１０の上面を露出させる（図１１（Ｃ）参照）。ゲート電極４１０の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、第２のトランジスタ１２の特性を向上させるために、絶縁層４２８の表面は可能な限り平坦にしておくことが望ましい。

＜上部のトランジスタの作製方法＞
次に、上部の第２のトランジスタ１２及び容量素子１３の作製方法について、図１２及び図１３を参照して説明する。

まず、ゲート電極４１０、絶縁層４２８などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層４４４を形成する（図１２（Ａ）参照）。

用いる酸化物半導体としては、上記実施の形態１で述べた材料を用いることができる。

本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体の成膜用ターゲットを用いたスパッタリング法により形成する。酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、組成として、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の金属酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ−Ｏ層を成膜する。

成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。

例えば、酸化物半導体層は、次のように形成することができる。

まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、１００℃を超えて６００℃以下、好ましくは３００℃を超えて５００℃以下となるように加熱する。

基板を加熱しながら成膜することにより、成膜した酸化物半導体層に含まれる水素、水分、水素化物、または水酸化物などの不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を成膜する。

成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。

成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源電力０．５ｋＷ、スパッタガスとして酸素（酸素流量比率１００％）を用いる条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。

その後、酸化物半導体層４４４に対して、熱処理（第１の熱処理）を行ってもよい。この第１の加熱処理によって酸化物半導体層中の過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）し、酸化物半導体層中の不純物濃度を低減することができる。

第１の加熱処理は、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、２５０℃以上７５０℃以下、または４００℃以上基板の歪み点未満の温度で行う。

熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層４４４は大気に触れさせず、水や水素の混入が生じないようにする。

熱処理を行うことによって水素濃度が十分に低減されて高純度化された酸化物半導体を有するトランジスタは、しきい値電圧やオン電流などの電気的特性に温度依存性がほとんど見られない。また、光劣化によるトランジスタ特性の変動も少ないため、極めて優れた特性のトランジスタを実現することができる。

次に、酸化物半導体層４４４などの上に、ソース電極及びドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、電極４４２ａ、電極４４２ｂを形成する（図１２（Ｂ）参照）。

導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。

次に、電極４４２ａ、電極４４２ｂを覆い、かつ、酸化物半導体層４４４の一部と接するように、ゲート絶縁層４４６を形成する（図１２（Ｃ）参照）。

ゲート絶縁層４４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層４４６は、酸化シリコン、窒化シリコン、酸窒化シリコンなどの材料を用いて形成する。また、ゲート絶縁層４４６は、１３族元素及び酸素を含む材料を用いて形成することもできる。１３族元素及び酸素を含む材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウムなどを用いることができる。さらに、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、などを含むように形成してもよい。ゲート絶縁層４４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、メモリセルを微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。

ゲート絶縁層４４６は、水素、水などの不純物を混入させない方法を用いて成膜することが好ましい。ゲート絶縁層４４６に水素、水などの不純物が含まれると、酸化物半導体層に水素、水などの不純物の浸入や、水素、水などの不純物による酸化物半導体層中の酸素の引き抜き、などによって酸化物半導体層のバックチャネルが低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがあるためである。よって、ゲート絶縁層４４６はできるだけ水素、水などの不純物が含まれないように作製することが好ましい。例えば、スパッタリング法によって成膜するのが好ましい。成膜する際に用いるスパッタガスとしては、水素、水などの不純物が除去された高純度ガスを用いることが好ましい。

また、ゲート絶縁層４４６は、酸素が化学量論的組成よりも多く含むことが好ましい。例えば、ゲート絶縁層４４６として酸化ガリウムを用いた場合、化学量論的組成はＧａ_２Ｏ_３＋α（０＜α＜１）と表すことができる。また、酸化アルミニウムを用いた場合は、Ａｌ_２Ｏ_３＋α（０＜α＜１）と表すことができる。さらに、酸化ガリウムアルミニウムを用いた場合は、Ｇａ_ｘＡｌ_２−ｘＯ_３＋α（０＜ｘ＜２、０＜α＜１）と表すことができる。

なお、酸化物半導体層の成膜後、酸化物半導体層４４４の形成後、またはゲート絶縁層４４６の形成後のいずれかにおいて、酸素ドープ処理を行ってもよい。酸素ドープとは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）をバルクに添加することをいう。なお、当該「バルク」という用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。酸素ドープ処理を行うことにより、酸化物半導体層やゲート絶縁層に含まれる酸素を、化学量論的組成より多くすることができる。

酸素ドープ処理は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）により励起された酸素プラズマを用いて行うことが好ましい。

ゲート絶縁層４４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層４４６が酸素を含む場合、酸化物半導体層４４４に酸素を供給し、該酸化物半導体層４４４の酸素欠損を補填して、ｉ型（真性）半導体またはｉ型に限りなく近い酸化物半導体層を形成することもできる。

なお、本実施の形態では、ゲート絶縁層４４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。

上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層４４４を、その水素原子を含む物質が極力含まれないように高純度化することができる。

次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極４４８ａ及び導電層４４８ｂを形成する（図１２（Ｄ）参照）。

ゲート電極４４８ａ及び導電層４４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極４４８ａ及び導電層４４８ｂは、単層構造としても良いし、積層構造としても良い。

次に、ゲート絶縁層４４６、ゲート電極４４８ａ、及び導電層４４８ｂ上に、絶縁層４５０及び絶縁層４５２を形成する（図１３（Ａ）参照）。絶縁層４５０及び絶縁層４５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム、酸化ガリウムアルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。

次に、ゲート絶縁層４４６、絶縁層４５０及び絶縁層４５２に、電極４４２ｂにまで達する開口４５３を形成する。その後、開口４５３に電極４４２ｂと接する電極４５４を形成し、絶縁層４５２上に電極４５４に接する配線４５６を形成する（図１３（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。

電極４５４は、例えば、開口４５３を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰ処理といった方法を用いて、上記導電層の一部を除去することにより形成することができる。具体的には、例えば、開口４５３を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口４５３に埋め込むようにタングステン膜を形成する方法を適用することができる。

配線４５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、電極４４２ａ、電極４４２ｂなどと同様である。

以上により、第１のトランジスタ１１、第２のトランジスタ１２、及び容量素子１３を含むメモリセルが完成する（図１３（Ｂ）参照）。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態５）
本実施の形態では、上述の実施の形態で説明した、メモリセルを有する記憶装置を備えた電子機器に適用する場合について、図１４を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、メモリセルを有する記憶装置を適用する場合について説明する。

図１４（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一の内部には、先の実施の形態に示す記憶装置が設けられている。そのため、電源の停止による低消費電力化を図ることができ、且つデータの不揮発化が図られた記憶装置を具備するノート型のパーソナルコンピュータが実現される。

図１４（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１の内部には、先の実施の形態に示す記憶装置が設けられている。そのため、電源の停止による低消費電力化を図ることができ、且つデータの不揮発化が図られた記憶装置を具備する携帯情報端末が実現される。

図１４（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１及び筐体７２３には、それぞれ表示部７２５及び表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７で接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一の内部には、先の実施の形態に示す記憶装置が設けられている。そのため、電源の停止による低消費電力化を図ることができ、且つデータの不揮発化が図られた記憶装置を具備する電子書籍が実現される。

図１４（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１４（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一の内部には、先の実施の形態に示す記憶装置が設けられている。そのため、電源の停止による低消費電力化を図ることができ、且つデータの不揮発化が図られた記憶装置を具備する携帯電話機が実現される。

図１４（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１の内部には、先の実施の形態に示す記憶装置が設けられている。そのため、電源の停止による低消費電力化を図ることができ、且つデータの不揮発化が図られた記憶装置を具備するデジタルカメラが実現される。

図１４（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０によって行うことができる。筐体７７１及びリモコン操作機７８０の内部には、先の実施の形態に示す記憶装置路が搭載されている。そのため、電源の停止による低消費電力化を図ることができ、且つデータの不揮発化が図られた記憶装置を具備するテレビジョン装置が実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る記憶装置が搭載されている。このため、電源の停止による低消費電力化を図ることができ、且つデータの不揮発化が図られた記憶装置を具備する電子機器が実現できる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

ｔ１ タイミング
ｔ２ タイミング
ｔ３ タイミング
Ｔ１ 期間
Ｔ２ 期間
Ｔ３ 期間
Ｔ４ 期間
１１ トランジスタ
１２ トランジスタ
１３ 容量素子
１００ メモリセル
１０１ トランジスタ
１０２ 読み出し回路
１０３ インバータ回路
１０３Ａ インバータ回路
１０３Ｂ インバータ回路
１０４ スイッチ
１０５ リフレッシュ回路
１０６ インバータ回路
１０６Ａ インバータ回路
１０６Ｂ インバータ回路
１０７ スイッチ
１０８ インバータ回路
１０９ スイッチ
１１０ インバータ回路
１１１ ｐチャネル型トランジスタ
１１２ ｎチャネル型トランジスタ
１１３ 容量素子
２００ メモリセル
２０１ トランジスタ
２０２ 読み出し回路
２０３ トランジスタ
２０３Ｔｒ トランジスタ
２０４ スイッチ
２０４Ｔｒ トランジスタ
２０５ リフレッシュ回路
２０６ インバータ回路
２０７ スイッチ
２０８ インバータ回路
２０９ スイッチ
２１０ インバータ回路
２１３ 容量素子
２２１ 電流電圧変換回路
２２２ 負荷
３００ メモリセルアレイ
３０１ メモリセル
３０２ リフレッシュ回路
３０３ 制御部
３０４ 制御部
３０５ 電流電圧変換回路
３０６ 第１のローデコーダ
３０７ 第２のローデコーダ
３０８ 書き込み用カラムデコーダ
３０９ 読み出し用カラムデコーダ
３１０ 電源回路
４００ 基板
４０２ 保護層
４０４ 半導体領域
４０６ 素子分離絶縁層
４０８ ゲート絶縁層
４１０ ゲート電極
４１６ チャネル領域
４２０ 不純物領域
４２２ 金属層
４２４ 金属間化合物領域
４２８ 絶縁層
４４２ａ 電極
４４２ｂ 電極
４４４ 酸化物半導体層
４４６ ゲート絶縁層
４４８ａ ゲート電極
４４８ｂ 導電層
４５０ 絶縁層
４５２ 絶縁層
４５３ 開口
４５４ 電極
４５６ 配線
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機

Claims (21)

1. ゲートがワード線に電気的に接続され、ソース及びドレインの一方が書き込み用ビット線に電気的に接続された、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下のトランジスタと、
   第１のインバータ回路、及び前記第１のインバータ回路と読み出し用ビット線との間の電気的接続を切り替える第１のスイッチと、を有する読み出し回路と、
   第２のインバータ回路、及び前記書き込み用ビット線と前記読み出し用ビット線との電気的接続を切り替える第２のスイッチと、を有するリフレッシュ回路と、を有し、
   前記トランジスタのソース及びドレインの他方は、前記第１のインバータ回路が有するトランジスタのゲートに電気的に接続された記憶装置。
2. 請求項１において、前記第１のインバータ回路及び前記第２のインバータ回路は、複数のインバータ回路が電気的に直列に接続されて設けられている記憶装置。
3. 請求項１または請求項２において、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下の前記トランジスタは、酸化物半導体をチャネル領域に用いたトランジスタである記憶装置。
4. 請求項１乃至請求項３のいずれか一において、前記第１のスイッチ及び前記第２のスイッチは、シリコンをチャネルに用いたトランジスタである記憶装置。
5. 請求項１乃至請求項４のいずれか一において、前記第１のインバータ回路及び前記第２のインバータ回路は、シリコンをチャネルに用いたトランジスタを有する記憶装置。
6. 請求項１乃至請求項５のいずれか一において、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下の前記トランジスタのソース及びドレインの他方と、前記インバータ回路のゲートとを接続するためのノードには、容量素子が電気的に接続されている記憶装置。
7. 請求項１乃至請求項６のいずれか一において、前記書き込み用ビット線には、書き込み制御用のスイッチと、入力する信号を増幅するためのインバータ回路が設けられ、前記読み出し用ビット線には、出力する信号を増幅するためのインバータ回路が設けられた記憶装置。
8. ゲートがワード線に電気的に接続され、ソース及びドレインの一方が書き込み用ビット線に電気的に接続された、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下の第１のトランジスタと、
   第２のトランジスタ、及び前記第２のトランジスタのソース及びドレインの一方と読み出し用ビット線との間の電気的接続を切り替える第１のスイッチと、を有する読み出し回路と、
   インバータ回路、及び前記書き込み用ビット線と前記読み出し用ビット線との電気的接続を切り替える第２のスイッチと、を有するリフレッシュ回路と、を有し、
   前記第１のトランジスタのソース及びドレインの他方は、前記第２のトランジスタのゲートに電気的に接続された記憶装置。
9. 請求項８において、前記インバータ回路は、複数のインバータ回路が電気的に直列に接続されて設けられている記憶装置。
10. 請求項８または請求項９において、前記第１のトランジスタは、酸化物半導体をチャネル領域に用いたトランジスタである記憶装置。
11. 請求項８乃至請求項１０のいずれか一において、前記第１のスイッチ及び前記第２のスイッチは、シリコンをチャネルに用いたトランジスタである記憶装置。
12. 請求項８乃至請求項１１のいずれか一において、前記インバータ回路は、シリコンをチャネルに用いたトランジスタを有する記憶装置。
13. 請求項８乃至請求項１２のいずれか一において、前記第１のトランジスタのソース及びドレインの他方と、前記第２のトランジスタのゲートとを接続するためのノードには、容量素子が電気的に接続されている記憶装置。
14. 請求項８乃至請求項１３のいずれか一において、前記書き込み用ビット線には、書き込み制御用のスイッチと、入力する信号を増幅するためのインバータ回路が設けられ、前記読み出し用ビット線には、出力する信号を増幅するためのインバータ回路と、前記第２のトランジスタを流れる電流を電圧に変換するための抵抗素子と、が設けられた記憶装置。
15. 請求項１乃至請求項１４のいずれか一に記載の記憶装置を備えた電子機器。
16. チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下のトランジスタのソース及びドレインの一方と、第１のインバータ回路の入力端子とが接続されたノードに、書き込み用ビット線からのデータを書き込むデータ書き込み期間と、
    前記第１のインバータ回路の出力端子に接続された第１のスイッチを介して、読み出し用ビット線にデータを出力するデータ読み出し期間と、
    前記書き込み用ビット線と、前記読み出し用ビット線との間に設けられたリフレッシュ回路が有する第２のスイッチ及び第２のインバータ回路、前記第１のスイッチ、並びに前記トランジスタを介して、前記ノードに保持されたデータを再度前記ノードに書き込むデータリフレッシュ期間と、
    前記トランジスタを非導通状態とすることで、前記ノードに書き込まれたデータを保持し、前記第１のインバータ回路及び前記第２のインバータ回路に供給される電源を停止する電源停止期間と、
    を有する記憶装置の駆動方法。
17. 請求項１６において、前記リフレッシュ期間では、前記第１のスイッチをオンにし、次いで前記第２のスイッチをオンにし、次いで前記トランジスタを導通状態として行われる記憶装置の駆動方法。
18. 請求項１６または請求項１７において、チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下の前記トランジスタは、酸化物半導体をチャネル領域に用いたトランジスタである記憶装置の駆動方法。
19. チャネル幅あたりのオフ電流が１×１０^−２２Ａ／μｍ以下の第１のトランジスタのソース及びドレインの一方と、第２のトランジスタのゲートとが接続されたノードに、書き込み用ビット線からのデータを書き込むデータ書き込み期間と、
    前記第２のトランジスタのソース及びドレインの一方に接続された第１のスイッチを介して、読み出し用ビット線にデータを出力するデータ読み出し期間と、
    前記書き込み用ビット線と、前記読み出し用ビット線との間に設けられたリフレッシュ回路が有する第２のスイッチ及びインバータ回路、前記第１のスイッチ、並びに前記第１のトランジスタを介して、前記ノードに保持されたデータを再度前記ノードに書き込むデータリフレッシュ期間と、
    前記第１のトランジスタを非導通状態とすることで、前記ノードに書き込まれたデータを保持し、前記インバータ回路に供給される電源を停止する電源停止期間と、
    を有する記憶装置の駆動方法。
20. 請求項１９において、前記リフレッシュ期間では、前記第１のスイッチをオンにし、次いで前記第２のスイッチをオンにし、次いで前記第１のトランジスタを導通状態として行われる記憶装置の駆動方法。
21. 請求項１９または請求項２０において、第１の前記トランジスタは、酸化物半導体をチャネル領域に用いたトランジスタである記憶装置の駆動方法。

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