JP2002334581A - マルチポートｓｒａｍセル及びそれを有する半導体集積回路 - Google Patents
マルチポートｓｒａｍセル及びそれを有する半導体集積回路Info
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Abstract
(57)【要約】
【課題】 接続するビットラインの数を減少させること
により、コストを低減することができるＳＲＡＭセル等
を提供する。 【解決手段】 入力がストアノードＮ１に、出力がスト
アノードＮ２にそれぞれ接続された反転回路ＩＮＶ１
と、入力がストアノードＮ２に、出力がストアノードＮ
１にそれぞれ接続された反転回路ＩＮＶ２と、ストアノ
ードＮ１とビットラインＢＬ１ａとの間に接続され、ワ
ードラインＷＬ１ａ上の信号に従ってストアノードＮ１
をビットラインＢＬ１ａに接続するトランジスタＱＮ１
と、ストアノードＮ１とビットラインＢＬ１ｂとの間に
接続され、ワードラインＷＬ１ｂ上の信号に従ってスト
アノードＮ１をビットラインＢＬ１ｂに接続するトラン
ジスタＱＮ２と、ストアノードＮ２と接地電位ＶSSとの
間に接続され、リセットラインＲ１１上の信号に従って
ストアノードＮ２を接地電位ＶSSに接続するトランジス
タＱＮ３とを含む。
により、コストを低減することができるＳＲＡＭセル等
を提供する。 【解決手段】 入力がストアノードＮ１に、出力がスト
アノードＮ２にそれぞれ接続された反転回路ＩＮＶ１
と、入力がストアノードＮ２に、出力がストアノードＮ
１にそれぞれ接続された反転回路ＩＮＶ２と、ストアノ
ードＮ１とビットラインＢＬ１ａとの間に接続され、ワ
ードラインＷＬ１ａ上の信号に従ってストアノードＮ１
をビットラインＢＬ１ａに接続するトランジスタＱＮ１
と、ストアノードＮ１とビットラインＢＬ１ｂとの間に
接続され、ワードラインＷＬ１ｂ上の信号に従ってスト
アノードＮ１をビットラインＢＬ１ｂに接続するトラン
ジスタＱＮ２と、ストアノードＮ２と接地電位ＶSSとの
間に接続され、リセットラインＲ１１上の信号に従って
ストアノードＮ２を接地電位ＶSSに接続するトランジス
タＱＮ３とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のポートを有
するスタティックランダムアクセスメモリ（ＳＲＡＭ）
セルに関し、さらに、そのようなＳＲＡＭセルを有する
半導体集積回路に関する。
するスタティックランダムアクセスメモリ（ＳＲＡＭ）
セルに関し、さらに、そのようなＳＲＡＭセルを有する
半導体集積回路に関する。
【０００２】
【従来の技術】通常の２ポートＳＲＡＭセルの構成につ
いて、図４を参照しながら説明する。図４に示すよう
に、ＳＲＡＭセル１１１は、反転回路ＩＮＶ１１、ＩＮ
Ｖ１２と、ＮチャネルＭＯＳトランジスタＱＮ１１〜Ｑ
Ｎ１４とを含んでいる。反転回路ＩＮＶ１１は、入力が
第１のストアノードＮ１１に、出力が第２のストアノー
ドＮ１２に、それぞれ接続されている。また、反転回路
ＩＮＶ１２は、入力が第２のストアノードＮ１２に、出
力が第１のストアノードＮ１１に、それぞれ接続されて
いる。
いて、図４を参照しながら説明する。図４に示すよう
に、ＳＲＡＭセル１１１は、反転回路ＩＮＶ１１、ＩＮ
Ｖ１２と、ＮチャネルＭＯＳトランジスタＱＮ１１〜Ｑ
Ｎ１４とを含んでいる。反転回路ＩＮＶ１１は、入力が
第１のストアノードＮ１１に、出力が第２のストアノー
ドＮ１２に、それぞれ接続されている。また、反転回路
ＩＮＶ１２は、入力が第２のストアノードＮ１２に、出
力が第１のストアノードＮ１１に、それぞれ接続されて
いる。
【０００３】トランジスタＱＮ１１、ＱＮ１２のソース
〜ドレイン経路は、第１及び第２のストアノードＮ１
１、Ｎ１２と一対のビットラインＢＬ１ａ、ＢＬ１ａバ
ーとの間にそれぞれ接続されている。また、トランジス
タＱＮ１１及びＱＮ１２のゲートは、ワードラインＷＬ
１ａに接続されている。トランジスタＱＮ１３、ＱＮ１
４のソース〜ドレイン経路は、第１及び第２のストアノ
ードＮ１１、Ｎ１２と一対のビットラインＢＬ１ｂ、Ｂ
Ｌ１ｂバーとの間にそれぞれ接続されている。また、ト
ランジスタＱＮ１３及びＱＮ１４のゲートは、ワードラ
インＷＬ１ｂに接続されている。ＳＲＡＭセル１１１に
おいて、トランジスタＱＮ１１、ＱＮ１２が、第１のポ
ート（Ａポート）を構成し、トランジスタＱＮ１３、Ｑ
Ｎ１４が、第２のポート（Ｂポート）を構成する。
〜ドレイン経路は、第１及び第２のストアノードＮ１
１、Ｎ１２と一対のビットラインＢＬ１ａ、ＢＬ１ａバ
ーとの間にそれぞれ接続されている。また、トランジス
タＱＮ１１及びＱＮ１２のゲートは、ワードラインＷＬ
１ａに接続されている。トランジスタＱＮ１３、ＱＮ１
４のソース〜ドレイン経路は、第１及び第２のストアノ
ードＮ１１、Ｎ１２と一対のビットラインＢＬ１ｂ、Ｂ
Ｌ１ｂバーとの間にそれぞれ接続されている。また、ト
ランジスタＱＮ１３及びＱＮ１４のゲートは、ワードラ
インＷＬ１ｂに接続されている。ＳＲＡＭセル１１１に
おいて、トランジスタＱＮ１１、ＱＮ１２が、第１のポ
ート（Ａポート）を構成し、トランジスタＱＮ１３、Ｑ
Ｎ１４が、第２のポート（Ｂポート）を構成する。
【０００４】このように構成されたＳＲＡＭセル１１１
においては、第１のストアノードＮ１１がハイレベルと
なり第２のストアノードＮ１２がローレベルとなる第１
の状態と、第１のストアノードＮ１１がローレベルとな
り第２のストアノードＮ１２がハイレベルとなる第２の
状態との内の一方を記憶することができる。即ち、１つ
のＳＲＡＭセルによって１ビット相当の情報を記憶する
ことができる。また、ＳＲＡＭセルに記憶された情報
を、ビットラインＢＬ１ａ、ＢＬ１ａバー、又は、ビッ
トラインＢＬ１ｂ、ＢＬ１ｂバーを介して読み出すこと
ができる。
においては、第１のストアノードＮ１１がハイレベルと
なり第２のストアノードＮ１２がローレベルとなる第１
の状態と、第１のストアノードＮ１１がローレベルとな
り第２のストアノードＮ１２がハイレベルとなる第２の
状態との内の一方を記憶することができる。即ち、１つ
のＳＲＡＭセルによって１ビット相当の情報を記憶する
ことができる。また、ＳＲＡＭセルに記憶された情報
を、ビットラインＢＬ１ａ、ＢＬ１ａバー、又は、ビッ
トラインＢＬ１ｂ、ＢＬ１ｂバーを介して読み出すこと
ができる。
【０００５】図５に、上記のようなＳＲＡＭセルを有す
る半導体集積回路２の一部を示す。図５においては、メ
モリセルアレイを形成する複数のＳＲＡＭセルの内の４
個が図示されている。図５に示すＳＲＡＭセル１１２、
１２１、及び、１２２の回路構成は、図４に示すＳＲＡ
Ｍセル１１１の回路構成と同様である。図５に示すよう
に、メモリセルアレイの第１行を形成するＳＲＡＭセル
１１１、１１２、・・・は、ワードラインＷＬ１ａ及び
ＷＬ１ｂに接続され、メモリセルアレイの第２行を形成
するＳＲＡＭセル１２１、１２２、・・・は、ワードラ
インＷＬ２ａ及びＷＬ２ｂに接続されている。また、メ
モリセルアレイの第１列を形成するＳＲＡＭセル１１
１、１２１、・・・は、ビットラインＢＬ１ａ、ＢＬ１
ａバー、ＢＬ１ｂ、及び、ＢＬ１ｂバーに接続され、メ
モリセルアレイの第２列を形成するＳＲＡＭセル１１
２、１２２、・・・は、ビットラインＢＬ２ａ、ＢＬ２
ａバー、ＢＬ２ｂ、及び、ＢＬ２ｂバーに接続されてい
る。
る半導体集積回路２の一部を示す。図５においては、メ
モリセルアレイを形成する複数のＳＲＡＭセルの内の４
個が図示されている。図５に示すＳＲＡＭセル１１２、
１２１、及び、１２２の回路構成は、図４に示すＳＲＡ
Ｍセル１１１の回路構成と同様である。図５に示すよう
に、メモリセルアレイの第１行を形成するＳＲＡＭセル
１１１、１１２、・・・は、ワードラインＷＬ１ａ及び
ＷＬ１ｂに接続され、メモリセルアレイの第２行を形成
するＳＲＡＭセル１２１、１２２、・・・は、ワードラ
インＷＬ２ａ及びＷＬ２ｂに接続されている。また、メ
モリセルアレイの第１列を形成するＳＲＡＭセル１１
１、１２１、・・・は、ビットラインＢＬ１ａ、ＢＬ１
ａバー、ＢＬ１ｂ、及び、ＢＬ１ｂバーに接続され、メ
モリセルアレイの第２列を形成するＳＲＡＭセル１１
２、１２２、・・・は、ビットラインＢＬ２ａ、ＢＬ２
ａバー、ＢＬ２ｂ、及び、ＢＬ２ｂバーに接続されてい
る。
【０００６】
【発明が解決しようとする課題】図４に示すように、従
来の２ポートＳＲＡＭセル１１１は、２対、すなわち４
本のビット線と接続する必要があるため、セルサイズが
大きくなり、コストが高いという問題があった。
来の２ポートＳＲＡＭセル１１１は、２対、すなわち４
本のビット線と接続する必要があるため、セルサイズが
大きくなり、コストが高いという問題があった。
【０００７】また、従来の半導体集積回路２において
は、ビットラインＢＬ１ａ、ＢＬ１ａバーを介してのＳ
ＲＡＭセル１１１からのデータの読み出しと、ビットラ
インＢＬ１ｂ、ＢＬ１ｂバーを介してのＳＲＡＭセル１
２１へのデータの書き込みとが同時に行われる場合に、
ＳＲＡＭセル１２１へのデータの書き込みによるビット
ラインＢＬ１ｂ、ＢＬ１ｂバーの電位の変動が、ビット
ライン間の結合容量によりクロストークノイズとなって
ビットラインＢＬ１ａ、ＢＬ１ａバーに伝播するため、
ＳＲＡＭセル１１１からのデータを正しく読み出すこと
ができないという問題があった。
は、ビットラインＢＬ１ａ、ＢＬ１ａバーを介してのＳ
ＲＡＭセル１１１からのデータの読み出しと、ビットラ
インＢＬ１ｂ、ＢＬ１ｂバーを介してのＳＲＡＭセル１
２１へのデータの書き込みとが同時に行われる場合に、
ＳＲＡＭセル１２１へのデータの書き込みによるビット
ラインＢＬ１ｂ、ＢＬ１ｂバーの電位の変動が、ビット
ライン間の結合容量によりクロストークノイズとなって
ビットラインＢＬ１ａ、ＢＬ１ａバーに伝播するため、
ＳＲＡＭセル１１１からのデータを正しく読み出すこと
ができないという問題があった。
【０００８】このような読み出し時の誤動作を防止する
ため、図６に示すように、ビットラインＢＬ１ａとビッ
トラインＢＬ１ａバーとを交差させ、ビットラインＢＬ
２ａとビットラインＢＬ２ａバーとを交差させることが
行われている。ところが、図６に示すようにビットライ
ンを交差させると、ＳＲＡＭセルとビットラインとの間
（例えば、ＳＲＡＭセル１２１とビットラインＢＬ１
ａ、ＢＬ１ａバーとの間）でデータの反転が生ずるた
め、何らかの対策が必要となる。このようなデータの反
転に対する対策としては、例えば、（ａ）データの反転
が生じないように、ＳＲＡＭセル１２１内の配線を変更
すること、（ｂ）ビットラインの交差の前後で反転する
アドレスと排他的論理和をとってデータの読み出し又は
書き込みを行うこと、等が挙げられる。しかしながら、
いずれの対策も、コストアップを招くこととなる。
ため、図６に示すように、ビットラインＢＬ１ａとビッ
トラインＢＬ１ａバーとを交差させ、ビットラインＢＬ
２ａとビットラインＢＬ２ａバーとを交差させることが
行われている。ところが、図６に示すようにビットライ
ンを交差させると、ＳＲＡＭセルとビットラインとの間
（例えば、ＳＲＡＭセル１２１とビットラインＢＬ１
ａ、ＢＬ１ａバーとの間）でデータの反転が生ずるた
め、何らかの対策が必要となる。このようなデータの反
転に対する対策としては、例えば、（ａ）データの反転
が生じないように、ＳＲＡＭセル１２１内の配線を変更
すること、（ｂ）ビットラインの交差の前後で反転する
アドレスと排他的論理和をとってデータの読み出し又は
書き込みを行うこと、等が挙げられる。しかしながら、
いずれの対策も、コストアップを招くこととなる。
【０００９】そこで、上記の点に鑑み、本発明は、接続
するビットラインの数を低減したマルチポートＳＲＡＭ
セルを提供することを目的とする。さらに、本発明は、
そのようなＳＲＡＭセルを有する半導体集積回路を提供
することを目的とする。
するビットラインの数を低減したマルチポートＳＲＡＭ
セルを提供することを目的とする。さらに、本発明は、
そのようなＳＲＡＭセルを有する半導体集積回路を提供
することを目的とする。
【００１０】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係るＳＲＡＭセルは、第１のストアノード
に２つの取り得る状態の内の１つを記憶すると共に、第
２のストアノードに２つの取り得る状態の内の他の１つ
を記憶するマルチポートＳＲＡＭセルであって、入力が
第１のストアノードに、出力が第２のストアノードにそ
れぞれ接続された第１の反転回路と、入力が第２のスト
アノードに、出力が第１のストアノードにそれぞれ接続
された第２の反転回路と、第１のストアノードと第１の
ビットラインとの間にソース〜ドレイン経路が接続さ
れ、第１のワードラインにゲートが接続され、第１のワ
ードライン上の信号に従って、第１のストアノードを第
１のビットラインに接続する第１のトランジスタと、第
１のストアノードと第２のビットラインとの間にソース
〜ドレイン経路が接続され、第２のワードラインにゲー
トが接続され、第２のワードライン上の信号に従って、
第１のストアノードを第２のビットラインに接続する第
２のトランジスタと、第２のストアノードと所定の電位
との間にソース〜ドレイン経路が接続され、１本のリセ
ットラインにゲートが接続され、１本のリセットライン
上の信号に従って、第２のストアノードを所定の電位に
接続する第３のトランジスタとを具備する。
め、本発明に係るＳＲＡＭセルは、第１のストアノード
に２つの取り得る状態の内の１つを記憶すると共に、第
２のストアノードに２つの取り得る状態の内の他の１つ
を記憶するマルチポートＳＲＡＭセルであって、入力が
第１のストアノードに、出力が第２のストアノードにそ
れぞれ接続された第１の反転回路と、入力が第２のスト
アノードに、出力が第１のストアノードにそれぞれ接続
された第２の反転回路と、第１のストアノードと第１の
ビットラインとの間にソース〜ドレイン経路が接続さ
れ、第１のワードラインにゲートが接続され、第１のワ
ードライン上の信号に従って、第１のストアノードを第
１のビットラインに接続する第１のトランジスタと、第
１のストアノードと第２のビットラインとの間にソース
〜ドレイン経路が接続され、第２のワードラインにゲー
トが接続され、第２のワードライン上の信号に従って、
第１のストアノードを第２のビットラインに接続する第
２のトランジスタと、第２のストアノードと所定の電位
との間にソース〜ドレイン経路が接続され、１本のリセ
ットラインにゲートが接続され、１本のリセットライン
上の信号に従って、第２のストアノードを所定の電位に
接続する第３のトランジスタとを具備する。
【００１１】ここで、所定の電位が、接地電位であるこ
ととしても良い。本発明に係るマルチポートＳＲＡＭセ
ルによれば、接続するビットラインの数を減少させるこ
とにより、コストを低減することができる。
ととしても良い。本発明に係るマルチポートＳＲＡＭセ
ルによれば、接続するビットラインの数を減少させるこ
とにより、コストを低減することができる。
【００１２】また、本発明に係る半導体集積回路は、Ｍ
個（Ｍは自然数）の上記ＳＲＡＭセルと、Ｍ個のＳＲＡ
Ｍセルの第１のトランジスタのソース又はドレインに接
続された第１のビットラインと、Ｍ個のＳＲＡＭセルの
第２のトランジスタのソース又はドレインに接続された
第２のビットラインと、第１のビットラインと第２のビ
ットラインとの間に配置され、何れかの電源電位に接続
された電源ラインとをＮ組有する。
個（Ｍは自然数）の上記ＳＲＡＭセルと、Ｍ個のＳＲＡ
Ｍセルの第１のトランジスタのソース又はドレインに接
続された第１のビットラインと、Ｍ個のＳＲＡＭセルの
第２のトランジスタのソース又はドレインに接続された
第２のビットラインと、第１のビットラインと第２のビ
ットラインとの間に配置され、何れかの電源電位に接続
された電源ラインとをＮ組有する。
【００１３】本発明に係る半導体集積回路によれば、ビ
ットライン間のクロストークを低減することにより、読
み出し時の誤動作を防止することができる。
ットライン間のクロストークを低減することにより、読
み出し時の誤動作を防止することができる。
【００１４】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態について説明する。なお、同一の構成要素には
同一の参照番号を付して、説明を省略する。図１は、本
発明の一実施形態に係るＳＲＡＭセルを示す回路図であ
る。本実施形態においては、例としてＣＭＯＳトランジ
スタを使用したＳＲＡＭセルについて説明するが、本発
明はこれに限定されず、ＳＲＡＭセル全般に適用するこ
とができる。
施の形態について説明する。なお、同一の構成要素には
同一の参照番号を付して、説明を省略する。図１は、本
発明の一実施形態に係るＳＲＡＭセルを示す回路図であ
る。本実施形態においては、例としてＣＭＯＳトランジ
スタを使用したＳＲＡＭセルについて説明するが、本発
明はこれに限定されず、ＳＲＡＭセル全般に適用するこ
とができる。
【００１５】図１において、ＳＲＡＭセル１１は、反転
回路ＩＮＶ１、ＩＮＶ２と、ＮチャネルＭＯＳトランジ
スタＱＮ１〜ＱＮ３とを含んでいる。反転回路ＩＮＶ１
は、入力が第１のストアノードＮ１に、出力が第２のス
トアノードＮ２に、それぞれ接続されている。また、反
転回路ＩＮＶ２は、入力が第２のストアノードＮ２に、
出力が第１のストアノードＮ１に、それぞれ接続されて
いる。
回路ＩＮＶ１、ＩＮＶ２と、ＮチャネルＭＯＳトランジ
スタＱＮ１〜ＱＮ３とを含んでいる。反転回路ＩＮＶ１
は、入力が第１のストアノードＮ１に、出力が第２のス
トアノードＮ２に、それぞれ接続されている。また、反
転回路ＩＮＶ２は、入力が第２のストアノードＮ２に、
出力が第１のストアノードＮ１に、それぞれ接続されて
いる。
【００１６】トランジスタＱＮ１のソース〜ドレイン経
路は、第１のストアノードＮ１とビットラインＢＬ１ａ
との間に接続されている。また、トランジスタＱＮ１の
ゲートは、ワードラインＷＬ１ａに接続されている。ト
ランジスタＱＮ２のソース〜ドレイン経路は、第１のス
トアノードＮ１とビットラインＢＬ１ｂとの間に接続さ
れている。また、トランジスタＱＮ２のゲートは、ワー
ドラインＷＬ１ｂに接続されている。トランジスタＱＮ
３のドレインは、第２のストアノードＮ２に接続され、
トランジスタＱＮ３のソースは、低電位側の電源電位Ｖ
SS（本実施形態においては接地電位）に接続されてい
る。また、トランジスタＱＮ３のゲートは、リセットラ
インＲ１１に接続されている。
路は、第１のストアノードＮ１とビットラインＢＬ１ａ
との間に接続されている。また、トランジスタＱＮ１の
ゲートは、ワードラインＷＬ１ａに接続されている。ト
ランジスタＱＮ２のソース〜ドレイン経路は、第１のス
トアノードＮ１とビットラインＢＬ１ｂとの間に接続さ
れている。また、トランジスタＱＮ２のゲートは、ワー
ドラインＷＬ１ｂに接続されている。トランジスタＱＮ
３のドレインは、第２のストアノードＮ２に接続され、
トランジスタＱＮ３のソースは、低電位側の電源電位Ｖ
SS（本実施形態においては接地電位）に接続されてい
る。また、トランジスタＱＮ３のゲートは、リセットラ
インＲ１１に接続されている。
【００１７】このように構成されたＳＲＡＭセル１１に
おいては、第１のストアノードＮ１がハイレベルとなり
第２のストアノードＮ２がローレベルとなる第１の状態
と、第１のストアノードＮ１がローレベルとなり第２の
ストアノードＮ２がハイレベルとなる第２の状態との内
の一方を記憶することができる。即ち、１つのＳＲＡＭ
セルによって１ビット相当の情報を記憶することができ
る。
おいては、第１のストアノードＮ１がハイレベルとなり
第２のストアノードＮ２がローレベルとなる第１の状態
と、第１のストアノードＮ１がローレベルとなり第２の
ストアノードＮ２がハイレベルとなる第２の状態との内
の一方を記憶することができる。即ち、１つのＳＲＡＭ
セルによって１ビット相当の情報を記憶することができ
る。
【００１８】次に、ＳＲＡＭセル１１へのデータの書き
込みについて、図１及び図２を参照しながら説明する。
図２は、ＳＲＡＭセル１１へのデータの書き込みのタイ
ミングを示すタイミングチャートである。ここでは、ビ
ットラインＢＬ１ａ及びトランジスタＱＮ１（Ａポー
ト）を介してのデータの書き込みについて説明する。
込みについて、図１及び図２を参照しながら説明する。
図２は、ＳＲＡＭセル１１へのデータの書き込みのタイ
ミングを示すタイミングチャートである。ここでは、ビ
ットラインＢＬ１ａ及びトランジスタＱＮ１（Ａポー
ト）を介してのデータの書き込みについて説明する。
【００１９】まず、時刻ｔ1において、リセットライン
Ｒ１１上にハイレベルの信号が供給されると、トランジ
スタＱＮ３がオンとなり、ストアノードＮ２はローレベ
ルとされる。従って、ストアノードＮ１は、時刻ｔ1か
ら所定の時間経過後にハイレベルとなる。このように、
ストアノードＮ１、Ｎ２は、第１の状態、第２の状態の
いずれの状態であったとしても、リセットラインＲ１１
上にハイレベルの信号が出力されることにより、第１の
状態にリセットされる。その後、リセットラインＲ１１
上の信号は、ローレベルとなる。
Ｒ１１上にハイレベルの信号が供給されると、トランジ
スタＱＮ３がオンとなり、ストアノードＮ２はローレベ
ルとされる。従って、ストアノードＮ１は、時刻ｔ1か
ら所定の時間経過後にハイレベルとなる。このように、
ストアノードＮ１、Ｎ２は、第１の状態、第２の状態の
いずれの状態であったとしても、リセットラインＲ１１
上にハイレベルの信号が出力されることにより、第１の
状態にリセットされる。その後、リセットラインＲ１１
上の信号は、ローレベルとなる。
【００２０】次に、時刻ｔ2において、ワードラインＷ
Ｌ１ａ上にハイレベルの信号が供給されるとともに、ビ
ットラインＢＬ１ａ上に記憶すべきデータ信号（ハイレ
ベル又はローレベル）が供給される。ワードラインＷＬ
１ａ上にハイレベルの信号が供給されるとトランジスタ
ＱＮ１がオンとなり、ストアノードＮ１はビットライン
ＢＬ１ａ上の信号と同一のレベルとなる。従って、スト
アノードＮ２は、時刻ｔ2から所定の時間経過後に、ス
トアノードＮ１のレベルを反転したレベルとなる。次
に、時刻ｔ3において、ワードラインＷＬ１ａ上の信号
はローレベルとなり、その後、ビットラインＢＬ１ａ上
の信号はハイレベルとなる。このようにして、ＳＲＡＭ
セル１１に情報を記憶させることができる。
Ｌ１ａ上にハイレベルの信号が供給されるとともに、ビ
ットラインＢＬ１ａ上に記憶すべきデータ信号（ハイレ
ベル又はローレベル）が供給される。ワードラインＷＬ
１ａ上にハイレベルの信号が供給されるとトランジスタ
ＱＮ１がオンとなり、ストアノードＮ１はビットライン
ＢＬ１ａ上の信号と同一のレベルとなる。従って、スト
アノードＮ２は、時刻ｔ2から所定の時間経過後に、ス
トアノードＮ１のレベルを反転したレベルとなる。次
に、時刻ｔ3において、ワードラインＷＬ１ａ上の信号
はローレベルとなり、その後、ビットラインＢＬ１ａ上
の信号はハイレベルとなる。このようにして、ＳＲＡＭ
セル１１に情報を記憶させることができる。
【００２１】以上においては、ＳＲＡＭセル１１のＡポ
ートを介してのデータの書き込みについて説明したが、
同様に、ビットラインＢＬ１ｂ及びトランジスタＱＮ２
（Ｂポート）を介してのデータの書き込みを行うことも
できる。さらに、ＳＲＡＭセルに記憶された情報を、Ａ
ポート又はＢポートを介して読み出すことができる。
ートを介してのデータの書き込みについて説明したが、
同様に、ビットラインＢＬ１ｂ及びトランジスタＱＮ２
（Ｂポート）を介してのデータの書き込みを行うことも
できる。さらに、ＳＲＡＭセルに記憶された情報を、Ａ
ポート又はＢポートを介して読み出すことができる。
【００２２】また、本実施形態に係るＳＲＡＭセル１１
においては、ストアノードＮ１に２個のトランジスタＱ
Ｎ１、ＱＮ２を接続することにより、２ポートＳＲＡＭ
セルとしているが、ストアノードＮ１に３個以上のトラ
ンジスタを接続することにより、Ｋポート（Ｋは、３以
上の整数）のＳＲＡＭセルとすることもできる。
においては、ストアノードＮ１に２個のトランジスタＱ
Ｎ１、ＱＮ２を接続することにより、２ポートＳＲＡＭ
セルとしているが、ストアノードＮ１に３個以上のトラ
ンジスタを接続することにより、Ｋポート（Ｋは、３以
上の整数）のＳＲＡＭセルとすることもできる。
【００２３】次に、本発明の一実施形態に係る半導体集
積回路について、図３を参照しながら説明する。図３
は、本実施形態に係る半導体集積回路の一部を示す図で
ある。図３においては、メモリセルアレイを形成する複
数のＳＲＡＭセルの内の６個が図示されている。図３に
示すＳＲＡＭセル１２、１３、２１、２２、及び、２３
の回路構成は、図１に示すＳＲＡＭセル１１の回路構成
と同様である。
積回路について、図３を参照しながら説明する。図３
は、本実施形態に係る半導体集積回路の一部を示す図で
ある。図３においては、メモリセルアレイを形成する複
数のＳＲＡＭセルの内の６個が図示されている。図３に
示すＳＲＡＭセル１２、１３、２１、２２、及び、２３
の回路構成は、図１に示すＳＲＡＭセル１１の回路構成
と同様である。
【００２４】図３に示すように、半導体集積回路１にお
いて、メモリセルアレイの第１行を形成するＳＲＡＭセ
ル１１、１２、１３、・・・は、ワードラインＷＬ１ａ
及びＷＬ１ｂに接続され、メモリセルアレイの第２行を
形成するＳＲＡＭセル２１、２２、２３、・・・は、ワ
ードラインＷＬ２ａ及びＷＬ２ｂに接続されている。ま
た、メモリセルアレイの第１列を形成するＳＲＡＭセル
１１、２１、・・・は、ビットラインＢＬ１ａ及びＢＬ
１ｂに接続され、メモリセルアレイの第２列を形成する
ＳＲＡＭセル１２、２２、・・・は、ビットラインＢＬ
２ａ及びＢＬ２ｂに接続され、メモリセルアレイの第３
列を形成するＳＲＡＭセル１３、２３、・・・は、ビッ
トラインＢＬ３ａ及びＢＬ３ｂに接続されている。
いて、メモリセルアレイの第１行を形成するＳＲＡＭセ
ル１１、１２、１３、・・・は、ワードラインＷＬ１ａ
及びＷＬ１ｂに接続され、メモリセルアレイの第２行を
形成するＳＲＡＭセル２１、２２、２３、・・・は、ワ
ードラインＷＬ２ａ及びＷＬ２ｂに接続されている。ま
た、メモリセルアレイの第１列を形成するＳＲＡＭセル
１１、２１、・・・は、ビットラインＢＬ１ａ及びＢＬ
１ｂに接続され、メモリセルアレイの第２列を形成する
ＳＲＡＭセル１２、２２、・・・は、ビットラインＢＬ
２ａ及びＢＬ２ｂに接続され、メモリセルアレイの第３
列を形成するＳＲＡＭセル１３、２３、・・・は、ビッ
トラインＢＬ３ａ及びＢＬ３ｂに接続されている。
【００２５】本実施形態に係る半導体集積回路１におい
ては、ビットラインＢＬ１ａとビットラインＢＬ１ｂと
の間、ビットラインＢＬ２ａとビットラインＢＬ２ｂと
の間、及び、ビットラインＢＬ３ａとビットラインＢＬ
３ｂとの間に、何れかの電源電位（本実施形態において
は高電位側の電源電位ＶDD）に接続された電源ラインＶ
Ｌ１〜ＶＬ３が配置されている。
ては、ビットラインＢＬ１ａとビットラインＢＬ１ｂと
の間、ビットラインＢＬ２ａとビットラインＢＬ２ｂと
の間、及び、ビットラインＢＬ３ａとビットラインＢＬ
３ｂとの間に、何れかの電源電位（本実施形態において
は高電位側の電源電位ＶDD）に接続された電源ラインＶ
Ｌ１〜ＶＬ３が配置されている。
【００２６】このように、ビットラインＢＬ１ａとビッ
トラインＢＬ１ｂとの間、ビットラインＢＬ２ａとビッ
トラインＢＬ２ｂとの間、及び、ビットラインＢＬ３ａ
とビットラインＢＬ３ｂとの間に電源ラインＶＬ１〜Ｖ
Ｌ３を配置したことにより、ビットラインＢＬ１ａとビ
ットラインＢＬ１ｂとの間、ビットラインＢＬ２ａとビ
ットラインＢＬ２ｂとの間、及び、ビットラインＢＬ３
ａとビットラインＢＬ３ｂとの間のクロストークを低減
することができる。なお、本実施形態においては、電源
ラインＶＬ１〜ＶＬ３が高電位側の電源電位ＶDDに接続
されているが、低電位側の電源電位ＶSS（本実施形態に
おいては接地電位）に接続されることとしても良い。
トラインＢＬ１ｂとの間、ビットラインＢＬ２ａとビッ
トラインＢＬ２ｂとの間、及び、ビットラインＢＬ３ａ
とビットラインＢＬ３ｂとの間に電源ラインＶＬ１〜Ｖ
Ｌ３を配置したことにより、ビットラインＢＬ１ａとビ
ットラインＢＬ１ｂとの間、ビットラインＢＬ２ａとビ
ットラインＢＬ２ｂとの間、及び、ビットラインＢＬ３
ａとビットラインＢＬ３ｂとの間のクロストークを低減
することができる。なお、本実施形態においては、電源
ラインＶＬ１〜ＶＬ３が高電位側の電源電位ＶDDに接続
されているが、低電位側の電源電位ＶSS（本実施形態に
おいては接地電位）に接続されることとしても良い。
【００２７】また、図３に示すように、電源ラインＶＬ
１〜ＶＬ３を配置したことにより、ビットライン同士が
隣接しているのは、ビットラインＢＬ１ｂとビットライ
ンＢＬ２ｂ、及び、ビットラインＢＬ２ａとビットライ
ンＢＬ３ａの２組である。ビットラインＢＬ１ｂとビッ
トラインＢＬ２ｂは、いずれもＳＲＡＭセルのＢポート
に接続されており、ビットラインＢＬ２ａとビットライ
ンＢＬ３ａは、いずれもＳＲＡＭセルのＡポートに接続
されている。
１〜ＶＬ３を配置したことにより、ビットライン同士が
隣接しているのは、ビットラインＢＬ１ｂとビットライ
ンＢＬ２ｂ、及び、ビットラインＢＬ２ａとビットライ
ンＢＬ３ａの２組である。ビットラインＢＬ１ｂとビッ
トラインＢＬ２ｂは、いずれもＳＲＡＭセルのＢポート
に接続されており、ビットラインＢＬ２ａとビットライ
ンＢＬ３ａは、いずれもＳＲＡＭセルのＡポートに接続
されている。
【００２８】このように、同一ポートのビットラインが
隣接するように配置することにより、書き込み動作中の
ビットラインと読み出し動作中のビットラインとが隣接
しないので、読み出し時の誤動作を防止することができ
る。なお、読み出し動作中のビットライン同士が隣接し
ていても、電圧変動が小さいため、クロストークは小さ
く、読み出し時の誤動作を招くことはない。
隣接するように配置することにより、書き込み動作中の
ビットラインと読み出し動作中のビットラインとが隣接
しないので、読み出し時の誤動作を防止することができ
る。なお、読み出し動作中のビットライン同士が隣接し
ていても、電圧変動が小さいため、クロストークは小さ
く、読み出し時の誤動作を招くことはない。
【００２９】このように、本実施形態に係る半導体集積
回路によれば、図６に示すようにビットラインを交差さ
せることなく読み出し時の誤動作を防止できるので、先
に説明したようなコストアップを招く対策を不要とする
ことが可能である。
回路によれば、図６に示すようにビットラインを交差さ
せることなく読み出し時の誤動作を防止できるので、先
に説明したようなコストアップを招く対策を不要とする
ことが可能である。
【００３０】
【発明の効果】以上述べた様に、本発明に係るＳＲＡＭ
セルによれば、接続するビットラインの数を減少させる
ことにより、コストを低減することができる。また、本
発明に係る半導体集積回路によれば、ビットライン間の
クロストークを低減することにより、読み出し時の誤動
作を防止することができる。
セルによれば、接続するビットラインの数を減少させる
ことにより、コストを低減することができる。また、本
発明に係る半導体集積回路によれば、ビットライン間の
クロストークを低減することにより、読み出し時の誤動
作を防止することができる。
【図１】本発明の第１の実施形態に係るＳＲＡＭセルを
示す回路図である。
示す回路図である。
【図２】図１のＳＲＡＭセルへのデータ書き込みのタイ
ミングを示すタイミングチャートである。
ミングを示すタイミングチャートである。
【図３】本発明の一実施形態に係る半導体集積回路の一
部を示す図である。
部を示す図である。
【図４】従来のＳＲＡＭセルを示す回路図である。
【図５】従来の半導体集積回路の一部を示す図である。
【図６】従来の半導体集積回路の一部を示す図である。
１〜３ 半導体集積回路 １１、１２、・・・、２１、２２、・・・ ＳＲＡＭセ
ル Ｎ１〜Ｎ１２ ストアノード ＱＮ１〜ＱＮ１４ ＮチャネルＭＯＳトランジスタ ＩＮＶ１〜ＩＮＶ１２ 反転回路 ＷＬ１ａ〜ＷＬ３ｂバー ワードライン ＢＬ１ａ〜ＢＬ３ｂ ビットライン Ｒ１１、Ｒ１２、・・・、Ｒ２１、Ｒ２２、・・・ リ
セットライン ＶＬ１〜ＶＬ３ 電源ライン
ル Ｎ１〜Ｎ１２ ストアノード ＱＮ１〜ＱＮ１４ ＮチャネルＭＯＳトランジスタ ＩＮＶ１〜ＩＮＶ１２ 反転回路 ＷＬ１ａ〜ＷＬ３ｂバー ワードライン ＢＬ１ａ〜ＢＬ３ｂ ビットライン Ｒ１１、Ｒ１２、・・・、Ｒ２１、Ｒ２２、・・・ リ
セットライン ＶＬ１〜ＶＬ３ 電源ライン
Claims (3)
- 【請求項１】 第１のストアノードに２つの取り得る状
態の内の１つを記憶すると共に、第２のストアノードに
２つの取り得る状態の内の他の１つを記憶するマルチポ
ートＳＲＡＭセルであって、 入力が第１のストアノードに、出力が第２のストアノー
ドにそれぞれ接続された第１の反転回路と、 入力が第２のストアノードに、出力が第１のストアノー
ドにそれぞれ接続された第２の反転回路と、 第１のストアノードと第１のビットラインとの間にソー
ス〜ドレイン経路が接続され、第１のワードラインにゲ
ートが接続され、前記第１のワードライン上の信号に従
って、第１のストアノードを前記第１のビットラインに
接続する第１のトランジスタと、 第１のストアノードと第２のビットラインとの間にソー
ス〜ドレイン経路が接続され、第２のワードラインにゲ
ートが接続され、前記第２のワードライン上の信号に従
って、第１のストアノードを前記第２のビットラインに
接続する第２のトランジスタと、 第２のストアノードと所定の電位との間にソース〜ドレ
イン経路が接続され、１本のリセットラインにゲートが
接続され、前記１本のリセットライン上の信号に従っ
て、第２のストアノードを前記所定の電位に接続する第
３のトランジスタと、を具備するマルチポートＳＲＡＭ
セル。 - 【請求項２】 前記所定の電位が、接地電位であること
を特徴とする請求項１記載のマルチポートＳＲＡＭセ
ル。 - 【請求項３】 請求項１又は２記載のＭ個（Ｍは自然
数）のＳＲＡＭセルと、 前記Ｍ個のＳＲＡＭセルの第１のトランジスタのソース
又はドレインに接続された第１のビットラインと、 前記Ｍ個のＳＲＡＭセルの第２のトランジスタのソース
又はドレインに接続された第２のビットラインと、 前記第１のビットラインと前記第２のビットラインとの
間に配置され、何れかの電源電位に接続された電源ライ
ンと、をＮ組有する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001140635A JP2002334581A (ja) | 2001-05-10 | 2001-05-10 | マルチポートｓｒａｍセル及びそれを有する半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001140635A JP2002334581A (ja) | 2001-05-10 | 2001-05-10 | マルチポートｓｒａｍセル及びそれを有する半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002334581A true JP2002334581A (ja) | 2002-11-22 |
Family
ID=18987212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001140635A Pending JP2002334581A (ja) | 2001-05-10 | 2001-05-10 | マルチポートｓｒａｍセル及びそれを有する半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002334581A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013032010A (ja) * | 2007-02-19 | 2013-02-14 | Oki Data Corp | 駆動回路、ドライバｉｃチップ、駆動装置、プリントヘッド、画像形成装置、表示装置及び制御方法 |
-
2001
- 2001-05-10 JP JP2001140635A patent/JP2002334581A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013032010A (ja) * | 2007-02-19 | 2013-02-14 | Oki Data Corp | 駆動回路、ドライバｉｃチップ、駆動装置、プリントヘッド、画像形成装置、表示装置及び制御方法 |
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