JP3106686B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に検査時間の短縮に有効なテスト回路を搭載した半導
体記憶装置に関するものである。
特に検査時間の短縮に有効なテスト回路を搭載した半導
体記憶装置に関するものである。
【０００２】
【従来の技術】半導体製造技術の進歩にともなって、１
チップに集積可能な素子数は飛躍的に増加しており、ダ
イナミック・ランダム・アクセス・メモリ（以下ＤＲＡ
Ｍと記す）における１チップでの記憶容量は１６〜６４
メガビット、スタティク・ランダム・アクセス・メモリ
（以下ＳＲＡＭと記す）における１チップでの記憶容量
は４〜１６メガビットにも達している。今後の半導体製
造技術のより一層の進歩を考えれば、１チップでの記憶
容量増加はさらに加速していくことが推測できる。ＤＲ
ＡＭやＳＲＡＭを用いたシステムを構成する場合に、１
チップでの記憶容量増加は使用する部品点数を削減する
ことになり、非常に有用である。しかしながら、大容量
の半導体記憶装置を実現する場合、パッケージサイズ、
ピン数、消費電力等の制限から、外部とのＩ／Ｏデータ
ビット幅は記憶容量の増加に見合うほど多くはなってい
ない。１６メガビットの半導体記憶装置の場合、現在実
現されているのは１ビット、４ビット、８ビット等であ
る。このことは、半導体記憶装置製造における検査時間
の増加を招いている。１ビットデータＩ／Ｏの１６メガ
ビットの半導体記憶装置の場合、１回のアクセスで書き
込みまたは読出しできるメモリセルは１ビットである。
したがって、すべてのメモリセルに対して書き込みある
いは読出しを行うには１６００万回のアクセスを必要と
する。すべてのメモリセルに対する『０』と『１』の書
き込みと読出しを検査するだけで、１６００万回×４の
アクセス回数が必要となり、検査時間が膨大となる。
チップに集積可能な素子数は飛躍的に増加しており、ダ
イナミック・ランダム・アクセス・メモリ（以下ＤＲＡ
Ｍと記す）における１チップでの記憶容量は１６〜６４
メガビット、スタティク・ランダム・アクセス・メモリ
（以下ＳＲＡＭと記す）における１チップでの記憶容量
は４〜１６メガビットにも達している。今後の半導体製
造技術のより一層の進歩を考えれば、１チップでの記憶
容量増加はさらに加速していくことが推測できる。ＤＲ
ＡＭやＳＲＡＭを用いたシステムを構成する場合に、１
チップでの記憶容量増加は使用する部品点数を削減する
ことになり、非常に有用である。しかしながら、大容量
の半導体記憶装置を実現する場合、パッケージサイズ、
ピン数、消費電力等の制限から、外部とのＩ／Ｏデータ
ビット幅は記憶容量の増加に見合うほど多くはなってい
ない。１６メガビットの半導体記憶装置の場合、現在実
現されているのは１ビット、４ビット、８ビット等であ
る。このことは、半導体記憶装置製造における検査時間
の増加を招いている。１ビットデータＩ／Ｏの１６メガ
ビットの半導体記憶装置の場合、１回のアクセスで書き
込みまたは読出しできるメモリセルは１ビットである。
したがって、すべてのメモリセルに対して書き込みある
いは読出しを行うには１６００万回のアクセスを必要と
する。すべてのメモリセルに対する『０』と『１』の書
き込みと読出しを検査するだけで、１６００万回×４の
アクセス回数が必要となり、検査時間が膨大となる。
【０００３】このような検査時間の増加に対して従来
は、外部Ｉ／Ｏデータビット幅に比べチップ内部のデー
タバスのビット幅を広くし、外部から与えるデータをチ
ップ内部で広いビット幅のデータに展開することによ
り、１回のアクセスで書き込みまたは読出しできるメモ
リセルのビット数を増やしている。さらに、書き込んだ
データと読みだしたデータが等しいかどうかを内部で比
較し、比較結果を出力することにより、検査時間の短縮
を図っていた。
は、外部Ｉ／Ｏデータビット幅に比べチップ内部のデー
タバスのビット幅を広くし、外部から与えるデータをチ
ップ内部で広いビット幅のデータに展開することによ
り、１回のアクセスで書き込みまたは読出しできるメモ
リセルのビット数を増やしている。さらに、書き込んだ
データと読みだしたデータが等しいかどうかを内部で比
較し、比較結果を出力することにより、検査時間の短縮
を図っていた。
【０００４】デュアルポ−トメモリ（ビデオメモリとも
言う。以下ＶＲＡＭと記す）はランダム・アクセス・メ
モリ（以下ＲＡＭと記す）とシリアル・アクセス・メモ
リ（以下ＳＡＭと記す）を有し、ランダムアクセスポー
トとシリアルアクセスポートを備えた構成である。ＶＲ
ＡＭにおける１チップでのＲＡＭ部の記憶容量は１〜４
メガビットに達しており、ＤＲＡＭやＳＲＡＭ同様検査
時間の増大が問題となっているが、ＲＡＭ部の検査に関
してはＤＲＡＭやＳＲＡＭと同様の手法でランダムアク
セスポートを用いて行っている。
言う。以下ＶＲＡＭと記す）はランダム・アクセス・メ
モリ（以下ＲＡＭと記す）とシリアル・アクセス・メモ
リ（以下ＳＡＭと記す）を有し、ランダムアクセスポー
トとシリアルアクセスポートを備えた構成である。ＶＲ
ＡＭにおける１チップでのＲＡＭ部の記憶容量は１〜４
メガビットに達しており、ＤＲＡＭやＳＲＡＭ同様検査
時間の増大が問題となっているが、ＲＡＭ部の検査に関
してはＤＲＡＭやＳＲＡＭと同様の手法でランダムアク
セスポートを用いて行っている。
【０００５】図２に従来のＤＲＡＭにおける折り返しビ
ット線方式を用いたメモリセルアレイ部構成例を示す。
図において、１はメモリセル（ＭＣ）が格子状に配置さ
れたメモリセルアレイであり、任意の一本のワードライ
ン（ＷＬ０〜ＷＬｎ）を駆動することにより、任意の一
行のメモリセル（ＭＣ）が選択される。差動のビットラ
イン（ＢＬ０、／ＢＬ０〜ＢＬｍ、／ＢＬｍ）に接続さ
れたセンスアンプ２により、選択された任意の一行のメ
モリセル（ＭＣ）の記憶データを増幅する。折り返しビ
ット線方式を採用する場合には、正相のビットライン
（ＢＬ０〜ＢＬｍ）に接続されたメモリセル（ＭＣ）に
は外部より与える書き込みデータと同相のデータが、逆
相のビットライン（／ＢＬ０〜／ＢＬｍ）に接続された
メモリセル（ＭＣ）には外部より与える書き込みデータ
と逆相のデータが書き込まれる。カラム選択ゲート３は
内部データバス４のビット幅と同じビット数のデータを
センスアンプ２の出力から選択し、内部データバス４へ
出力する。従来のＳＲＡＭにおいても図２と同様、メモ
リセルが接続された差動のビットラインから相補型デー
タが出力され、センスアンプ２で増幅された信号がカラ
ム選択ゲート３を介して拡張された内部データバス４に
接続される。ここで、内部データバス４は前述のよう
に、検査時間の短縮を図るために、外部Ｉ／Ｏデータビ
ット幅に比べビット幅が広げられたチップ内部のデータ
バスであり、検査時には内部データバス４のビット幅で
メモリセルアレイ１への書き込みと読出しを行い、時間
の短縮を図っている。
ット線方式を用いたメモリセルアレイ部構成例を示す。
図において、１はメモリセル（ＭＣ）が格子状に配置さ
れたメモリセルアレイであり、任意の一本のワードライ
ン（ＷＬ０〜ＷＬｎ）を駆動することにより、任意の一
行のメモリセル（ＭＣ）が選択される。差動のビットラ
イン（ＢＬ０、／ＢＬ０〜ＢＬｍ、／ＢＬｍ）に接続さ
れたセンスアンプ２により、選択された任意の一行のメ
モリセル（ＭＣ）の記憶データを増幅する。折り返しビ
ット線方式を採用する場合には、正相のビットライン
（ＢＬ０〜ＢＬｍ）に接続されたメモリセル（ＭＣ）に
は外部より与える書き込みデータと同相のデータが、逆
相のビットライン（／ＢＬ０〜／ＢＬｍ）に接続された
メモリセル（ＭＣ）には外部より与える書き込みデータ
と逆相のデータが書き込まれる。カラム選択ゲート３は
内部データバス４のビット幅と同じビット数のデータを
センスアンプ２の出力から選択し、内部データバス４へ
出力する。従来のＳＲＡＭにおいても図２と同様、メモ
リセルが接続された差動のビットラインから相補型デー
タが出力され、センスアンプ２で増幅された信号がカラ
ム選択ゲート３を介して拡張された内部データバス４に
接続される。ここで、内部データバス４は前述のよう
に、検査時間の短縮を図るために、外部Ｉ／Ｏデータビ
ット幅に比べビット幅が広げられたチップ内部のデータ
バスであり、検査時には内部データバス４のビット幅で
メモリセルアレイ１への書き込みと読出しを行い、時間
の短縮を図っている。
【０００６】図７は従来のＶＲＡＭの構成を示すもので
あり、ＶＲＡＭ１００はランダムアクセスメモリ（ＲＡ
Ｍ）１０１とシリアルアクセスメモリ（ＳＡＭ）１０２
で構成されており、ＳＡＭ１０２はＲＡＭ１０１から任
意の１行のデ−タが転送され（リ−ド転送）、シリアル
クロック１０６によりシリアルデ−タ入出力端子１０５
へ連続的に出力するとともに、シリアルクロック１０６
によりシリアルデ−タ入出力端子１０５からのデ−タを
連続的に取り込み、ＲＡＭ１０１の任意の１行へデ−タ
を転送する（ライト転送）ためのものである。１０７は
ＲＡＭ１０１に対するアドレス入力端子、１０３はＲＡ
Ｍ１０１に対する読みだし書き込みデ−タを与えるラン
ダムデ−タ入出力端子、１０４はＶＲＡＭ１００の動作
を制御するための制御信号を与える制御信号入力端子で
ある。ここでＲＡＭ１０１のメモリアレイ部は図２に示
す構成と同一であり、各ビットライン（ＢＬ０、／ＢＬ
０〜ＢＬｍ、／ＢＬｍ）がＳＡＭ１０２に接続されてい
る。ＲＡＭ１０１の検査においては、図２での説明と同
様に、ランダムデ−タ入出力端子１０３から書き込みお
よび読みだしを行っており、検査時間を短縮するために
は図２での説明と同様に内部データバスを外部Ｉ／Ｏデ
ータビット幅に比べ大きくし、内部データバスのビット
幅でメモリセルアレイへの書き込みと読出しを行ってい
る。
あり、ＶＲＡＭ１００はランダムアクセスメモリ（ＲＡ
Ｍ）１０１とシリアルアクセスメモリ（ＳＡＭ）１０２
で構成されており、ＳＡＭ１０２はＲＡＭ１０１から任
意の１行のデ−タが転送され（リ−ド転送）、シリアル
クロック１０６によりシリアルデ−タ入出力端子１０５
へ連続的に出力するとともに、シリアルクロック１０６
によりシリアルデ−タ入出力端子１０５からのデ−タを
連続的に取り込み、ＲＡＭ１０１の任意の１行へデ−タ
を転送する（ライト転送）ためのものである。１０７は
ＲＡＭ１０１に対するアドレス入力端子、１０３はＲＡ
Ｍ１０１に対する読みだし書き込みデ−タを与えるラン
ダムデ−タ入出力端子、１０４はＶＲＡＭ１００の動作
を制御するための制御信号を与える制御信号入力端子で
ある。ここでＲＡＭ１０１のメモリアレイ部は図２に示
す構成と同一であり、各ビットライン（ＢＬ０、／ＢＬ
０〜ＢＬｍ、／ＢＬｍ）がＳＡＭ１０２に接続されてい
る。ＲＡＭ１０１の検査においては、図２での説明と同
様に、ランダムデ−タ入出力端子１０３から書き込みお
よび読みだしを行っており、検査時間を短縮するために
は図２での説明と同様に内部データバスを外部Ｉ／Ｏデ
ータビット幅に比べ大きくし、内部データバスのビット
幅でメモリセルアレイへの書き込みと読出しを行ってい
る。
【０００７】
【発明が解決しようとする課題】上述したように、従来
の半導体記憶装置においては、チップ内部のデータバス
幅を広くし、１回のアクセスでのメモリセルアレイに対
する書き込みと読出しのビット幅を大きくすることによ
り検査時間の短縮を図っており、この内部データバス幅
としては１６ビット程度のものが用いられている。内部
データバスは高速化のため差動形式の信号を用いてお
り、ビット幅が１６の場合には、３２本の配線が必要と
なる。内部データバスの幅を大きくすることはチップ上
でのデータバスが占める面積の割合が多くなり、チップ
サイズの増大の要因となるとともに、チップサイズの増
大は、配線抵抗、配線容量による性能低下の原因とな
る。したがって、今後さらに大容量化へと向かう半導体
記憶装置の検査時間の短縮において、内部データバス幅
の増加で対応することは困難となってくる。
の半導体記憶装置においては、チップ内部のデータバス
幅を広くし、１回のアクセスでのメモリセルアレイに対
する書き込みと読出しのビット幅を大きくすることによ
り検査時間の短縮を図っており、この内部データバス幅
としては１６ビット程度のものが用いられている。内部
データバスは高速化のため差動形式の信号を用いてお
り、ビット幅が１６の場合には、３２本の配線が必要と
なる。内部データバスの幅を大きくすることはチップ上
でのデータバスが占める面積の割合が多くなり、チップ
サイズの増大の要因となるとともに、チップサイズの増
大は、配線抵抗、配線容量による性能低下の原因とな
る。したがって、今後さらに大容量化へと向かう半導体
記憶装置の検査時間の短縮において、内部データバス幅
の増加で対応することは困難となってくる。
【０００８】本発明は、上記の課題に鑑みてなされ、簡
単なテスト回路を搭載することにより検査時間を大幅に
短縮することができる半導体記憶装置を提供することを
目的とする。
単なテスト回路を搭載することにより検査時間を大幅に
短縮することができる半導体記憶装置を提供することを
目的とする。
【０００９】
【課題を解決するための手段】本発明は上記課題を解決
するため、第１の手段として、格子状に配置されたメモ
リセルから成るメモリセルアレイを備え、前記メモリセ
ルアレイからのデータ読みだし時にワードラインにより
行単位で選択される複数のメモリセルと、該行単位で選
択される複数のメモリセルが接続されるビット線に接続
され、前記ビット線の電位を増幅する１ワード線に接続
されるメモリセルと同数の相補出力を有するセンスアン
プと、入力アドレスに応じて前記１ワード線に接続され
るメモリセルと同数のセンスアンプに接続され、該セン
スアンプをデータバスに選択的に接続するカラム選択ゲ
ートとを備えた半導体記憶装置において、ドレインが共
通接続され、前記センスアンプの正相出力と前記カラム
選択との接続点にゲートが接続される第１のトランジス
タ群と、 ドレインが共通接続され、前記センスアンプの
逆相出力と前記カラム選択との接続点にゲートが接続さ
れる第２のトランジスタ群と、 前記第１のトランジスタ
群の共通ドレインに接続される第１の負荷トランジスタ
と 前記第２のトランジスタ群の共通ドレインに接続され
る第２の負荷トランジスタとを備えた構成とするもので
ある。
するため、第１の手段として、格子状に配置されたメモ
リセルから成るメモリセルアレイを備え、前記メモリセ
ルアレイからのデータ読みだし時にワードラインにより
行単位で選択される複数のメモリセルと、該行単位で選
択される複数のメモリセルが接続されるビット線に接続
され、前記ビット線の電位を増幅する１ワード線に接続
されるメモリセルと同数の相補出力を有するセンスアン
プと、入力アドレスに応じて前記１ワード線に接続され
るメモリセルと同数のセンスアンプに接続され、該セン
スアンプをデータバスに選択的に接続するカラム選択ゲ
ートとを備えた半導体記憶装置において、ドレインが共
通接続され、前記センスアンプの正相出力と前記カラム
選択との接続点にゲートが接続される第１のトランジス
タ群と、 ドレインが共通接続され、前記センスアンプの
逆相出力と前記カラム選択との接続点にゲートが接続さ
れる第２のトランジスタ群と、 前記第１のトランジスタ
群の共通ドレインに接続される第１の負荷トランジスタ
と 前記第２のトランジスタ群の共通ドレインに接続され
る第２の負荷トランジスタとを備えた構成とするもので
ある。
【００１０】第２の手段として、格子状に配置されたメ
モリセルから成るメモリセルアレイを備え、前記メモリ
セルアレイからのデータ読みだし時にワードラインによ
り行単位で選択される複数のメモリセルと、該行単位で
選択される複数のメモリセルが接続されるビット線に接
続され、前記ビット線の電位を増幅する１ワード線に接
続されるメモリセルと同数の相補出力を有するセンスア
ンプと、入力アドレスに応じて前記１ワード線に接続さ
れるメモリセルと同数のセンスアンプに接続され、該セ
ンスアンプをデータバスに選択的に接続するカラム選択
ゲートとを備えた半導体記憶装置において、奇数番目の
トランジスタのドレインが第１の共通ドレイン線に接続
されるとともに、偶数番目のトランジスタのドレインが
第２の共通ドレイン線に接続され、前記センスアンプの
正相の出力と前記カラム選択との接続点にゲートが接続
される第１のトランジスタ群と、 奇数番目のトランジス
タのドレインが前記第２の共通ドレイン線に接続される
とともに、偶数番目のトランジスタのドレインが前記第
１の共通ドレイン線に接続され、前記センスアンプの逆
相の出力と前記カラム選択との接続点にゲートが接続さ
れる第２のトランジスタ群と、 前記第１の共通ドレイン
線に接続される第１の負荷トランジスタと、 前記第２の
共通ドレイン線に接続される第２の負荷トランジスタと
を備えた構成とするものである。
モリセルから成るメモリセルアレイを備え、前記メモリ
セルアレイからのデータ読みだし時にワードラインによ
り行単位で選択される複数のメモリセルと、該行単位で
選択される複数のメモリセルが接続されるビット線に接
続され、前記ビット線の電位を増幅する１ワード線に接
続されるメモリセルと同数の相補出力を有するセンスア
ンプと、入力アドレスに応じて前記１ワード線に接続さ
れるメモリセルと同数のセンスアンプに接続され、該セ
ンスアンプをデータバスに選択的に接続するカラム選択
ゲートとを備えた半導体記憶装置において、奇数番目の
トランジスタのドレインが第１の共通ドレイン線に接続
されるとともに、偶数番目のトランジスタのドレインが
第２の共通ドレイン線に接続され、前記センスアンプの
正相の出力と前記カラム選択との接続点にゲートが接続
される第１のトランジスタ群と、 奇数番目のトランジス
タのドレインが前記第２の共通ドレイン線に接続される
とともに、偶数番目のトランジスタのドレインが前記第
１の共通ドレイン線に接続され、前記センスアンプの逆
相の出力と前記カラム選択との接続点にゲートが接続さ
れる第２のトランジスタ群と、 前記第１の共通ドレイン
線に接続される第１の負荷トランジスタと、 前記第２の
共通ドレイン線に接続される第２の負荷トランジスタと
を備えた構成とするものである。
【００１１】第３の手段として、格子状に配置されたメ
モリセルから成るメモリセルアレイを備え、前記メモリ
セルアレイからのデータ読みだし時にワードラインによ
り行単位で選択される複数のメモリセルと、該行単位で
選択される複数のメモリセルが接続されるビット線に接
続され、前記ビット線の電位を増幅する１ワード線に接
続されるメモリセルと同数の相補出力を有するセンスア
ンプと、入力アドレスに応じて前記１ワード線に接続さ
れるメモリセルと同数のセンスアンプに接続され、該セ
ンスアンプをデータバスに選択的に接続するカラム選択
ゲートとを備えた半導体記憶装置において、奇数番目の
トランジスタのドレインが第１の共通ドレイン線に接続
されるとともに、偶数番目のトランジスタのドレインが
第２の共通ドレイン線に接続され、前記センスアンプの
正相の出力と前記カラム選択との接続点にゲートが接続
される第１のトランジスタ群と、 奇数番目のトランジス
タのドレインが前記第３の共通ドレイン線に接続される
とともに、偶数番目のトランジスタのドレインが前記第
４の共通ドレイン線に接続され、前記センスアンプの逆
相の出力と前記カラム選択との接続点にゲートが接続さ
れる第２のトランジスタ群と、 前記第１の共通ドレイン
線に接続される第１の負荷トランジスタと、 前記第２の
共通ドレイン線に接続される第２の負荷トランジスタ
と、 前記第３の共通ドレイン線に接続される第３の負荷
トランジスタと、 前記第４の共通ドレイン線に接続され
る第４の負荷トランジスタと、 前記第１、第２、第３お
よび第４の共通ドレイン線の論理レベルの組み合わせる
ための複数の論理回路と、 前記複数の論理回路の出力を
選択的に出力するための選択回路とを備えた構成とする
ものである。
モリセルから成るメモリセルアレイを備え、前記メモリ
セルアレイからのデータ読みだし時にワードラインによ
り行単位で選択される複数のメモリセルと、該行単位で
選択される複数のメモリセルが接続されるビット線に接
続され、前記ビット線の電位を増幅する１ワード線に接
続されるメモリセルと同数の相補出力を有するセンスア
ンプと、入力アドレスに応じて前記１ワード線に接続さ
れるメモリセルと同数のセンスアンプに接続され、該セ
ンスアンプをデータバスに選択的に接続するカラム選択
ゲートとを備えた半導体記憶装置において、奇数番目の
トランジスタのドレインが第１の共通ドレイン線に接続
されるとともに、偶数番目のトランジスタのドレインが
第２の共通ドレイン線に接続され、前記センスアンプの
正相の出力と前記カラム選択との接続点にゲートが接続
される第１のトランジスタ群と、 奇数番目のトランジス
タのドレインが前記第３の共通ドレイン線に接続される
とともに、偶数番目のトランジスタのドレインが前記第
４の共通ドレイン線に接続され、前記センスアンプの逆
相の出力と前記カラム選択との接続点にゲートが接続さ
れる第２のトランジスタ群と、 前記第１の共通ドレイン
線に接続される第１の負荷トランジスタと、 前記第２の
共通ドレイン線に接続される第２の負荷トランジスタ
と、 前記第３の共通ドレイン線に接続される第３の負荷
トランジスタと、 前記第４の共通ドレイン線に接続され
る第４の負荷トランジスタと、 前記第１、第２、第３お
よび第４の共通ドレイン線の論理レベルの組み合わせる
ための複数の論理回路と、 前記複数の論理回路の出力を
選択的に出力するための選択回路とを備えた構成とする
ものである。
【００１２】第４の手段として、格子状に配置されたメ
モリセルから成るメモリセルアレイを備えたランダムア
クセスメモリとシリアルアクセスメモリを有する半導体
記憶装置において、シリアルデ−タレジスタと、前記シ
リアルアクセスメモリの出力と前記シリアルデ−タレジ
スタの出力を比較する比較器と、前記シリアルアクセス
メモリの出力と前記比較器の出力を切り替えてシリアル
デ−タ入出力端子へ接続する切り換え回路を備えた構成
とするものである。
モリセルから成るメモリセルアレイを備えたランダムア
クセスメモリとシリアルアクセスメモリを有する半導体
記憶装置において、シリアルデ−タレジスタと、前記シ
リアルアクセスメモリの出力と前記シリアルデ−タレジ
スタの出力を比較する比較器と、前記シリアルアクセス
メモリの出力と前記比較器の出力を切り替えてシリアル
デ−タ入出力端子へ接続する切り換え回路を備えた構成
とするものである。
【００１３】第５の手段として、格子状に配置されたメ
モリセルから成るメモリセルアレイを備えたランダムア
クセスメモリとシリアルアクセスメモリを有する半導体
記憶装置において、前記シリアルアクセスメモリの出力
と前記ランダムアクセスメモリの出力の一致を検出する
一致検出回路と、前記一致検出回路の検出結果を出力す
る手段を備えた構成とするものである。
モリセルから成るメモリセルアレイを備えたランダムア
クセスメモリとシリアルアクセスメモリを有する半導体
記憶装置において、前記シリアルアクセスメモリの出力
と前記ランダムアクセスメモリの出力の一致を検出する
一致検出回路と、前記一致検出回路の検出結果を出力す
る手段を備えた構成とするものである。
【００１４】第６の手段として、格子状に配置されたメ
モリセルから成るメモリセルアレイを備え、前記メモリ
セルアレイからのデータ読みだし時にワードラインによ
り行単位で選択される複数のメモリセルと、該行単位で
選択される複数のメモリセルが接続されるビット線に接
続され、前記ビット線の電位を増幅する１ワード線に接
続されるメモリセルと同数の相補出力を有するセンスア
ンプと、入力アドレスに応じて前記１ワード線に接続さ
れるメモリセルと同数のセンスアンプに接続され、該セ
ンスアンプをデータバスに選択的に接続するカラム選択
ゲートを備えたランダムアクセスメモリとシリアルアク
セスメモリを有する半導体記憶装置において、前記シリ
アルアクセスメモリにテストデータを入力する手段と、
シリアルアクセスメモリから前記ランダムアクセスメモ
リへテストデータを転送する手段と、奇数番目のトラン
ジスタのドレインが第１の共通ドレイン線に接続される
とともに、偶数番目のトランジスタのドレインが第２の
共通ドレイン線に接続され、前記センスアンプの正相の
出力と前記カラム選択との接続点にゲートが接続される
第１のトランジスタ群と、 奇数番目のトランジスタのド
レインが前記第２の共通ドレイン線に接続されるととも
に、偶数番目のトランジスタのドレインが前記第１の共
通ドレイン線に接続され、前記センスアンプの逆相の出
力と前記カラム選択との接続点にゲートが接続される第
２のトランジスタ群と、 前記第１の共通ドレイン線に接
続される第１の負荷トランジスタと、 前記第２の共通ド
レイン線に接続される第２の負荷トランジスタとを備え
た構成とするものである。
モリセルから成るメモリセルアレイを備え、前記メモリ
セルアレイからのデータ読みだし時にワードラインによ
り行単位で選択される複数のメモリセルと、該行単位で
選択される複数のメモリセルが接続されるビット線に接
続され、前記ビット線の電位を増幅する１ワード線に接
続されるメモリセルと同数の相補出力を有するセンスア
ンプと、入力アドレスに応じて前記１ワード線に接続さ
れるメモリセルと同数のセンスアンプに接続され、該セ
ンスアンプをデータバスに選択的に接続するカラム選択
ゲートを備えたランダムアクセスメモリとシリアルアク
セスメモリを有する半導体記憶装置において、前記シリ
アルアクセスメモリにテストデータを入力する手段と、
シリアルアクセスメモリから前記ランダムアクセスメモ
リへテストデータを転送する手段と、奇数番目のトラン
ジスタのドレインが第１の共通ドレイン線に接続される
とともに、偶数番目のトランジスタのドレインが第２の
共通ドレイン線に接続され、前記センスアンプの正相の
出力と前記カラム選択との接続点にゲートが接続される
第１のトランジスタ群と、 奇数番目のトランジスタのド
レインが前記第２の共通ドレイン線に接続されるととも
に、偶数番目のトランジスタのドレインが前記第１の共
通ドレイン線に接続され、前記センスアンプの逆相の出
力と前記カラム選択との接続点にゲートが接続される第
２のトランジスタ群と、 前記第１の共通ドレイン線に接
続される第１の負荷トランジスタと、 前記第２の共通ド
レイン線に接続される第２の負荷トランジスタとを備え
た構成とするものである。
【００１５】
【作用】本発明は、上記第１〜第３の手段の構成とする
ことにより、一回のメモリセルアレイへのアクセスで１
ワード線に接続されたメモリセルすべての読み出しが行
なわれる、ＤＲＡＭ等で用いられているメモリ構成にお
いて１ワード線に接続されたメモリセルの読み出しデー
タが正しいかどうかのテストを１度に行うことができ
る。
ことにより、一回のメモリセルアレイへのアクセスで１
ワード線に接続されたメモリセルすべての読み出しが行
なわれる、ＤＲＡＭ等で用いられているメモリ構成にお
いて１ワード線に接続されたメモリセルの読み出しデー
タが正しいかどうかのテストを１度に行うことができ
る。
【００１６】また、本発明は上記第４〜第６の手段の構
成とすることにより、ビデオメモリにおいては、ランダ
ムアクセスメモリへの検査パタ−ン書き込みにおいて、
任意の検査パタ−ンでの１行分のメモリセルへの書き込
みが１回のアクセスで行うことができるとともに、メモ
リセルの検査結果がシリアルクロックにより連続的に出
力することができる。さらに、ランダムアクセスメモリ
の各行が任意の検査パタ−ンであることおよび、ランダ
ムアクセスメモリの任意の行が任意の検査パタ−ンであ
ることを１回のアクセスで検査することができるので半
導体記憶装置の検査時間を大幅に短縮することができ
る。
成とすることにより、ビデオメモリにおいては、ランダ
ムアクセスメモリへの検査パタ−ン書き込みにおいて、
任意の検査パタ−ンでの１行分のメモリセルへの書き込
みが１回のアクセスで行うことができるとともに、メモ
リセルの検査結果がシリアルクロックにより連続的に出
力することができる。さらに、ランダムアクセスメモリ
の各行が任意の検査パタ−ンであることおよび、ランダ
ムアクセスメモリの任意の行が任意の検査パタ−ンであ
ることを１回のアクセスで検査することができるので半
導体記憶装置の検査時間を大幅に短縮することができ
る。
【００１７】
（実施例１）図１に本発明の半導体記憶装置のＤＲＡＭ
におけるメモリセルアレイ部の構成例を示す。図では折
り返しビット線方式の構成例を示している。図におい
て、１はメモリセル（ＭＣ）が格子状に配置されたメモ
リセルアレイであり、任意の一本のワードライン（ＷＬ
０〜ＷＬｎ）を駆動することにより、任意の一行のメモ
リセル（ＭＣ）が選択される。差動のビットライン（Ｂ
Ｌ０、／ＢＬ０〜ＢＬｍ、／ＢＬｍ）に接続されたセン
スアンプ２により、選択された任意の一行のメモリセル
（ＭＣ）の記憶データを増幅する。カラム選択ゲート３
は内部データバス４のビット幅と同じビット数のデータ
をセンスアンプ２の出力から選択し、内部データバス４
へ出力する。
におけるメモリセルアレイ部の構成例を示す。図では折
り返しビット線方式の構成例を示している。図におい
て、１はメモリセル（ＭＣ）が格子状に配置されたメモ
リセルアレイであり、任意の一本のワードライン（ＷＬ
０〜ＷＬｎ）を駆動することにより、任意の一行のメモ
リセル（ＭＣ）が選択される。差動のビットライン（Ｂ
Ｌ０、／ＢＬ０〜ＢＬｍ、／ＢＬｍ）に接続されたセン
スアンプ２により、選択された任意の一行のメモリセル
（ＭＣ）の記憶データを増幅する。カラム選択ゲート３
は内部データバス４のビット幅と同じビット数のデータ
をセンスアンプ２の出力から選択し、内部データバス４
へ出力する。
【００１８】検査時には、内部データバス４を介して広
いビット幅で、メモリセルアレイ１に対する書き込みを
行う。５０は『０』および『１』一致検出回路であり、
ソースが接地され、各々のゲートが差動のビットライン
（ＢＬ０、／ＢＬ０〜ＢＬｍ、／ＢＬｍ）に接続される
とともにドレインがライン９および１０に接続された複
数のｎチャネルトランジスタ５および８、および該複数
のｎチャネルトランジスタ５および８の負荷を構成する
ｐチャネルトランジスタ１９および２０により構成され
ている。この『０』および『１』一致検出回路５０でメ
モリセルアレイ１から読みだされ、センスアンプ２で増
幅された１行のワードラインデータがすべて同一の値で
あることを検出する手段を構成しており、複数のトラン
ジスタ５では１行のワードラインデータがすべて『１』
であることを検出する手段を、複数のトランジスタ８で
は１行のワードラインデータがすべて『０』であること
を検出する手段を構成している。外部からすべてのメモ
リセル（ＭＣ）に対してデータ『０』を書き込む場合、
偶数ワードライン（ＷＬ０・ＷＬ２・ＷＬ４…ＷＬｎ−
１）に接続されるメモリセル（ＭＣ）に書き込まれるデ
ータは『０』、奇数ワードライン（ＷＬ１・ＷＬ３・Ｗ
Ｌ５…ＷＬｎ）に接続されるメモリセル（ＭＣ）に書き
込まれるデータは『１』となる。このデータをメモリセ
ルアレイ１から読みだしセンスアンプ２で増幅したデー
タにより、ドレインがライン１０に接続された複数のｎ
チャネルトランジスタ８はすべてオフとなり、ライン１
０の電位は『１』となる。このように、ライン１０には
メモリセルアレイ１から読みだした１行のワードライン
データがすべて『０』で一致していることを示す『１』
の電位が出力され、読みだしたワード内のメモリセルは
すべて正常であることを示す。このとき、ライン９の電
位は複数のｎチャネルトランジスタ５がすべてオンにな
っているため『０』となる。
いビット幅で、メモリセルアレイ１に対する書き込みを
行う。５０は『０』および『１』一致検出回路であり、
ソースが接地され、各々のゲートが差動のビットライン
（ＢＬ０、／ＢＬ０〜ＢＬｍ、／ＢＬｍ）に接続される
とともにドレインがライン９および１０に接続された複
数のｎチャネルトランジスタ５および８、および該複数
のｎチャネルトランジスタ５および８の負荷を構成する
ｐチャネルトランジスタ１９および２０により構成され
ている。この『０』および『１』一致検出回路５０でメ
モリセルアレイ１から読みだされ、センスアンプ２で増
幅された１行のワードラインデータがすべて同一の値で
あることを検出する手段を構成しており、複数のトラン
ジスタ５では１行のワードラインデータがすべて『１』
であることを検出する手段を、複数のトランジスタ８で
は１行のワードラインデータがすべて『０』であること
を検出する手段を構成している。外部からすべてのメモ
リセル（ＭＣ）に対してデータ『０』を書き込む場合、
偶数ワードライン（ＷＬ０・ＷＬ２・ＷＬ４…ＷＬｎ−
１）に接続されるメモリセル（ＭＣ）に書き込まれるデ
ータは『０』、奇数ワードライン（ＷＬ１・ＷＬ３・Ｗ
Ｌ５…ＷＬｎ）に接続されるメモリセル（ＭＣ）に書き
込まれるデータは『１』となる。このデータをメモリセ
ルアレイ１から読みだしセンスアンプ２で増幅したデー
タにより、ドレインがライン１０に接続された複数のｎ
チャネルトランジスタ８はすべてオフとなり、ライン１
０の電位は『１』となる。このように、ライン１０には
メモリセルアレイ１から読みだした１行のワードライン
データがすべて『０』で一致していることを示す『１』
の電位が出力され、読みだしたワード内のメモリセルは
すべて正常であることを示す。このとき、ライン９の電
位は複数のｎチャネルトランジスタ５がすべてオンにな
っているため『０』となる。
【００１９】メモリセルアレイ１から読みだした１行の
ワードラインデータ内のいづれかに『１』の信号がある
場合には、対応するビットのｎチャネルトランジスタ８
がオンとなり、ライン１０の電位が『０』となって、ラ
イン１０にメモリセルアレイ１から読みだした１行のワ
ードラインデータ内に『１』が含まれていることを示す
『０』の電位が出力され、読みだしたワード内のメモリ
セルに不良ビットが存在することを示す。このとき、ラ
イン９の電位はｎチャネルトランジスタ５内の不良ビッ
ト以外はすべてオンになっているため『０』のままであ
る。
ワードラインデータ内のいづれかに『１』の信号がある
場合には、対応するビットのｎチャネルトランジスタ８
がオンとなり、ライン１０の電位が『０』となって、ラ
イン１０にメモリセルアレイ１から読みだした１行のワ
ードラインデータ内に『１』が含まれていることを示す
『０』の電位が出力され、読みだしたワード内のメモリ
セルに不良ビットが存在することを示す。このとき、ラ
イン９の電位はｎチャネルトランジスタ５内の不良ビッ
ト以外はすべてオンになっているため『０』のままであ
る。
【００２０】また外部からすべてのメモリセル（ＭＣ）
に対してデータ『１』を書き込む場合、偶数ワードライ
ンに接続されるメモリセル（ＭＣ）に書き込まれるデー
タは『１』、奇数ワードラインに接続されるメモリセル
（ＭＣ）に書き込まれるデータは『０』となる。このデ
ータをメモリセルアレイ１から読みだしセンスアンプ２
で増幅したデータにより、ドレインがライン９に接続さ
れた複数のｎチャネルトランジスタ５はすべてオフとな
り、ライン９の電位は『１』となる。このように、ライ
ン９にはメモリセルアレイ１から読みだした１行のワー
ドラインデータがすべて『１』で一致していることを示
す『１』の電位が出力され、読みだしたワード内のメモ
リセルはすべて正常であることを示す。このとき、ライ
ン１０の電位は複数のｎチャネルトランジスタ８がすべ
てオンになっているため『０』となる。
に対してデータ『１』を書き込む場合、偶数ワードライ
ンに接続されるメモリセル（ＭＣ）に書き込まれるデー
タは『１』、奇数ワードラインに接続されるメモリセル
（ＭＣ）に書き込まれるデータは『０』となる。このデ
ータをメモリセルアレイ１から読みだしセンスアンプ２
で増幅したデータにより、ドレインがライン９に接続さ
れた複数のｎチャネルトランジスタ５はすべてオフとな
り、ライン９の電位は『１』となる。このように、ライ
ン９にはメモリセルアレイ１から読みだした１行のワー
ドラインデータがすべて『１』で一致していることを示
す『１』の電位が出力され、読みだしたワード内のメモ
リセルはすべて正常であることを示す。このとき、ライ
ン１０の電位は複数のｎチャネルトランジスタ８がすべ
てオンになっているため『０』となる。
【００２１】メモリセルアレイ１から読みだした１行の
ワードラインデータ内のいづれかに『０』の信号がある
場合には、対応するビットのｎチャネルトランジスタ５
がオンとなり、ライン９の電位は『０』となって、メモ
リセルアレイ１から読みだした１行のワードラインデー
タ内に『０』が含まれていることを示す『０』の電位が
出力され、読みだした１行のワードラインデータ内のメ
モリセルに不良ビットが存在することを示す。このと
き、ライン１０の電位はｎチャネルトランジスタ８内の
不良ビット以外はすべてオンになっているため『０』の
ままである。
ワードラインデータ内のいづれかに『０』の信号がある
場合には、対応するビットのｎチャネルトランジスタ５
がオンとなり、ライン９の電位は『０』となって、メモ
リセルアレイ１から読みだした１行のワードラインデー
タ内に『０』が含まれていることを示す『０』の電位が
出力され、読みだした１行のワードラインデータ内のメ
モリセルに不良ビットが存在することを示す。このと
き、ライン１０の電位はｎチャネルトランジスタ８内の
不良ビット以外はすべてオンになっているため『０』の
ままである。
【００２２】このように、メモリセルアレイ１から読み
だされ、センスアンプ２で増幅された１行のワードライ
ンデータがすべて『０』であることが複数のｎチャネル
トランジスタ８を用いることにより、ライン１０の電位
を観測するだけで確認できる。また、１行のワードライ
ンデータがすべて『１』であることが複数のｎチャネル
トランジスタ５を用いることにより、ライン９の電位を
観測するだけで確認できるので、メモリセルアレイ１内
のすべてのメモリセルに対する『０』および『１』の書
き込みおよび読みだしが動作が正常であることの確認
が、ワードラインに接続された１行のメモリセルに対し
て１回のアクセスで検査することができる。
だされ、センスアンプ２で増幅された１行のワードライ
ンデータがすべて『０』であることが複数のｎチャネル
トランジスタ８を用いることにより、ライン１０の電位
を観測するだけで確認できる。また、１行のワードライ
ンデータがすべて『１』であることが複数のｎチャネル
トランジスタ５を用いることにより、ライン９の電位を
観測するだけで確認できるので、メモリセルアレイ１内
のすべてのメモリセルに対する『０』および『１』の書
き込みおよび読みだしが動作が正常であることの確認
が、ワードラインに接続された１行のメモリセルに対し
て１回のアクセスで検査することができる。
【００２３】（実施例２）図３はメモリセルアレイから
読みだされ、センスアンプで増幅された１行のワードラ
インデータがすべて同一の値であることを検出する手段
を複数のｐチャネルトランジスタを用いて構成する場合
の構成例である。図３において図１と同一番号の構成要
素は図１と同一の動作を行うものである。図３におい
て、６０は『０』および『１』一致検出回路であり、ソ
ースが電源に接続され、各々のゲートが差動のビットラ
イン（ＢＬ０、／ＢＬ０〜ＢＬｍ、／ＢＬｍ）に接続さ
れるとともにドレインがライン１１および１２に接続さ
れた複数のｐチャネルトランジスタ６および７、該複数
のｐチャネルトランジスタ６および７の負荷を構成する
ｎチャネルトランジスタ２１および２２およびインバ−
タ１５および１６により構成されている。この『０』お
よび『１』一致検出回路６０でメモリセルアレイ１から
読みだされ、センスアンプ２で増幅された１行のワード
ラインデータがすべて同一の値であることを検出する手
段を構成しており、複数のトランジスタ６では１行のワ
ードラインデータがすべて『１』であることを検出する
手段を、複数のトランジスタ７では１行のワードライン
データがすべて『０』であることを検出する手段を構成
している。
読みだされ、センスアンプで増幅された１行のワードラ
インデータがすべて同一の値であることを検出する手段
を複数のｐチャネルトランジスタを用いて構成する場合
の構成例である。図３において図１と同一番号の構成要
素は図１と同一の動作を行うものである。図３におい
て、６０は『０』および『１』一致検出回路であり、ソ
ースが電源に接続され、各々のゲートが差動のビットラ
イン（ＢＬ０、／ＢＬ０〜ＢＬｍ、／ＢＬｍ）に接続さ
れるとともにドレインがライン１１および１２に接続さ
れた複数のｐチャネルトランジスタ６および７、該複数
のｐチャネルトランジスタ６および７の負荷を構成する
ｎチャネルトランジスタ２１および２２およびインバ−
タ１５および１６により構成されている。この『０』お
よび『１』一致検出回路６０でメモリセルアレイ１から
読みだされ、センスアンプ２で増幅された１行のワード
ラインデータがすべて同一の値であることを検出する手
段を構成しており、複数のトランジスタ６では１行のワ
ードラインデータがすべて『１』であることを検出する
手段を、複数のトランジスタ７では１行のワードライン
データがすべて『０』であることを検出する手段を構成
している。
【００２４】外部からすべてのメモリセル（ＭＣ）に対
してデータ『０』を書き込む場合、偶数ワードラインＷ
Ｌ０・ＷＬ２・ＷＬ４…ＷＬｎ−１に接続されるメモリ
セル（ＭＣ）に書き込まれるデータは『０』、奇数ワー
ドラインＷＬ１・ＷＬ３・ＷＬ５…ＷＬｎに接続される
メモリセル（ＭＣ）に書き込まれるデータは『１』とな
る。このデータをメモリセルアレイ１から読みだし、セ
ンスアンプ２で増幅したデータによりドレインがライン
１２に接続された複数のｐチャネルトランジスタ７はす
べてオフとなり、ライン１２の電位は『０』となって、
インバ−タ１６によりライン１４には『１』が出力され
る。このように、ライン１４にはメモリセルアレイ１か
ら読みだした１行のワードラインデータがすべて『０』
で一致していることを示す『１』の電位が出力され、読
みだしたワード内のメモリセルはすべて正常であること
を示す。このとき、ライン１１の電位は複数のｐチャネ
ルトランジスタ６がすべてオンになっているため『１』
となり、インバ−タ１５によりライン１３には『０』が
出力される。
してデータ『０』を書き込む場合、偶数ワードラインＷ
Ｌ０・ＷＬ２・ＷＬ４…ＷＬｎ−１に接続されるメモリ
セル（ＭＣ）に書き込まれるデータは『０』、奇数ワー
ドラインＷＬ１・ＷＬ３・ＷＬ５…ＷＬｎに接続される
メモリセル（ＭＣ）に書き込まれるデータは『１』とな
る。このデータをメモリセルアレイ１から読みだし、セ
ンスアンプ２で増幅したデータによりドレインがライン
１２に接続された複数のｐチャネルトランジスタ７はす
べてオフとなり、ライン１２の電位は『０』となって、
インバ−タ１６によりライン１４には『１』が出力され
る。このように、ライン１４にはメモリセルアレイ１か
ら読みだした１行のワードラインデータがすべて『０』
で一致していることを示す『１』の電位が出力され、読
みだしたワード内のメモリセルはすべて正常であること
を示す。このとき、ライン１１の電位は複数のｐチャネ
ルトランジスタ６がすべてオンになっているため『１』
となり、インバ−タ１５によりライン１３には『０』が
出力される。
【００２５】メモリセルアレイ１から読みだした１行の
ワードラインデータ内のいづれかに『１』の信号がある
場合には、対応するビットのｐチャネルトランジスタ７
がオンとなって、ライン１２の電位が『１』となり、イ
ンバ−タ１６によりライン１４には『０』が出力され
る。したがって、ライン１４にはメモリセルアレイ１か
ら読みだした１行のワードラインデータ内に『１』含ま
れていることを示す『０』の電位が出力され、読みだし
たワード内のメモリセルに不良ビットが存在することを
示す。このとき、ライン１１の電位は複数のｐチャネル
トランジスタ６内の不良ビット以外はすべてオンになっ
ているため『１』のままであり、ライン１３は『０』の
ままである。
ワードラインデータ内のいづれかに『１』の信号がある
場合には、対応するビットのｐチャネルトランジスタ７
がオンとなって、ライン１２の電位が『１』となり、イ
ンバ−タ１６によりライン１４には『０』が出力され
る。したがって、ライン１４にはメモリセルアレイ１か
ら読みだした１行のワードラインデータ内に『１』含ま
れていることを示す『０』の電位が出力され、読みだし
たワード内のメモリセルに不良ビットが存在することを
示す。このとき、ライン１１の電位は複数のｐチャネル
トランジスタ６内の不良ビット以外はすべてオンになっ
ているため『１』のままであり、ライン１３は『０』の
ままである。
【００２６】外部からすべてのメモリセル（ＭＣ）に対
してデータ『１』を書き込む場合、偶数ワードラインに
接続されるメモリセル（ＭＣ）に書き込まれるデータは
『１』、奇数ワードラインに接続されるメモリセル（Ｍ
Ｃ）に書き込まれるデータは『０』となる。このデータ
をメモリセルアレイ１から読みだしセンスアンプ２で増
幅したデータにより、ドレインがライン１１に接続され
た複数のｐチャネルトランジスタ６はすべてオフとな
り、ライン１１の電位は『０』となって、インバ−タ１
５によりライン１３には『１』が出力される。このよう
に、ライン１３にはメモリセルアレイ１から読みだした
１行のワードラインデータがすべて『１』で一致してい
ることを示す『１』の電位が出力され、読みだしたワー
ド内のメモリセルはすべて正常であることを示す。この
とき、ライン１２の電位は複数のｐチャネルトランジス
タ７がすべてオンになっているため『１』となり、イン
バ−タ１６によりライン１４には『０』が出力される。
してデータ『１』を書き込む場合、偶数ワードラインに
接続されるメモリセル（ＭＣ）に書き込まれるデータは
『１』、奇数ワードラインに接続されるメモリセル（Ｍ
Ｃ）に書き込まれるデータは『０』となる。このデータ
をメモリセルアレイ１から読みだしセンスアンプ２で増
幅したデータにより、ドレインがライン１１に接続され
た複数のｐチャネルトランジスタ６はすべてオフとな
り、ライン１１の電位は『０』となって、インバ−タ１
５によりライン１３には『１』が出力される。このよう
に、ライン１３にはメモリセルアレイ１から読みだした
１行のワードラインデータがすべて『１』で一致してい
ることを示す『１』の電位が出力され、読みだしたワー
ド内のメモリセルはすべて正常であることを示す。この
とき、ライン１２の電位は複数のｐチャネルトランジス
タ７がすべてオンになっているため『１』となり、イン
バ−タ１６によりライン１４には『０』が出力される。
【００２７】メモリセルアレイ１から読みだした１行の
ワードラインデータ内のいづれかに『０』の信号がある
場合には、対応するビットのｐチャネルトランジスタ６
がオンとなって、ライン１１の電位は『１』となり、イ
ンバ−タ１５によりライン１３には『０』が出力され
る。したがって、ライン１５にはメモリセルアレイ１か
ら読みだした１行のワードラインデータ内に『０』が含
まれていることを示す『０』の電位が出力され、読みだ
した１行のワードラインデータ内のメモリセルに不良ビ
ットが存在することを示す。このとき、ライン１２の電
位は複数のｐチャネルトランジスタ７内の不良ビット以
外はすべてオンになっているため『１』のままであり、
ライン１４は『０』のままである。
ワードラインデータ内のいづれかに『０』の信号がある
場合には、対応するビットのｐチャネルトランジスタ６
がオンとなって、ライン１１の電位は『１』となり、イ
ンバ−タ１５によりライン１３には『０』が出力され
る。したがって、ライン１５にはメモリセルアレイ１か
ら読みだした１行のワードラインデータ内に『０』が含
まれていることを示す『０』の電位が出力され、読みだ
した１行のワードラインデータ内のメモリセルに不良ビ
ットが存在することを示す。このとき、ライン１２の電
位は複数のｐチャネルトランジスタ７内の不良ビット以
外はすべてオンになっているため『１』のままであり、
ライン１４は『０』のままである。
【００２８】このように、メモリセルアレイ１から読み
だされ、センスアンプ２で増幅された１行のワードライ
ンデータがすべて同一であることを検出する手段を複数
のｐチャネルトランジスタを用い構成する場合において
も図１と同様の動作を実現することができる。
だされ、センスアンプ２で増幅された１行のワードライ
ンデータがすべて同一であることを検出する手段を複数
のｐチャネルトランジスタを用い構成する場合において
も図１と同様の動作を実現することができる。
【００２９】図１および図３に示した構成により、メモ
リセルアレイ１から読みだした１行のワードラインデー
タがすべて『０』または『１』であることをワードライ
ン単位で検査することができるので、すべてのメモリセ
ルに対する『０』および『１』の書き込みおよび読みだ
しが動作が正常であることの確認およびワード線間での
データ干渉が無いことを確認するための図６（ａ）〜
（ｄ）に示すデータパターンでの検査を高速に実行する
ことが可能となる。図６（ａ）〜（ｈ）はメモリ検査を
行うために、各メモリセルに書き込むテストパタ−ンの
一部を表すものであり、同様のパタ−ンがメモリセル全
体に書き込まれる。
リセルアレイ１から読みだした１行のワードラインデー
タがすべて『０』または『１』であることをワードライ
ン単位で検査することができるので、すべてのメモリセ
ルに対する『０』および『１』の書き込みおよび読みだ
しが動作が正常であることの確認およびワード線間での
データ干渉が無いことを確認するための図６（ａ）〜
（ｄ）に示すデータパターンでの検査を高速に実行する
ことが可能となる。図６（ａ）〜（ｈ）はメモリ検査を
行うために、各メモリセルに書き込むテストパタ−ンの
一部を表すものであり、同様のパタ−ンがメモリセル全
体に書き込まれる。
【００３０】（実施例３）メモリの検査においては、す
べてのメモリセルに対する『０』および『１』の書き込
みおよび読みだしが動作が正常であることの確認およ
び、ワード線間でのデータ干渉が無いことの確認だけで
なく、ビット線間でのデータ干渉が無いことを確認しな
ければならない。このビット線間でのデータ干渉が無い
ことを確認するためには列方向での隣り合うビットで
『０』と『１』が存在するデータパタ−ンでの書き込み
および読みだしを行う必要がある。
べてのメモリセルに対する『０』および『１』の書き込
みおよび読みだしが動作が正常であることの確認およ
び、ワード線間でのデータ干渉が無いことの確認だけで
なく、ビット線間でのデータ干渉が無いことを確認しな
ければならない。このビット線間でのデータ干渉が無い
ことを確認するためには列方向での隣り合うビットで
『０』と『１』が存在するデータパタ−ンでの書き込み
および読みだしを行う必要がある。
【００３１】図４はメモリセルアレイ１から読みだした
１行のワードラインデータが列方向にビット単位で
『０』、『１』および『１』、『０』を繰り返すデータ
パタ−ンであることを検出する手段を備えたメモリ構成
例を示すものである。図４において図１と同一番号の構
成要素は図１で説明した機能と同一の動作を行うもので
ある。図４において、７０はデータパターン一致検出回
路であり、ソースが接地され、各々のゲートが差動のビ
ットライン（ＢＬ０、／ＢＬ０〜ＢＬｍ、／ＢＬｍ）に
接続されるとともにドレインがライン９および１０に接
続された複数のｎチャネルトランジスタ５および８、お
よび該複数のｎチャネルトランジスタ５および８の負荷
を構成するｐチャネルトランジスタ１９および２０によ
り構成されている。図１での説明で記述したように、複
数のｎチャネルトランジスタ５はメモリセルから読みだ
したデータが『１』であることを検出するためのもので
あり、複数のｎチャネルトランジスタ８はメモリセルか
ら読みだしたデータが『０』であることを検出するため
のものである。図に示すように、この複数のｎチャネル
トランジスタ５および８のドレインをライン９および１
０に対して列方向の１ビットおきに交互に接続すること
により、メモリセルアレイ１から読みだした１行のワー
ドラインデータパタ−ンが列方向に『０１０１…０１』
の場合にはライン１０にドレインが接続されたｎチャネ
ルトランジスタすべてがオフになりライン１０の電位は
『１』となる。この場合、ライン９にドレインが接続さ
れたｎチャネルトランジスタすべてはオンとなっており
ライン９の電位は『０』である。メモリセルからの読み
だしデータ内のいずれかのビットが上記データパタ−ン
と一致しない場合には、ライン１０にドレインが接続さ
れたｎチャネルトランジスタ内の該当するビットのトラ
ンジスタがオンとなり、ライン１０の電位は『０』とな
っていずれかのビットに不良があることを示す。この場
合、ライン９にドレインが接続されたｎチャネルトラン
ジスタの上記不良ビット以外はオンとなっているのでラ
イン９の電位は『０』のままである。
１行のワードラインデータが列方向にビット単位で
『０』、『１』および『１』、『０』を繰り返すデータ
パタ−ンであることを検出する手段を備えたメモリ構成
例を示すものである。図４において図１と同一番号の構
成要素は図１で説明した機能と同一の動作を行うもので
ある。図４において、７０はデータパターン一致検出回
路であり、ソースが接地され、各々のゲートが差動のビ
ットライン（ＢＬ０、／ＢＬ０〜ＢＬｍ、／ＢＬｍ）に
接続されるとともにドレインがライン９および１０に接
続された複数のｎチャネルトランジスタ５および８、お
よび該複数のｎチャネルトランジスタ５および８の負荷
を構成するｐチャネルトランジスタ１９および２０によ
り構成されている。図１での説明で記述したように、複
数のｎチャネルトランジスタ５はメモリセルから読みだ
したデータが『１』であることを検出するためのもので
あり、複数のｎチャネルトランジスタ８はメモリセルか
ら読みだしたデータが『０』であることを検出するため
のものである。図に示すように、この複数のｎチャネル
トランジスタ５および８のドレインをライン９および１
０に対して列方向の１ビットおきに交互に接続すること
により、メモリセルアレイ１から読みだした１行のワー
ドラインデータパタ−ンが列方向に『０１０１…０１』
の場合にはライン１０にドレインが接続されたｎチャネ
ルトランジスタすべてがオフになりライン１０の電位は
『１』となる。この場合、ライン９にドレインが接続さ
れたｎチャネルトランジスタすべてはオンとなっており
ライン９の電位は『０』である。メモリセルからの読み
だしデータ内のいずれかのビットが上記データパタ−ン
と一致しない場合には、ライン１０にドレインが接続さ
れたｎチャネルトランジスタ内の該当するビットのトラ
ンジスタがオンとなり、ライン１０の電位は『０』とな
っていずれかのビットに不良があることを示す。この場
合、ライン９にドレインが接続されたｎチャネルトラン
ジスタの上記不良ビット以外はオンとなっているのでラ
イン９の電位は『０』のままである。
【００３２】メモリセルアレイ１から読みだした１行の
ワードラインデータパタ−ンが列方向に『１０１０…１
０』の場合にはライン９にドレインが接続されたｎチャ
ネルトランジスタすべてがオフになりライン９の電位は
『１』となる。この場合、ライン１０にドレインが接続
されたｎチャネルトランジスタすべてはオンとなってお
りライン１０の電位は『０』である。メモリセルからの
読みだしデータ内のいずれかのビットが上記データパタ
−ンと一致しない場合には、ライン９にドレインが接続
されたｎチャネルトランジスタ内の該当するビットのト
ランジスタがオンとなり、ライン９の電位は『０』とな
っていずれかのビットに不良があることを示す。この場
合、ライン１０にドレインが接続されたｎチャネルトラ
ンジスタの上記不良ビット以外はオンとなっているので
ライン１０電位は『０』のままである。
ワードラインデータパタ−ンが列方向に『１０１０…１
０』の場合にはライン９にドレインが接続されたｎチャ
ネルトランジスタすべてがオフになりライン９の電位は
『１』となる。この場合、ライン１０にドレインが接続
されたｎチャネルトランジスタすべてはオンとなってお
りライン１０の電位は『０』である。メモリセルからの
読みだしデータ内のいずれかのビットが上記データパタ
−ンと一致しない場合には、ライン９にドレインが接続
されたｎチャネルトランジスタ内の該当するビットのト
ランジスタがオンとなり、ライン９の電位は『０』とな
っていずれかのビットに不良があることを示す。この場
合、ライン１０にドレインが接続されたｎチャネルトラ
ンジスタの上記不良ビット以外はオンとなっているので
ライン１０電位は『０』のままである。
【００３３】このように、ライン９および１０を観測す
ることによりメモリセルアレイ１内の１行のワードライ
ンメモリセルに書き込まれたデータパタ−ンが列方向に
『０１０１…０１』および『１０１０…１０』であり、
正常に読み出せているかの検査が１回のメモリアクセス
で可能となる。したがって、図６（ｅ）〜（ｈ）に示す
データパターンでの検査を高速に実行することができ
る。
ることによりメモリセルアレイ１内の１行のワードライ
ンメモリセルに書き込まれたデータパタ−ンが列方向に
『０１０１…０１』および『１０１０…１０』であり、
正常に読み出せているかの検査が１回のメモリアクセス
で可能となる。したがって、図６（ｅ）〜（ｈ）に示す
データパターンでの検査を高速に実行することができ
る。
【００３４】なお、図４の回路構成例では複数のｎチャ
ネルトランジスタ５および８のドレインをライン９およ
び１０に対して列方向の１ビットおきに交互に接続する
ことにより、メモリセルアレイ１から読みだしたワード
ラインデータパタ−ンが列方向に『１０１０…１０』お
よび『０１０１…０１』であることが行単位で検査可能
であるが、複数のｎチャネルトランジスタ５および８の
ドレインのライン９および１０に対する接続を任意に設
定することにより、行単位で検査可能なワードラインデ
ータパタ−ンを任意に設定することができる。また図４
の構成例においては、複数のｎチャネルトランジスタを
用いてメモリセルアレイ１から読みだしたワードライン
データパタ−ンが列方向に『１０１０…１０』および
『０１０１…０１』であることを検出する手段を構成し
ているが、図３の説明からもわかるように、複数のｐチ
ャネルトランジスタを用いても同様の機能が実現できる
ことは明らかである。
ネルトランジスタ５および８のドレインをライン９およ
び１０に対して列方向の１ビットおきに交互に接続する
ことにより、メモリセルアレイ１から読みだしたワード
ラインデータパタ−ンが列方向に『１０１０…１０』お
よび『０１０１…０１』であることが行単位で検査可能
であるが、複数のｎチャネルトランジスタ５および８の
ドレインのライン９および１０に対する接続を任意に設
定することにより、行単位で検査可能なワードラインデ
ータパタ−ンを任意に設定することができる。また図４
の構成例においては、複数のｎチャネルトランジスタを
用いてメモリセルアレイ１から読みだしたワードライン
データパタ−ンが列方向に『１０１０…１０』および
『０１０１…０１』であることを検出する手段を構成し
ているが、図３の説明からもわかるように、複数のｐチ
ャネルトランジスタを用いても同様の機能が実現できる
ことは明らかである。
【００３５】（実施例４）メモリの検査においては、上
記したようなメモリセル全てに対するデータ『０』、メ
モリセル全てに対するデータ『１』、メモリセルの行方
向および列方向に対するデータパタ−ン『０１０１…０
１』およびメモリセルの行方向および列方向に対するデ
ータパタ−ン『１０１０…１０』の読みだしおよび書き
込みが正常に行えるかどうかを連続して行う必要があ
る。図５はこのような連続した検査を可能とするメモリ
回路構成例を示すものである。図５において、図２と同
一番号の構成要素は図２と同一の機能である。
記したようなメモリセル全てに対するデータ『０』、メ
モリセル全てに対するデータ『１』、メモリセルの行方
向および列方向に対するデータパタ−ン『０１０１…０
１』およびメモリセルの行方向および列方向に対するデ
ータパタ−ン『１０１０…１０』の読みだしおよび書き
込みが正常に行えるかどうかを連続して行う必要があ
る。図５はこのような連続した検査を可能とするメモリ
回路構成例を示すものである。図５において、図２と同
一番号の構成要素は図２と同一の機能である。
【００３６】図５において、８０は奇数および偶数に分
割された『０』および『１』一致検出回路であり、各々
のソースが接地されゲートがビットライン（ＢＬおよび
／ＢＬ）に接続された複数のｎチャネルトランジスタ３
８、各々ライン２３〜３６に接続された複数のｎチャネ
ルトランジスタ３８の負荷を構成するｐチャネルトラン
ジスタ３４〜３７、論理積ゲート２７〜３０および選択
回路３１により構成されている。複数のｎチャネルトラ
ンジスタ３８の内、偶数ビットでの正相のビットライン
（ＢＬ０・ＢＬ２・ＢＬ４…ＢＬｍ−１）にゲートが接
続されたトランジスタのドレインはライン２３に共通接
続され、偶数ビットでの逆相のビットライン（／ＢＬ０
・／ＢＬ２・／ＢＬ４…／ＢＬｍ−１）にゲートが接続
されたトランジスタのドレインはライン２４に共通接続
され、奇数ビットでの正相のビットライン（ＢＬ１・Ｂ
Ｌ３・ＢＬ５…ＢＬｍ）にゲートが接続されたトランジ
スタのドレインはライン２５に共通接続され、奇数ビッ
トでの逆相のビットライン（／ＢＬ１・／ＢＬ３・／Ｂ
Ｌ５…／ＢＬｍ）にゲートが接続されたトランジスタの
ドレインはライン２６に共通接続される。
割された『０』および『１』一致検出回路であり、各々
のソースが接地されゲートがビットライン（ＢＬおよび
／ＢＬ）に接続された複数のｎチャネルトランジスタ３
８、各々ライン２３〜３６に接続された複数のｎチャネ
ルトランジスタ３８の負荷を構成するｐチャネルトラン
ジスタ３４〜３７、論理積ゲート２７〜３０および選択
回路３１により構成されている。複数のｎチャネルトラ
ンジスタ３８の内、偶数ビットでの正相のビットライン
（ＢＬ０・ＢＬ２・ＢＬ４…ＢＬｍ−１）にゲートが接
続されたトランジスタのドレインはライン２３に共通接
続され、偶数ビットでの逆相のビットライン（／ＢＬ０
・／ＢＬ２・／ＢＬ４…／ＢＬｍ−１）にゲートが接続
されたトランジスタのドレインはライン２４に共通接続
され、奇数ビットでの正相のビットライン（ＢＬ１・Ｂ
Ｌ３・ＢＬ５…ＢＬｍ）にゲートが接続されたトランジ
スタのドレインはライン２５に共通接続され、奇数ビッ
トでの逆相のビットライン（／ＢＬ１・／ＢＬ３・／Ｂ
Ｌ５…／ＢＬｍ）にゲートが接続されたトランジスタの
ドレインはライン２６に共通接続される。
【００３７】このような構成とすることにより、メモリ
セルアレイ１から読みだした１行のワードラインデータ
内の偶数ビットデータがすべて『０』の場合は複数のｎ
チャネルトランジスタ３８内のライン２３に接続された
トランジスタすべてがオフとなってライン２３の電位が
『１』となり、いずれかのビットデータに『１』がある
場合には対応するビットのトランジスタがオンとなって
ライン２３の電位は『０』となる。また、偶数ビットデ
ータがすべて『１』の場合は複数のｎチャネルトランジ
スタ３８内のライン２４に接続されたトランジスタすべ
てがオフとなってライン２４の電位が『１』となり、い
ずれかのビットデータに『０』がある場合には対応する
ビットのトランジスタがオンとなってライン２４の電位
は『０』となる。またメモリセルアレイ１から読みだし
た１行のワードラインデータ内の奇数ビットデータがす
べて『０』の場合は複数のｎチャネルトランジスタ３８
内のライン２５に接続されたトランジスタすべてがオフ
となってライン２５の電位が『１』となり、いずれかの
ビットデータに『１』がある場合には対応するビットの
トランジスタがオンとなってライン２５の電位は『０』
となる。また、奇数ビットデータがすべて『１』の場合
は複数のｎチャネルトランジスタ３８内のライン２６に
接続されたトランジスタすべてがオフとなってライン２
６の電位が『１』となり、いずれかのビットデータに
『０』がある場合には対応するビットのトランジスタが
オンとなってライン２６の電位は『０』となる。
セルアレイ１から読みだした１行のワードラインデータ
内の偶数ビットデータがすべて『０』の場合は複数のｎ
チャネルトランジスタ３８内のライン２３に接続された
トランジスタすべてがオフとなってライン２３の電位が
『１』となり、いずれかのビットデータに『１』がある
場合には対応するビットのトランジスタがオンとなって
ライン２３の電位は『０』となる。また、偶数ビットデ
ータがすべて『１』の場合は複数のｎチャネルトランジ
スタ３８内のライン２４に接続されたトランジスタすべ
てがオフとなってライン２４の電位が『１』となり、い
ずれかのビットデータに『０』がある場合には対応する
ビットのトランジスタがオンとなってライン２４の電位
は『０』となる。またメモリセルアレイ１から読みだし
た１行のワードラインデータ内の奇数ビットデータがす
べて『０』の場合は複数のｎチャネルトランジスタ３８
内のライン２５に接続されたトランジスタすべてがオフ
となってライン２５の電位が『１』となり、いずれかの
ビットデータに『１』がある場合には対応するビットの
トランジスタがオンとなってライン２５の電位は『０』
となる。また、奇数ビットデータがすべて『１』の場合
は複数のｎチャネルトランジスタ３８内のライン２６に
接続されたトランジスタすべてがオフとなってライン２
６の電位が『１』となり、いずれかのビットデータに
『０』がある場合には対応するビットのトランジスタが
オンとなってライン２６の電位は『０』となる。
【００３８】このようにライン２３〜２６により、メモ
リセルアレイ１から読みだした１行のワードラインデー
タを偶数および奇数ビットに分割し、偶数および奇数ビ
ット内で読みだしデータがすべて『０』で一致している
場合と、すべて『１』で一致している場合を検出してい
る。
リセルアレイ１から読みだした１行のワードラインデー
タを偶数および奇数ビットに分割し、偶数および奇数ビ
ット内で読みだしデータがすべて『０』で一致している
場合と、すべて『１』で一致している場合を検出してい
る。
【００３９】論理積ゲート２７〜３０によるライン２３
〜２６の電位の組み合わせから、ゲート２７の出力３９
はメモリセルアレイ１から読みだした１行のワードライ
ンデータが列方向に『０１０１…０１』の場合に
『１』、ゲート２８の出力４０はメモリセルアレイ１か
ら読みだした１行のワードラインデータが列方向に『１
０１０…１０』の場合に『１』、ゲート２９の出力４１
はメモリセルアレイ１から読みだした１行のワードライ
ンデータがすべて『１』の場合に『１』、ゲート３０の
出力４２はメモリセルアレイ１から読みだした１行のワ
ードラインデータがすべて『０』の場合に『１』とな
り、上記条件を満足しないばあいはゲート２７〜３０の
出力３９〜４２は『０』となる。
〜２６の電位の組み合わせから、ゲート２７の出力３９
はメモリセルアレイ１から読みだした１行のワードライ
ンデータが列方向に『０１０１…０１』の場合に
『１』、ゲート２８の出力４０はメモリセルアレイ１か
ら読みだした１行のワードラインデータが列方向に『１
０１０…１０』の場合に『１』、ゲート２９の出力４１
はメモリセルアレイ１から読みだした１行のワードライ
ンデータがすべて『１』の場合に『１』、ゲート３０の
出力４２はメモリセルアレイ１から読みだした１行のワ
ードラインデータがすべて『０』の場合に『１』とな
り、上記条件を満足しないばあいはゲート２７〜３０の
出力３９〜４２は『０』となる。
【００４０】選択回路３１はテストモード選択信号３３
によりゲート２７〜３０の出力３９〜４２のいずれかを
選択し、ライン３２へ出力する。テストモード選択信号
３３により選択回路３１を制御することにより、ワード
ライン毎に異なるテストパターンを検査することができ
るので、図６（ａ）〜（ｈ）に示すテストパタ−ンを用
いたメモリの検査における、読みだしたデータの検証が
ワードラインに接続された１行のメモリセル単位で行う
ことができる。
によりゲート２７〜３０の出力３９〜４２のいずれかを
選択し、ライン３２へ出力する。テストモード選択信号
３３により選択回路３１を制御することにより、ワード
ライン毎に異なるテストパターンを検査することができ
るので、図６（ａ）〜（ｈ）に示すテストパタ−ンを用
いたメモリの検査における、読みだしたデータの検証が
ワードラインに接続された１行のメモリセル単位で行う
ことができる。
【００４１】なお、図５の構成例においては、複数のｎ
チャネルトランジスタを用いてメモリセルアレイ１から
読みだしたワードラインデータを偶数および奇数ビット
に分割し、偶数および奇数ビット内で読みだしデータが
すべて『０』で一致している場合と、すべて『１』で一
致している場合を検出する手段を構成しているが、図３
の説明からもわかるように、複数のｐチャネルトランジ
スタを用いても同様の機能が実現できることは明らかで
ある。
チャネルトランジスタを用いてメモリセルアレイ１から
読みだしたワードラインデータを偶数および奇数ビット
に分割し、偶数および奇数ビット内で読みだしデータが
すべて『０』で一致している場合と、すべて『１』で一
致している場合を検出する手段を構成しているが、図３
の説明からもわかるように、複数のｐチャネルトランジ
スタを用いても同様の機能が実現できることは明らかで
ある。
【００４２】前述のように、ＳＲＡＭにおいてもメモリ
セルアレイからは相補のビットラインデータが出力され
センスアンプにより増幅されており、本発明の半導体記
憶装置をＳＲＡＭに適用した場合には、ＤＲＡＭにおけ
るメモリセル（ＭＣ）をＳＲＡＭ用に置き換えることに
より、図１および図３〜図５に示した回路構成で同様の
検査を実現することができる。
セルアレイからは相補のビットラインデータが出力され
センスアンプにより増幅されており、本発明の半導体記
憶装置をＳＲＡＭに適用した場合には、ＤＲＡＭにおけ
るメモリセル（ＭＣ）をＳＲＡＭ用に置き換えることに
より、図１および図３〜図５に示した回路構成で同様の
検査を実現することができる。
【００４３】以上説明したように、各メモリセルに対し
ての検査データ書き込みおよび読みだしを行うメモリの
検査において、メモリセルアレイから読みだしたデータ
を行単位で検査することができるので検査時間の短縮に
有効である。
ての検査データ書き込みおよび読みだしを行うメモリの
検査において、メモリセルアレイから読みだしたデータ
を行単位で検査することができるので検査時間の短縮に
有効である。
【００４４】（実施例５）本発明の半導体記憶装置をＶ
ＲＡＭに適用した場合について以下に説明する。図８に
本発明半導体記憶装置をＶＲＡＭに適用した場合のシリ
アルポ−ト部の構成例を示す。図において１０２はＳＡ
Ｍであり、ＲＡＭ１０１から任意の１行のデ−タを転送
し、シリアルクロック１０６によりシリアルデ−タ入出
力端子１０５へ連続的に出力するとともに、シリアルク
ロック１０６によりシリアルデ−タ入出力端子１０５か
らのデ−タを連続的に取り込み、ＲＡＭ１０１の任意の
１行へデ−タを転送するためのものである。１１０はＲ
ＡＭ１０１へのライト転送時にシリアルデ−タ入出力端
子１０５からＳＡＭ１０２へ連続的に書き込まれるシリ
アルデ−タと同一のデ−タが書き込まれ、出力が入力に
接続された帰還型のシリアルデ−タレジスタ、１１１は
ＳＡＭ１０２とシリアルレジスタ１１０からの出力デ−
タを比較する比較器である。１１２は切り換え回路であ
り、テストモ−ド信号入力１１３からの制御信号により
ＲＡＭ１０１の検査時に比較器１１１の比較結果をシリ
アルデ−タ入出力端子１０５へ出力するためのものであ
る。通常動作時には切り換え回路１１２はＳＡＭ１０２
とシリアルデ−タ入出力端子１０５が接続されるよう制
御されており、シリアルデ−タ入出力端子１０５からＳ
ＡＭ１０２に対しての書き込みおよび読みだし動作は従
来例図７と同様に行われる。
ＲＡＭに適用した場合について以下に説明する。図８に
本発明半導体記憶装置をＶＲＡＭに適用した場合のシリ
アルポ−ト部の構成例を示す。図において１０２はＳＡ
Ｍであり、ＲＡＭ１０１から任意の１行のデ−タを転送
し、シリアルクロック１０６によりシリアルデ−タ入出
力端子１０５へ連続的に出力するとともに、シリアルク
ロック１０６によりシリアルデ−タ入出力端子１０５か
らのデ−タを連続的に取り込み、ＲＡＭ１０１の任意の
１行へデ−タを転送するためのものである。１１０はＲ
ＡＭ１０１へのライト転送時にシリアルデ−タ入出力端
子１０５からＳＡＭ１０２へ連続的に書き込まれるシリ
アルデ−タと同一のデ−タが書き込まれ、出力が入力に
接続された帰還型のシリアルデ−タレジスタ、１１１は
ＳＡＭ１０２とシリアルレジスタ１１０からの出力デ−
タを比較する比較器である。１１２は切り換え回路であ
り、テストモ−ド信号入力１１３からの制御信号により
ＲＡＭ１０１の検査時に比較器１１１の比較結果をシリ
アルデ−タ入出力端子１０５へ出力するためのものであ
る。通常動作時には切り換え回路１１２はＳＡＭ１０２
とシリアルデ−タ入出力端子１０５が接続されるよう制
御されており、シリアルデ−タ入出力端子１０５からＳ
ＡＭ１０２に対しての書き込みおよび読みだし動作は従
来例図７と同様に行われる。
【００４５】図８におけるＲＡＭ１０１の検査について
説明する。ＲＡＭ１０１に対する検査パタ−ンの書き込
みにおいては、テストモ−ド信号入力１１３からの制御
信号によりシリアルデ−タ入出力端子１０５からＳＡＭ
１０２に対してシリアルデ−タ書き込みが行えるように
選択回路１１２を制御する。この状態でシリアルデ−タ
入出力端子１０５からＳＡＭ１０２とシリアルデ−タレ
ジスタ１１０に対して同時にＲＡＭ１０１の１行分の任
意の検査パタ−ンの書き込みを行う。その後ＳＡＭ１０
２からＲＡＭ１０１のすべての行に対してライト転送を
行い、ＲＡＭ１０１内のすべてのメモリセルへのデ−タ
書き込みを行う。
説明する。ＲＡＭ１０１に対する検査パタ−ンの書き込
みにおいては、テストモ−ド信号入力１１３からの制御
信号によりシリアルデ−タ入出力端子１０５からＳＡＭ
１０２に対してシリアルデ−タ書き込みが行えるように
選択回路１１２を制御する。この状態でシリアルデ−タ
入出力端子１０５からＳＡＭ１０２とシリアルデ−タレ
ジスタ１１０に対して同時にＲＡＭ１０１の１行分の任
意の検査パタ−ンの書き込みを行う。その後ＳＡＭ１０
２からＲＡＭ１０１のすべての行に対してライト転送を
行い、ＲＡＭ１０１内のすべてのメモリセルへのデ−タ
書き込みを行う。
【００４６】次に、ＲＡＭ１０１からＳＡＭ１０２に対
する１行分のリ−ド転送を行いシリアルクロック１０６
によりシリアルデ−タレジスタ１１０と同期して連続的
に読みだしを行う。シリアルデ−タレジスタ１１０には
１行分の検査パタ−ンが保持されており、ＳＡＭ１０２
とシリアルデ−タレジスタ１１０から読みだしたデ−タ
を比較器１１１により比較する。この時点でテストモ−
ド信号入力１１３からの制御信号により比較器１１１の
比較結果をシリアルデ−タ入出力端子１０５へ出力する
よう選択回路１１２を制御することにより、ＳＡＭ１０
２へ転送したＲＡＭ１０１内１行分のデ−タがシリアル
デ−タレジスタ１１０の保持デ−タと一致しているかど
うかの検査結果がシリアルクロック１０６によりシリア
ルデ−タ入出力端子１０５へ連続的に出力される。シリ
アルデ−タレジスタ１１０は帰還型の構成となっている
ので、ＲＡＭ１０１から転送されたＳＡＭ１０２内のデ
ータと同期して読みだしが行われ、ＳＡＭ１０２のデー
タがすべて読みだされた時点では、読みだしを開始する
以前の状態に戻っている。ＲＡＭ１０１からＳＡＭ１０
２に対するリ−ド転送をすべての行に対して行い、上記
と同様の比較を行うことにより、ＲＡＭ１０１のすべて
のメモリセルに対する書き込み、読みだし検査を実行す
ることができる。
する１行分のリ−ド転送を行いシリアルクロック１０６
によりシリアルデ−タレジスタ１１０と同期して連続的
に読みだしを行う。シリアルデ−タレジスタ１１０には
１行分の検査パタ−ンが保持されており、ＳＡＭ１０２
とシリアルデ−タレジスタ１１０から読みだしたデ−タ
を比較器１１１により比較する。この時点でテストモ−
ド信号入力１１３からの制御信号により比較器１１１の
比較結果をシリアルデ−タ入出力端子１０５へ出力する
よう選択回路１１２を制御することにより、ＳＡＭ１０
２へ転送したＲＡＭ１０１内１行分のデ−タがシリアル
デ−タレジスタ１１０の保持デ−タと一致しているかど
うかの検査結果がシリアルクロック１０６によりシリア
ルデ−タ入出力端子１０５へ連続的に出力される。シリ
アルデ−タレジスタ１１０は帰還型の構成となっている
ので、ＲＡＭ１０１から転送されたＳＡＭ１０２内のデ
ータと同期して読みだしが行われ、ＳＡＭ１０２のデー
タがすべて読みだされた時点では、読みだしを開始する
以前の状態に戻っている。ＲＡＭ１０１からＳＡＭ１０
２に対するリ−ド転送をすべての行に対して行い、上記
と同様の比較を行うことにより、ＲＡＭ１０１のすべて
のメモリセルに対する書き込み、読みだし検査を実行す
ることができる。
【００４７】このように図８に示す構成例によれば、Ｒ
ＡＭ１０１に対する検査データの書き込みを行単位で行
うことができるとともに、ＲＡＭ１０１からの読みだし
データの検査結果をシリアルクロックに同期して出力す
ることができるので検査時間を大幅に短縮することがで
きる。
ＡＭ１０１に対する検査データの書き込みを行単位で行
うことができるとともに、ＲＡＭ１０１からの読みだし
データの検査結果をシリアルクロックに同期して出力す
ることができるので検査時間を大幅に短縮することがで
きる。
【００４８】（実施例６）図９に本発明半導体記憶装置
をＶＲＡＭに適用した場合のシリアルポ−ト部の第２の
構成例を示す。図において、１０２はＳＡＭであり、Ｒ
ＡＭ１０１から任意の１行のデ−タを転送し、シリアル
クロック１０６によりシリアルデ−タ入出力端子１０５
へ連続的に出力するとともに、シリアルクロック１０６
によりシリアルデ−タ入出力端子１０５からのデ−タを
連続的に取り込み、ＲＡＭ１０１の任意の１行へデ−タ
を転送するためのものである。１２０はＳＡＭ１０２に
保持されたデ−タとＲＡＭ１０１から読みだした１行分
のデ−タの一致を検出する一致検出回路、１２１は一致
検出回路の結果を出力する一致信号出力端子である。通
常動作時にはＲＡＭ１０１とＳＡＭ１０２とのライト転
送、リ−ド転送およびＳＡＭ１０２とシリアルデ−タ入
出力端子１０５とのシリアルデ−タ書き込み、読みだし
動作は従来例図７と同様に行われる。
をＶＲＡＭに適用した場合のシリアルポ−ト部の第２の
構成例を示す。図において、１０２はＳＡＭであり、Ｒ
ＡＭ１０１から任意の１行のデ−タを転送し、シリアル
クロック１０６によりシリアルデ−タ入出力端子１０５
へ連続的に出力するとともに、シリアルクロック１０６
によりシリアルデ−タ入出力端子１０５からのデ−タを
連続的に取り込み、ＲＡＭ１０１の任意の１行へデ−タ
を転送するためのものである。１２０はＳＡＭ１０２に
保持されたデ−タとＲＡＭ１０１から読みだした１行分
のデ−タの一致を検出する一致検出回路、１２１は一致
検出回路の結果を出力する一致信号出力端子である。通
常動作時にはＲＡＭ１０１とＳＡＭ１０２とのライト転
送、リ−ド転送およびＳＡＭ１０２とシリアルデ−タ入
出力端子１０５とのシリアルデ−タ書き込み、読みだし
動作は従来例図７と同様に行われる。
【００４９】図９におけるＲＡＭ１０１の検査について
説明する。ＲＡＭ１０１に対する検査パタ−ンの書き込
みにおいては、シリアルデ−タ入出力端子１０５からＳ
ＡＭ１０２に対してＲＡＭ１０１の１行分の任意の検査
パタ−ンの書き込みを行う。その後ＳＡＭ１０２からＲ
ＡＭ１０１のすべての行に対してライト転送を行いＲＡ
Ｍ１０１内のすべてのメモリセルへのデ−タ書き込みを
行う。次に、ランダムポ−トからＲＡＭ１０１の任意の
行に対するリ−ドサイクルを実行することにより、ＲＡ
Ｍ１０１からはＲＡＭ１０１内１行分のデ−タが出力さ
れる。ＳＡＭ１０２に１行分の検査パタ−ンが保持され
ており、ＳＡＭ１０２の保持デ−タとＲＡＭ１０１から
出力された１行分のデ−タが一致検出回路１２０に入力
される。
説明する。ＲＡＭ１０１に対する検査パタ−ンの書き込
みにおいては、シリアルデ−タ入出力端子１０５からＳ
ＡＭ１０２に対してＲＡＭ１０１の１行分の任意の検査
パタ−ンの書き込みを行う。その後ＳＡＭ１０２からＲ
ＡＭ１０１のすべての行に対してライト転送を行いＲＡ
Ｍ１０１内のすべてのメモリセルへのデ−タ書き込みを
行う。次に、ランダムポ−トからＲＡＭ１０１の任意の
行に対するリ−ドサイクルを実行することにより、ＲＡ
Ｍ１０１からはＲＡＭ１０１内１行分のデ−タが出力さ
れる。ＳＡＭ１０２に１行分の検査パタ−ンが保持され
ており、ＳＡＭ１０２の保持デ−タとＲＡＭ１０１から
出力された１行分のデ−タが一致検出回路１２０に入力
される。
【００５０】一致検出回路１２０の具体回路例を図１０
に示す。ＳＡＭ１０２の出力とＲＡＭ１０１の出力は各
ビット毎に排他論理和ゲ−ト１３０へ入力される。排他
論理和ゲ−ト１３０の出力は２つの入力が一致している
場合のみ『０』となり、一致していない場合には『１』
となる。各排他論理和ゲ−ト１３０の出力はドレインが
共通接続されたｎチャネルトランジスタ１３１に入力さ
れる。ｐチャネルトランジスタ１３２は各ｎチャネルト
ランジスタ１３１の負荷であり、一致信号出力１２１
は、すべての排他論理和ゲ−ト１３０の出力が『０』で
あり、すべてのｎチャネルトランジスタ１３１がオフし
ている場合のみ『１』となり、いずれかの排他論理和ゲ
−ト１３０の出力が『１』で、それに接続されるｎチャ
ネルトランジスタ１３１がオンする場合には『０』とな
るので、ＳＡＭ１０２の保持デ−タとＲＡＭ１０１から
出力された１行分のデ−タがすべて一致しているかどう
かを検出できる。ランダムポ−トからＲＡＭ１０１に対
するリ−ドサイクルをすべての行に対して行い、上記と
同様の一致検出を行うことにより、ＲＡＭ１０１のすべ
てのメモリセルに対する書き込み、読みだし検査を実行
することができる。
に示す。ＳＡＭ１０２の出力とＲＡＭ１０１の出力は各
ビット毎に排他論理和ゲ−ト１３０へ入力される。排他
論理和ゲ−ト１３０の出力は２つの入力が一致している
場合のみ『０』となり、一致していない場合には『１』
となる。各排他論理和ゲ−ト１３０の出力はドレインが
共通接続されたｎチャネルトランジスタ１３１に入力さ
れる。ｐチャネルトランジスタ１３２は各ｎチャネルト
ランジスタ１３１の負荷であり、一致信号出力１２１
は、すべての排他論理和ゲ−ト１３０の出力が『０』で
あり、すべてのｎチャネルトランジスタ１３１がオフし
ている場合のみ『１』となり、いずれかの排他論理和ゲ
−ト１３０の出力が『１』で、それに接続されるｎチャ
ネルトランジスタ１３１がオンする場合には『０』とな
るので、ＳＡＭ１０２の保持デ−タとＲＡＭ１０１から
出力された１行分のデ−タがすべて一致しているかどう
かを検出できる。ランダムポ−トからＲＡＭ１０１に対
するリ−ドサイクルをすべての行に対して行い、上記と
同様の一致検出を行うことにより、ＲＡＭ１０１のすべ
てのメモリセルに対する書き込み、読みだし検査を実行
することができる。
【００５１】このように図９に示す構成例によれば、Ｒ
ＡＭ１０１に対する検査データの書き込みを行単位で行
うことができるとともに、ＲＡＭ１０１からの読みだし
データを行単位で検査することができるので検査時間を
大幅に短縮することができる。
ＡＭ１０１に対する検査データの書き込みを行単位で行
うことができるとともに、ＲＡＭ１０１からの読みだし
データを行単位で検査することができるので検査時間を
大幅に短縮することができる。
【００５２】ここで図８および図９に示す回路構成例に
おいては、ＲＡＭ１０１からの読みだしデータを検査す
るための検査データを図８ではシリアルデータレジスタ
１１０に、図９ではＳＡＭ１０２に保持しているため、
ＲＡＭ１０１へ書き込む検査データとしては各行に対し
て同一のデータでなければならない。ＲＡＭ１０１へ書
き込む検査データを各行に対して任意に設定できるよう
にするための構成を図１１、図１２および図１３に示
す。図１１、図１２および図１３に本発明半導体記憶装
置をＶＲＡＭに適用した場合のシリアルポ−ト部の第
３、第４および第５の構成例を示す。
おいては、ＲＡＭ１０１からの読みだしデータを検査す
るための検査データを図８ではシリアルデータレジスタ
１１０に、図９ではＳＡＭ１０２に保持しているため、
ＲＡＭ１０１へ書き込む検査データとしては各行に対し
て同一のデータでなければならない。ＲＡＭ１０１へ書
き込む検査データを各行に対して任意に設定できるよう
にするための構成を図１１、図１２および図１３に示
す。図１１、図１２および図１３に本発明半導体記憶装
置をＶＲＡＭに適用した場合のシリアルポ−ト部の第
３、第４および第５の構成例を示す。
【００５３】（実施例７）図１１において、１０２はＳ
ＡＭであり、ＲＡＭ１０１から任意の１行のデ−タを読
みだし、シリアルクロック１０６によりシリアルデ−タ
入出力端子１０５へ連続的に出力するとともに、シリア
ルクロック１０６によりシリアルデ−タ入出力端子１０
５からのデ−タを連続的に取り込み、ＲＡＭ１０１の任
意の１行へデ−タを書き込むためのものである。１４０
はＲＡＭ１０１から読みだされた１行分の読みだしデ−
タのすべてのビットが同一の値であることを検出する
『０』および『１』一致検出回路、１４１は『１』の一
致結果を出力する『１』一致信号出力端子、１４２は
『０』の一致結果を出力する『０』一致信号出力端子で
ある。ここで、『０』および『１』一致検出回路１４０
は図１に示す『０』および『１』一致検出回路５０と同
一の回路構成であり、図１と同様の動作を行う。また、
通常動作時にはＲＡＭ１０１とＳＡＭ１０２とのライト
転送、リ−ド転送およびＳＡＭ１０２とシリアルデ−タ
入出力端子１０５とのシリアルデ−タ書き込み、読みだ
し動作は従来例図７と同様に行われる。
ＡＭであり、ＲＡＭ１０１から任意の１行のデ−タを読
みだし、シリアルクロック１０６によりシリアルデ−タ
入出力端子１０５へ連続的に出力するとともに、シリア
ルクロック１０６によりシリアルデ−タ入出力端子１０
５からのデ−タを連続的に取り込み、ＲＡＭ１０１の任
意の１行へデ−タを書き込むためのものである。１４０
はＲＡＭ１０１から読みだされた１行分の読みだしデ−
タのすべてのビットが同一の値であることを検出する
『０』および『１』一致検出回路、１４１は『１』の一
致結果を出力する『１』一致信号出力端子、１４２は
『０』の一致結果を出力する『０』一致信号出力端子で
ある。ここで、『０』および『１』一致検出回路１４０
は図１に示す『０』および『１』一致検出回路５０と同
一の回路構成であり、図１と同様の動作を行う。また、
通常動作時にはＲＡＭ１０１とＳＡＭ１０２とのライト
転送、リ−ド転送およびＳＡＭ１０２とシリアルデ−タ
入出力端子１０５とのシリアルデ−タ書き込み、読みだ
し動作は従来例図７と同様に行われる。
【００５４】図１１におけるＲＡＭ１０１の検査につい
て説明する。ＲＡＭ１０１に対する検査パタ−ンの書き
込みにおいては、シリアルデ−タ入出力端子１０５から
ＳＡＭ１０２に対してＲＡＭ１０１の１行分すべてが
『０』となる検査パタ−ンの書き込みを行う。その後Ｓ
ＡＭ１０２からＲＡＭ１０１の任意の行に対してライト
転送を行いＲＡＭ１０１内の任意の行のメモリセルへの
デ−タ『０』の書き込みを行う。次に、シリアルデ−タ
入出力端子１０５からＳＡＭ１０２に対してＲＡＭ１０
１の１行分すべてが『１』となる検査パタ−ンの書き込
みを行う。その後ＳＡＭ１０２からＲＡＭ１０１の任意
の行に対してライト転送を行いＲＡＭ１０１内の任意の
行のメモリセルへのデ−タ『１』の書き込みを行う。
て説明する。ＲＡＭ１０１に対する検査パタ−ンの書き
込みにおいては、シリアルデ−タ入出力端子１０５から
ＳＡＭ１０２に対してＲＡＭ１０１の１行分すべてが
『０』となる検査パタ−ンの書き込みを行う。その後Ｓ
ＡＭ１０２からＲＡＭ１０１の任意の行に対してライト
転送を行いＲＡＭ１０１内の任意の行のメモリセルへの
デ−タ『０』の書き込みを行う。次に、シリアルデ−タ
入出力端子１０５からＳＡＭ１０２に対してＲＡＭ１０
１の１行分すべてが『１』となる検査パタ−ンの書き込
みを行う。その後ＳＡＭ１０２からＲＡＭ１０１の任意
の行に対してライト転送を行いＲＡＭ１０１内の任意の
行のメモリセルへのデ−タ『１』の書き込みを行う。
【００５５】ランダムポ−トからＲＡＭ１０１の任意の
行に対するリ−ドサイクルを実行することにより、ＲＡ
Ｍ１０１からはＲＡＭ１０１内１行分のデ−タが出力さ
れ『０』および『１』一致検出回路１４０に入力され
る。『０』および『１』一致検出回路１４０は図１での
説明のように、ＲＡＭ１０１から読みだした１行分のデ
−タがすべて『０』あるいはすべて『１』の場合に一致
信号を『１』一致信号出力端子１４１および『０』一致
信号出力端子１４２へ出力する。したがって図６（ａ）
〜（ｄ）に示すパターンデータを用いての検査におい
て、ＲＡＭ１０１へのデータ書き込みおよびＲＡＭ１０
１から読みだしたデータの検査を行単位で行うことがで
きる。
行に対するリ−ドサイクルを実行することにより、ＲＡ
Ｍ１０１からはＲＡＭ１０１内１行分のデ−タが出力さ
れ『０』および『１』一致検出回路１４０に入力され
る。『０』および『１』一致検出回路１４０は図１での
説明のように、ＲＡＭ１０１から読みだした１行分のデ
−タがすべて『０』あるいはすべて『１』の場合に一致
信号を『１』一致信号出力端子１４１および『０』一致
信号出力端子１４２へ出力する。したがって図６（ａ）
〜（ｄ）に示すパターンデータを用いての検査におい
て、ＲＡＭ１０１へのデータ書き込みおよびＲＡＭ１０
１から読みだしたデータの検査を行単位で行うことがで
きる。
【００５６】（実施例８）図１２において、１５０はＲ
ＡＭ１０１から読みだされた１行分の読みだしデ−タが
任意のパターンであることを検出するデータパターン一
致検出回路、１５１は一致結果を出力するデータパター
ン一致信号出力端子、１５２は反転データパターンの一
致結果を出力する反転データパターン一致信号出力端子
である。ここで、データパターン一致検出回路１５０は
図４に示すデータパターン一致検出回路７０と同一の回
路構成であり、図４と同様の動作を行う。また、通常動
作時にはＲＡＭ１０１とＳＡＭ１０２とのライト転送、
リ−ド転送およびＳＡＭ１０２とシリアルデ−タ入出力
端子１０５とのシリアルデ−タ書き込み、読みだし動作
は従来例図７と同様に行われる。
ＡＭ１０１から読みだされた１行分の読みだしデ−タが
任意のパターンであることを検出するデータパターン一
致検出回路、１５１は一致結果を出力するデータパター
ン一致信号出力端子、１５２は反転データパターンの一
致結果を出力する反転データパターン一致信号出力端子
である。ここで、データパターン一致検出回路１５０は
図４に示すデータパターン一致検出回路７０と同一の回
路構成であり、図４と同様の動作を行う。また、通常動
作時にはＲＡＭ１０１とＳＡＭ１０２とのライト転送、
リ−ド転送およびＳＡＭ１０２とシリアルデ−タ入出力
端子１０５とのシリアルデ−タ書き込み、読みだし動作
は従来例図７と同様に行われる。
【００５７】図１２におけるＲＡＭ１０１の検査につい
て説明する。ＲＡＭ１０１に対する検査パタ−ンの書き
込みにおいては、シリアルデ−タ入出力端子１０５から
ＳＡＭ１０２に対してＲＡＭ１０１の１行分に対応する
任意の検査パタ−ンの書き込みを行う。その後ＳＡＭ１
０２からＲＡＭ１０１の任意の行に対してライト転送を
行いＲＡＭ１０１内の任意の行のメモリセルへのデ−タ
パターンの書き込みを行う。次に、シリアルデ−タ入出
力端子１０５からＳＡＭ１０２に対してＲＡＭ１０１の
１行分に対応する反転検査パタ−ンの書き込みを行う。
その後ＳＡＭ１０２からＲＡＭ１０１の任意の行に対し
てライト転送を行いＲＡＭ１０１内の任意の行のメモリ
セルへの反転データパタ−ンの書き込みを行う。
て説明する。ＲＡＭ１０１に対する検査パタ−ンの書き
込みにおいては、シリアルデ−タ入出力端子１０５から
ＳＡＭ１０２に対してＲＡＭ１０１の１行分に対応する
任意の検査パタ−ンの書き込みを行う。その後ＳＡＭ１
０２からＲＡＭ１０１の任意の行に対してライト転送を
行いＲＡＭ１０１内の任意の行のメモリセルへのデ−タ
パターンの書き込みを行う。次に、シリアルデ−タ入出
力端子１０５からＳＡＭ１０２に対してＲＡＭ１０１の
１行分に対応する反転検査パタ−ンの書き込みを行う。
その後ＳＡＭ１０２からＲＡＭ１０１の任意の行に対し
てライト転送を行いＲＡＭ１０１内の任意の行のメモリ
セルへの反転データパタ−ンの書き込みを行う。
【００５８】ランダムポ−トからＲＡＭ１０１の任意の
行に対するリ−ドサイクルを実行することにより、ＲＡ
Ｍ１０１からはＲＡＭ１０１内１行分のデ−タが出力さ
れデータパターン一致検出回路１５０に入力される。デ
ータパターン一致検出回路１５０は図４での説明のよう
に、ＲＡＭ１０１から読みだした１行分のデ−タが任意
のデータパターンあるいは反転データパターンの場合に
一致信号をデータパターン一致信号出力端子１５１およ
び反転データパターン一致信号出力端子１５２へ出力す
る。したがって図６（ｅ）〜（ｈ）に示すパターンデー
タを用いての検査において、ＲＡＭ１０１へのデータ書
き込みおよびＲＡＭ１０１から読みだしたデータの検査
を行単位で行うことができる。
行に対するリ−ドサイクルを実行することにより、ＲＡ
Ｍ１０１からはＲＡＭ１０１内１行分のデ−タが出力さ
れデータパターン一致検出回路１５０に入力される。デ
ータパターン一致検出回路１５０は図４での説明のよう
に、ＲＡＭ１０１から読みだした１行分のデ−タが任意
のデータパターンあるいは反転データパターンの場合に
一致信号をデータパターン一致信号出力端子１５１およ
び反転データパターン一致信号出力端子１５２へ出力す
る。したがって図６（ｅ）〜（ｈ）に示すパターンデー
タを用いての検査において、ＲＡＭ１０１へのデータ書
き込みおよびＲＡＭ１０１から読みだしたデータの検査
を行単位で行うことができる。
【００５９】（実施例９）図１３において、１６０はＲ
ＡＭ１０１から読みだされた１行分の読みだしデ−タの
奇数および偶数ビットがすべて同一であることを検出す
る奇数および偶数に分割された『０』および『１』一致
検出回路、１６１は一致結果を出力する一致信号出力端
子である。ここで、奇数および偶数に分割された『０』
および『１』一致検出回路１６０は図５に示す奇数およ
び偶数に分割された『０』および『１』一致検出回路８
０と同一の回路構成であり、図５と同様の動作を行う。
また、通常動作時にはＲＡＭ１０１とＳＡＭ１０２との
ライト転送、リ−ド転送およびＳＡＭ１０２とシリアル
デ−タ入出力端子１０５とのシリアルデ−タ書き込み、
読みだし動作は従来例図７と同様に行われる。
ＡＭ１０１から読みだされた１行分の読みだしデ−タの
奇数および偶数ビットがすべて同一であることを検出す
る奇数および偶数に分割された『０』および『１』一致
検出回路、１６１は一致結果を出力する一致信号出力端
子である。ここで、奇数および偶数に分割された『０』
および『１』一致検出回路１６０は図５に示す奇数およ
び偶数に分割された『０』および『１』一致検出回路８
０と同一の回路構成であり、図５と同様の動作を行う。
また、通常動作時にはＲＡＭ１０１とＳＡＭ１０２との
ライト転送、リ−ド転送およびＳＡＭ１０２とシリアル
デ−タ入出力端子１０５とのシリアルデ−タ書き込み、
読みだし動作は従来例図７と同様に行われる。
【００６０】図１３におけるＲＡＭ１０１の検査につい
て説明する。ＲＡＭ１０１に対する検査パタ−ンの書き
込みにおいては、シリアルデ−タ入出力端子１０５から
ＳＡＭ１０２に対してＲＡＭ１０１の１行分に対応する
データとして図６（ａ）〜（ｈ）に示す検査パタ−ンの
いずれかの書き込みを行う。その後ＳＡＭ１０２からＲ
ＡＭ１０１の任意の行に対してライト転送を行いＲＡＭ
１０１内の任意の行のメモリセルへのデ−タパターンの
書き込みを行う。このようにして、シリアルデ−タ入出
力端子１０５からＳＡＭ１０２に対してＲＡＭ１０１の
１行分に対応するデータとして必要なデータパターンの
書き込みを行い、ＲＡＭ１０１のすべての行に対してラ
イト転送を行いＲＡＭ１０１内のすべての行のメモリセ
ルへ必要なデータパタ−ンの書き込みを行う。
て説明する。ＲＡＭ１０１に対する検査パタ−ンの書き
込みにおいては、シリアルデ−タ入出力端子１０５から
ＳＡＭ１０２に対してＲＡＭ１０１の１行分に対応する
データとして図６（ａ）〜（ｈ）に示す検査パタ−ンの
いずれかの書き込みを行う。その後ＳＡＭ１０２からＲ
ＡＭ１０１の任意の行に対してライト転送を行いＲＡＭ
１０１内の任意の行のメモリセルへのデ−タパターンの
書き込みを行う。このようにして、シリアルデ−タ入出
力端子１０５からＳＡＭ１０２に対してＲＡＭ１０１の
１行分に対応するデータとして必要なデータパターンの
書き込みを行い、ＲＡＭ１０１のすべての行に対してラ
イト転送を行いＲＡＭ１０１内のすべての行のメモリセ
ルへ必要なデータパタ−ンの書き込みを行う。
【００６１】ランダムポ−トからＲＡＭ１０１の任意の
行に対するリ−ドサイクルを実行することにより、ＲＡ
Ｍ１０１からはＲＡＭ１０１内１行分のデ−タが出力さ
れ奇数および偶数に分割された『０』および『１』一致
検出回路１６０に入力される。奇数および偶数に分割さ
れた『０』および『１』一致検出回路８０は図５での説
明のように、ＲＡＭ１０１から読みだした１行分のデ−
タが期待のデータパターンである場合に一致信号を一致
信号出力端子１６１へ出力する。テストモード選択信号
入力端子からの制御信号により、ＲＡＭ１０１からの読
みだし行に応じて奇数および偶数に分割された『０』お
よび『１』一致検出回路１６０を制御することにより、
図６（ａ）〜（ｈ）に示すパターンデータを用いての連
続的な検査において、ＲＡＭ１０１へのデータ書き込み
およびＲＡＭ１０１から読みだしたデータの検査を行単
位で行うことができる。
行に対するリ−ドサイクルを実行することにより、ＲＡ
Ｍ１０１からはＲＡＭ１０１内１行分のデ−タが出力さ
れ奇数および偶数に分割された『０』および『１』一致
検出回路１６０に入力される。奇数および偶数に分割さ
れた『０』および『１』一致検出回路８０は図５での説
明のように、ＲＡＭ１０１から読みだした１行分のデ−
タが期待のデータパターンである場合に一致信号を一致
信号出力端子１６１へ出力する。テストモード選択信号
入力端子からの制御信号により、ＲＡＭ１０１からの読
みだし行に応じて奇数および偶数に分割された『０』お
よび『１』一致検出回路１６０を制御することにより、
図６（ａ）〜（ｈ）に示すパターンデータを用いての連
続的な検査において、ＲＡＭ１０１へのデータ書き込み
およびＲＡＭ１０１から読みだしたデータの検査を行単
位で行うことができる。
【００６２】
【発明の効果】以上説明したように本発明によれば、ダ
イナミック・ランダム・アクセス・メモリおよびスタテ
ィク・ランダム・アクセス・メモリにおいては、各ビッ
トラインに１個のトランジスタを用いる簡単な構成で、
メモリセルアレイから読出したデータの正誤および一致
の確認がワードラインに接続された１行のメモリセル単
位で行うことができ、ビデオメモリにおいては、ランダ
ムアクセスメモリへの検査データ書き込みを行単位で行
うとともに、ランダムアクセスメモリのメモリセルアレ
イから読出したデータの正誤および一致の確認がワード
ラインに接続された１行のメモリセル単位で行うことが
できるので検査時間の大幅な短縮が実現でき、実用的に
極めて有用である。
イナミック・ランダム・アクセス・メモリおよびスタテ
ィク・ランダム・アクセス・メモリにおいては、各ビッ
トラインに１個のトランジスタを用いる簡単な構成で、
メモリセルアレイから読出したデータの正誤および一致
の確認がワードラインに接続された１行のメモリセル単
位で行うことができ、ビデオメモリにおいては、ランダ
ムアクセスメモリへの検査データ書き込みを行単位で行
うとともに、ランダムアクセスメモリのメモリセルアレ
イから読出したデータの正誤および一致の確認がワード
ラインに接続された１行のメモリセル単位で行うことが
できるので検査時間の大幅な短縮が実現でき、実用的に
極めて有用である。
【図１】本発明のＤＲＡＭにおける第１の実施例のメモ
リセルアレイ部の構成図
リセルアレイ部の構成図
【図２】従来のＤＲＡＭメモリセルアレイ部の構成図
【図３】本発明のＤＲＡＭにおける第２の実施例のメモ
リセルアレイ部の構成図
リセルアレイ部の構成図
【図４】本発明のＤＲＡＭにおける第３の実施例のメモ
リセルアレイ部の構成図
リセルアレイ部の構成図
【図５】本発明のＤＲＡＭにおける第４の実施例のメモ
リセルアレイ部の構成図
リセルアレイ部の構成図
【図６】メモリ検査データパターンの説明図
【図７】従来のＶＲＡＭの構成図
【図８】本発明のＶＲＡＭにおける第１の実施例の構成
図
図
【図９】本発明のＶＲＡＭにおける第２の実施例の構成
図
図
【図１０】本発明のＶＲＡＭにおける第２の実施例での
一致検出回路の構成図
一致検出回路の構成図
【図１１】本発明のＶＲＡＭにおける第３の実施例の構
成図
成図
【図１２】本発明のＶＲＡＭにおける第４の実施例の構
成図
成図
【図１３】本発明のＶＲＡＭにおける第５の実施例の構
成図
成図
１ メモリセルアレイ ２ センスアンプ ３ カラム選択ゲート ４ 内部データバス ５、８ 複数のｎチャネルトランジスタ １９、２０ 負荷ｐチャネルトランジスタ
Claims (9)
- 【請求項１】格子状に配置されたメモリセルから成るメ
モリセルアレイを備え、前記メモリセルアレイからのデ
ータ読みだし時にワードラインにより行単位で選択され
る複数のメモリセルと、該行単位で選択される複数のメ
モリセルが接続されるビット線に接続され、前記ビット
線の電位を増幅する１ワード線に接続されるメモリセル
と同数の相補出力を有するセンスアンプ（２）と、入力
アドレスに応じて前記１ワード線に接続されるメモリセ
ルと同数のセンスアンプに接続され、該センスアンプを
データバス（４）に選択的に接続するカラム選択ゲート
（３）とを備えた半導体記憶装置において、ドレインが共通接続され、前記センスアンプ（２）の正
相出力と前記カラム選択（３）との接続点にゲートが接
続される第１のトランジスタ群（５）と、 ドレインが共通接続され、前記センスアンプ（２）の逆
相出力と前記カラム選択（３）との接続点にゲートが接
続される第２のトランジスタ群（８）と、 前記第１のトランジスタ群（５）の共通ドレインに接続
される第１の負荷トランジスタと 前記第２のトランジス
タ群（８）の共通ドレインに接続される第２の負荷トラ
ンジスタと を備えたことを特徴とする半導体記憶装置。 - 【請求項２】格子状に配置されたメモリセルから成るメ
モリセルアレイを備え、前記メモリセルアレイからのデ
ータ読みだし時にワードラインにより行単位で選択され
る複数のメモリセルと、該行単位で選択される複数のメ
モリセルが接続されるビット線に接続され、前記ビット
線の電位を増幅する１ワード線に接続されるメモリセル
と同数の相補出力を有するセンスアンプ（２）と、入力
アドレスに応じて前記１ワード線に接続されるメモリセ
ルと同数のセンスアンプに接続され、該センスアンプを
データバス（４）に選択的に接続するカラム選択ゲート
（３）とを備えた半導体記憶装置において、 奇数番目のトランジスタのドレインが第１の共通ドレイ
ン線に接続されるとともに、偶数番目のトランジスタの
ドレインが第２の共通ドレイン線に接続され、前記セン
スアンプ（２）の正相の出力と前記カラム選択（３）と
の接続点にゲート が接続される第１のトランジスタ群
（５）と、 奇数番目のトランジスタのドレインが前記第２の共通ド
レイン線に接続されるとともに、偶数番目のトランジス
タのドレインが前記第１の共通ドレイン線に接続され、
前記センスアンプ（２）の逆相の出力と前記カラム選択
（３）との接続点にゲートが接続される第２のトランジ
スタ群（８）と、 前記第１の共通ドレイン線に接続される第１の負荷トラ
ンジスタと、前記第２の共通ドレイン線に接続される第
２の負荷トランジスタとを備えた ことを特徴とする半導
体記憶装置。 - 【請求項３】格子状に配置されたメモリセルから成るメ
モリセルアレイを備え、前記メモリセルアレイからのデ
ータ読みだし時にワードラインにより行単位で選択され
る複数のメモリセルと、該行単位で選択される複数のメ
モリセルが接続されるビット線に接続され、前記ビット
線の電位を増幅する１ワード線に接続されるメモリセル
と同数の相補出力を有するセンスアンプ（２）と、入力
アドレスに応じて前記１ワード線に接続されるメモリセ
ルと同数のセンスアンプに接続され、該センスアンプを
データバス（４）に選択的に接続するカラム選択ゲート
（３）とを備えた半導体記憶装置において、 奇数番目のトランジスタのドレインが第１の共通ドレイ
ン線に接続されるとともに、偶数番目のトランジスタの
ドレインが第２の共通ドレイン線に接続され、前記セン
スアンプ（２）の正相の出力と前記カラム選択（３）と
の接続点にゲートが接続される第１のトランジスタ群
（５）と、 奇数番目のトランジスタのドレインが前記第３の共通ド
レイン線に接続されるとともに、偶数番目のトランジス
タのドレインが前記第４の共通ドレイン線に接続され、
前記センスアンプ（２）の逆相の出力と前記カラム選択
（３）との接続点にゲートが接続される第２のトランジ
スタ群（８）と、 前記第１の共通ドレイン線に接続される第１の負荷トラ
ンジスタと、 前記第２の共通ドレイン線に接続される第２の負荷トラ
ンジスタと、 前記第３の共通ドレイン線に接続される第３の負荷トラ
ンジスタと、 前記第４の共通ドレイン線に接続される第４の負荷トラ
ンジスタと、 前記第１、第２、第３および第４の共通ドレイン線の論
理レベルを組み合わせ るための複数の論理回路（２７，
２８，２９，３０）と、 前記複数の論理回路の出力を選択的に出力するための選
択回路（３１）とを備えた ことを特徴とする半導体記憶
装置。 - 【請求項４】格子状に配置されたメモリセルから成るメ
モリセルアレイを備えたランダムアクセスメモリとシリ
アルアクセスメモリを有する半導体記憶装置において、
シリアルデ−タレジスタと、前記シリアルアクセスメモ
リの出力と前記シリアルデ−タレジスタの出力を比較す
る比較器と、前記シリアルアクセスメモリの出力と前記
比較器の出力を切り換えてシリアルデ−タ入出力端子へ
接続する切り換え回路を備えたことを特徴とする半導体
記憶装置。 - 【請求項５】格子状に配置されたメモリセルから成るメ
モリセルアレイを備えたランダムアクセスメモリとシリ
アルアクセスメモリを有する半導体記憶装置において、
前記シリアルアクセスメモリの出力と前記ランダムアク
セスメモリの出力の一致を検出する一致検出回路と、前
記一致検出回路の検出結果を出力する出力端子（１２
１）を備えたことを特徴とする半導体記憶装置。 - 【請求項６】一致検出回路が、複数の排他論理和ゲ−ト
と、ドレインが共通接続された複数のトランジスタより
なることを特徴とする請求項５記載の半導体記憶装置。 - 【請求項７】格子状に配置されたメモリセルから成るメ
モリセルアレイを備え、前記メモリセルアレイからのデ
ータ読みだし時にワードラインにより行単位で選択され
る複数のメモリセルと、該行単位で選択される複数のメ
モリセルが接続されるビット線に接続され、前記ビット
線の電位を増幅する１ワード線に接続されるメモリセル
と同数の相補出力を有するセンスアンプ（２）と、入力
アドレスに応じて前記１ワード線に接続されるメモリセ
ルと同数のセンスアンプに接続され、該センスアンプを
データバス（４）に選択的に接続するカラム選択ゲート
（３）と備えたランダムアクセスメモリとシリアルアク
セスメモリを有する半導体記憶装置において、 前記シリアルアクセスメモリにテストデータを入力する
手段と、 シリアルアクセスメモリから前記ランダムアクセスメモ
リへテストデータを転送する手段と、 奇数番目のトランジスタのドレインが第１の共通ドレイ
ン線に接続されるとともに、偶数番目のトランジスタの
ドレインが第２の共通ドレイン線に接続され、前記セン
スアンプ（２）の正相の出力と前記カラム選択（３）と
の接続点にゲートが接続される第１のトランジスタ群
（５）と、 奇数番目のトランジスタのドレインが前記第２の共通ド
レイン線に接続されるとともに、偶数番目のトランジス
タのドレインが前記第１の共通ドレイン線に接続され、
前記センスアンプ（２）の逆相の出力と前記カラム選択
（３）との接続点にゲートが接続される第２のトランジ
スタ群（８）と、 前記第１の共通ドレイン線に接続される第１の負荷トラ
ンジスタと、 前記第２の共通ドレイン線に接続される第２の負荷トラ
ンジスタとを備えた ことを特徴とする半導体記憶装置。 - 【請求項８】格子状に配置されたメモリセルから成るメ
モリセルアレイを備え、前記メモリセルアレイからのデ
ータ読みだし時にワードラインにより行単位で選択され
る複数のメモリセルと、該行単位で選択される複数のメ
モリセルが接続されるビット線に接続され、前記ビット
線の電位を増幅する１ワード線に接続されるメモリセル
と同数の相補出力を有するセンスアンプ（２）と、入力
アドレスに応じて前記１ワード線に接続されるメモリセ
ルと同数のセンスアンプに接続され、該センスアンプを
データバス（４）に選択的に接続するカラム選択ゲート
（３）と備えたランダムアクセスメモリとシリアルアク
セスメモリを有する半導体記憶装置において、 前記シリアルアクセスメモリにテストデータを入力する
手段と、 シリアルアクセスメモリから前記ランダムアクセスメモ
リへテストデータを転送する手段と、 ドレインが共通接続され、前記センスアンプ（２）の正
相出力と前記カラム選択（３）との接続点にゲートが接
続される第１のトランジスタ群（５）と、 ドレインが共通接続され、前記センスアンプ（２）の逆
相出力と前記カラム選択（３）との接続点にゲートが接
続される第２のトランジスタ群（８）と、 前記第１のトランジスタ群（５）の共通ドレインに接続
される第１の負荷トランジスタと 前記第２のトランジス
タ群（８）の共通ドレインに接続される第２の負荷トラ
ンジスタと を備えたことを特徴とする半導体記憶装置。 - 【請求項９】格子状に配置されたメモリセルから成るメ
モリセルアレイを備え、前記メモリセルアレイからのデ
ータ読みだし時にワードラインにより行単位で選択され
る複数のメモリセルと、該行単位で選択される複数のメ
モリセルが接続されるビット線に接続され、前記ビット
線の電位を増幅する１ワード線に接続されるメモリセル
と同数の相補出力を有するセンスアンプ（２）と、入力
アドレスに応じて前記１ワード線に接続されるメモリセ
ルと同数のセンスアンプに接続され、該センスアンプを
データバス（４）に選択的に接続するカラム選択ゲート
（３）と備えたランダムアクセスメモリとシリアルアク
セスメモリを有する半導体記憶装置において、 前記シリアルアクセスメモリにテストデータを入力する
手段と、 シリアルアクセスメモリから前記ランダムアクセスメモ
リへテストデータを転送する手段と、 奇数番目のトランジスタのドレインが第１の共通ドレイ
ン線に接続されるとともに、偶数番目のトランジスタの
ドレインが第２の共通ドレイン線に接続され、前記セン
スアンプ（２）の正相の出力と前記カラム選択（３）と
の接続点にゲートが接続される第１のトランジスタ群
（５）と、 奇数番目のトランジスタのドレインが前記第３の共通ド
レイン線に接続されるとともに、偶数番目のトランジス
タのドレインが前記第４の共通ドレイン線に接続され、
前記センスアンプ（２）の逆相の出力と前記カラム選択
（３）との接続点にゲートが接続される第２のトランジ
スタ群（８）と、 前記第１の共通ドレイン線に接続される第１の負荷トラ
ンジスタと、 前記第２の共通ドレイン線に接続される第２の負荷トラ
ンジスタと、 前記第３の共通ドレイン線に接続される第３の負荷トラ
ンジスタと、 前記第４の共通ドレイン線に接続される第４の負荷トラ
ンジスタと、 前記第１、第２、第３および第４の共通ドレイン線の論
理レベルを組み合わせるための複数の論理回路（２７，
２８，２９，３０）と、 前記複数の論理回路の出力を選択的に出力するための選
択回路（３１）と を備えたことを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04128531A JP3106686B2 (ja) | 1991-08-08 | 1992-05-21 | 半導体記憶装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19912991 | 1991-08-08 | ||
| JP3-199129 | 1991-08-08 | ||
| JP3-289687 | 1991-11-06 | ||
| JP28968791 | 1991-11-06 | ||
| JP04128531A JP3106686B2 (ja) | 1991-08-08 | 1992-05-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05182496A JPH05182496A (ja) | 1993-07-23 |
| JP3106686B2 true JP3106686B2 (ja) | 2000-11-06 |
Family
ID=27315768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04128531A Expired - Fee Related JP3106686B2 (ja) | 1991-08-08 | 1992-05-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3106686B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007207319A (ja) * | 2006-01-31 | 2007-08-16 | Toshiba Corp | 半導体記憶装置 |
-
1992
- 1992-05-21 JP JP04128531A patent/JP3106686B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05182496A (ja) | 1993-07-23 |
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