KR950005515B1 - 반도체 기억장치 - Google Patents

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KR950005515B1
KR950005515B1 KR1019920001914A KR920001914A KR950005515B1 KR 950005515 B1 KR950005515 B1 KR 950005515B1 KR 1019920001914 A KR1019920001914 A KR 1019920001914A KR 920001914 A KR920001914 A KR 920001914A KR 950005515 B1 KR950005515 B1 KR 950005515B1
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토류 후루야마
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가부시기가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 본 발명에 따른 DRAM(현재 제안중)의 일예를 나타내는 회로도.
제2도는 제1도의 DRAM의 동작의 일예를 나타내는 타이밍 파형도.
제3도는 제1도중의 레지스터의 엘리먼트(element)의 일예를 나타내는 회로도.
제4도는 제1도중의 레지스터의 엘리먼트의 다른예를 나타내는 회로도.
제5도는 제4도의 엘리먼트와 상이한 구체예를 나타내는 회로도.
제6도는 본 발명에 따른 DRAM(현재 제안중)의 다른 예를 나타내는 회로도.
제7도는 제6도의 DRAM의 동작의 일예를 나타내는 타이밍 파형도.
제8도는 본 발명에 따른 DRAM(현재 제안중)의 또다른 예를 나타내는 회로도.
제9도는 제8도의 DRAM의 동작의 일예를 나타내는 타이밍 파형도.
제10도는 본 발명의 제1실시예에 관한 캐시(cash)탑재형의 DRAM의 일부를 나타내는 회로도.
제11도는 제10도의 DRAM의 동작의 일예를 나타내는 타이밍 파형도.
제12도는 본 발명의 제2실시예에 관한 캐시 탑재형의 DRAM의 일부를 나타내는 회로도.
제13도는 본 발명의 제3실시예에 관한 캐시 탑재형의 DRAM의 일부를 나타내는 회로도.
제14도는 본 발명의 제4실시예에 관한 캐시 탑재형의 DRAM의 일부를 나타내는 회로도.
제15도는 제14도중의 레지스터 엘리먼트의 다른 예를 나타내는 회로도.
제16도는 제1도의 회로를 싱글엔드형 센스앰프 구성으로한 일예를 나타내는 회로도.
제17도는 제6도의 회로를 싱글엔드형 센스앰프 구성으로한 일예를 나타내는 회로도.
제18도는 제8도의 회로를 싱글엔드형 센스앰프 구성으로한 일예를 나타내는 회로도.
제19도는 제10도의 회로를 싱글엔드형 센스앰프 구성으로한 일예를 나타내는 회로도.
제20도는 제15도의 회로를 싱글엔드형 센스앰프 구성으로한 일예를 나타내는 회로도.
제21도는 제12도의 회로를 싱글엔드형 센스앰프 구성으로한 일예를 나타내는 회로도.
제22도는 제13도의 회로를 싱글엔드형 센스앰프 구성으로한 일예를 나타내는 회로도.
제23도는 현재 제안되고 있고 반도체 메모리 셀의 일예를 나타내는 등가 회로도.
제24도는 현재 제안되고 있고 반도체 메모리 셀의 다른 예를 나타내는 등가회로도.
* 도면의 주요부분에 대한 부호의 설명
MC : 메모리 셀 N1 : 제1의 독출/기록노드
N2 : 제2의 독출/기록노드 5 : 메모리 셀의 MOS트랜지스터
C1~C4 : 메모리 셀의 정조기억용의 커패시터 WL1~WL5 : 워드선
BL./BL : 비트선
REG1~REG4 : 레지스터의 격납 엘리먼트
REG : 레지스터
RL1~RL4 : 레지스터의 제어신호선
SA, SA1~SA4 : 센스앰프 ψ1~ψ4 : 센스앰프 제어신호선
본 발명은 반도체 기억장치에 관한 것으로서, 특히 직렬 접속된 복수의 MOS트랜지스터와 그들의 각 일단에 각각 일단이 접속된 정보기억용의 커패시터를 구비하는 다이나믹형 메모리 셀의 어레이를 갖는 다이나믹형 랜덤 액세스 메모리(DRAM)에 있어서, 메모리 셀에서 시계열로 독출되는 정보를 일시격납하는 격납수단을 캐시 메모리로서 사용하는 기술에 관한 것이다.
현재 실용화 되고 있는 DRAM의 메모리 셀은 워드선 및 비트선에 접속되는 1개의 트랜지스터게이트용 MOS(절연게이트형)트랜지스터와 이에 접속되는 1개의 정보기억용 커패시터로 구성되어 있다.
한편 반도체 메모리 셀로서 보다 높은 집적도를 달성하고 비트단가를 저감하는 일이 요구되고 있다. 이와 같은 사정에 비추어 본 발명자는 예먼대 제23도 혹은 제24도에 나타낸 바와 같은 새로운 구성의 다이나믹형 메모리 셀을 제안하였다(본원 출원인에 관계한 일본국 특원평 2~104576호 출원). 이 메모리 셀은 복수의 MOS트랜지스터가 직렬 접속되고 그 각 일단에 각각 정보 기억용의 커패시터의 일단이 접속되어 구성된다 . 이와 같은 캐스케이드(cascade)형의 메모리 셀은 기존의 제조프로세스로 혹은 제조프로세스는 바꾸어도 미세화를 수반하지 않고 종래의 1트랜지스터, 1커패시터형의 셀을 사용한 DRAM 보다도 높은 집적도를 실현할 수 있어 비트 단가를 대폭 저감할 수 있다.
즉 제23도에 나타낸 메모리 셀은 직렬 접속된 트랜지스터 Q1~Q4군을 소정이 순서로 온/오프 제어함으로써 복수의 트랜지스터의 직렬 접속의 일단(제1의 독출/기록노드 N1)에 가까운 측의 커패시터 C1에서 차례로 각 커패시터 C1~C4의 기억정보를 제1의 독출/기록노드 N1에 독출하고, 제1의 독출/기록노드 N1에 먼측의 커패시터 C4에서 차례로 각 커패시터 C4~C1에 제1의 독출/기록노드 N1의 정보를 기록할 수 있게 된다.
이에 대하여 제24도에 보이는 메모리 셀은 복수의 트랜지스터 Q1~Q4의 직렬 접속의 타단과 제2의 독출/기록노드 N2와의 사이에 다시 MOS 트랜지스터 Q5를 접속하고 있고, 이들 직렬 접속된 트랜지스터군을 소정의 순서로 온/오프 제어함으로써 제1의 독출/기록노드 N1에 가까운 측의 커패시터 C1에서 각 커패시터 C1~C4의 기억정보를 제1의 독출/기록노드 N1에 차례로 독출하고, 제1의 독출/기록노드 N1에 가까운 측의 커패시터 C1에서 각 커패시터 C1~C4에 제2의 독출/기록노드 N2의 정보를 차례로 기록하는 일이 가능하게 된다. 이 경우 직렬 접속된 트랜지스터 군의 온/오프 제어의 순서를 상기와는 반대로 하면, 제2의 독출/기록노드 N2에 가까운측의 커패시터 C4에서 각 커패시터 C4~C1의 기억정보를 제2의 독출/기록노드 N2에 차례로 독출하고, 제2의 독출/기록노드 N2에 가까운 측의 커패시터 C4에서 각 커패시터 C4~C1에 제1의 독출/기록노드 N1의 정보를 차례로 기록하는 일이 가능하게 된다.
또 직렬 접속된 트랜지스터군의 양단의 트랜지스터 Q1,Q5를 선택적으로 사용하도록 스위칭 제어하고 직렬 접속된 트랜지스터군을 소정의 순서로 온/오프 제어함으로써 메모리 셀과 제1의 독출/기록노드 N1 또는 제2의 독출/기록노드 N2와의 사이에서 선택적으로 정보의 교환을 할 수 있게 된다.
또한 DRAM의 기억정보는 파괴 독출되는 것이 특징이며 항상 재기록할 필요가 있다. 그러나 제23도 혹은 제24도에 도시한 메모리 셀은 하나의 메모리 셀내의 커패시터의 독출, 기록의 순서가 규정되므로, 임의의 커패시터에 대하여 보면 기억정보를 독출한 직후에 재기입하는 일은 허용되지 않는다.
즉, 임의의 커패시터로부터의 독출에 계속되는 동일셀내의 다른 커패시터로부터의 독출을 기다리지 않으면, 재기입할 수 없다. 따라서 제23도 혹은 제24도에 도시한 메모리 셀을 사용하는 DRAM에 있어서는 메모리 셀에서 필요한 독출이 종료한 후에 차례로 재기록(혹은 기록)할 필요가 있으므로 메모리 셀에서 시계열로 독출되는 정보를 일시 격납하는 격납수단이 필요하게 된다.
그런데 DRAM 의 속도와 MPU(마이크로·프로세서·유닛)의 속도의 괴리는 커질뿐 양자사이의 데이타 전송속도가 시스템 전체의 성능을 좌우하는 보틀넥( bottleneck)으로 되어있다. 이것을 해소하기 위한 여러가지 개량이 이루어지고 있는바 그 대표적인 것은 MPU의 사이클타임과 메인메모리의 액세스 시간과의 차를 메우기 위하여 양자의 사이에 놓이며, MPU의 사용 효율의 향상을 가능케 하는 고속메모리(캐시 메모리)의 채용이다.
현재 캐시케모리를 3종류가 알려져 있는바, 첫째는 MPU 및 DRAM으로부터 독립적인 SRAM으로 구성하는 것이고, 둘째는 MPU칩상에 탑재되는 온칩·캐시(혹은 엔베데드·메모리)라 불리우는 SRAM으로 구성되는 것(실제는 캐시메모리를 탑재한 MPU가 다시 다른칩의 SRAM캐시를 갖는 경우도 있다.)이고 세째는 DRAM칩상에 탑재되는 SRAM셀로 구성하는 것이다.
상기 3종류의 캐시 메모리중에서는 제2 혹은 제3의 구성이 콤팩트이므로, 워크스테이숀이 퍼스널·컴퓨터의 고급기등에 널리 사용될 가능성이 크다.
특히 제3의 구성인 DRAM칩상에 SRAM셀로 구성하는 캐시를 탑제하는 점에 대하여는 1990년 VLSI회로에 관한 심포지움에서 기술논문지 페이지 79~80의 'A circuit Design of Intellient CDD RAM with Automatic Write back Capability'라는 문헌에 1트랜지스터, 1커패시터의 셀을 사용한 DRAM의 칼럼(clumn)마다에 SRAM셀을 부가하고, 이것을 캐시메모리로서 사용하는 기술이 개시되어 있다. 또 이 문헌에는 독출하고자 하는 어드레스가 캐시메모리에 없는(미스히트)경우에는 그 시점에서의 캐시메모리의 내용을 해당하는 어드레스의 DRAM셀에 되기록하고 액세스 하고자하는 어드레스의 DRAM셀을 독출하는 기술에 대하여도 언급하고 있다. 이와 같은 캐시 탑재형의 DRAM은 캐시메모리를 탑재한 MPU와 병용하는 것도 가능하고, 이 경우에는 DRAM상의 캐시는 제2의 캐시로서 사용되게 된다.
상기한 바와 같은 캐시 탑재형의 DRAM은 DRAM와 비교하면 훨씬 빠른 평균 액세스 타임을 실현하고, 시스템 스피드의 보특렉의 해소에 큰 효과를 발휘한다. 단지 종래의 1트랜지스터·1커패시터의 셀을 사용한 DRAM과 비교하여 SRAM셀이나 여기에 부수하는 회로를 부가할 필요가 있으므로 칩사이즈가 커진다. 이 점에 대하여 상기 문헌에는 칩사이즈가 120%가 된다고 기술되어 있다.
그러나 이 칩사이즈의 증대는 비트비용의 증대를 초래하여 뛰어난 성능임에도 불구하고 사용자의 채용의욕을 감소시킨다.
상술한 바와 같은 사정에 비추어 본원 발명자는 상기 복수트랜지스터·복수커패시터형의 셀에서 시계열로 독출되는 정보를 일시 격납하기 위한 격납수단의 많은 구체예와 함께 이 격납수단을 캐시메모리로서 사용할 수 있는 반도체 기억장치를 제안하였다(본원 출원인의 출원에 관한 일본 특원평 2-166914호 출원).
본 발명은 상기 격납수단을 캐시메모리로서 사용하는 기술을 구체적으로 제안하기 위하여 이루어진 것인바, 탑재하고 있는 캐시메모리의 실효적이며 고속한 동작을 실현시킬 수 있고, 그위에 종래의 1트랜지스터·1커패시터형의 셀을 사용한 표준 DRAM과 동등하거나 그 이하의 칩사이즈로 실현할 수 있는 복수 트랜지스터·복수 커패시터형의 셀을 사용한 캐시 탑재형의 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명은 직렬 접속된 복수의 MOS트랜지스터와 그의 각 일단에 각각 일단이 접속된 정보기억용의 커패시터를 갖춘 다이나믹형 메모리 셀의 어레이를 갖는 반도체 기억장치에 있어서 상기 메모리 셀의 어레이의 칼럼에 설치되며 상기 메모리 셀에서 시계열로 독출되는 정보를 일시격납하는 격납수단과 이 격납수단을 메모리 셀의 어레이와는 독립하여 액세스하는 수단을 구비하는 것을 특징으로 한다.
복수 트랜지스터·복수커패시터형의 메모리 셀에서 시계열로 독출되는 정보를 일시 격납하는 격납 수단을 메모리 셀의 어레이와는 독립하여 액세스함으로써 상기 격납수단을 캐시메모리로 사용하는 것이 가능하게 된다.
따라서 1트랜지스터·1커패시터의 메모리 셀의 어레리를 갖는 DRAM의 각 칼럼에 SRAM셀을 설치한 종래의 캐시 탑재형의 DRAM과 비교하여 미스히트시의 액세스 타임은 약간 늦어질지 모르나 히트시의 액세스 타임은 동등하거나 그 이상을 달성할 수 있고 평균적인 액세스 타임은 거의 손색이 없고 실효적으로 고속(즉 기대치로서의 액세스 타임이 빠른)동작을 실현할 수 있으며 또한 칩사이즈는 1트랜지스터·1커패시터형의 종래의 DRAM과 동등하거나 그 이하로 실현할 수 있게된다.
[실시예]
이하 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
먼저 직렬 접속된 복수의 MOS트랜지스터와 그의 각 일단에 각기 일단이 접속된 정보기억용의 커패시터를 구비한 다이나믹형 메모리 셀이 어레이를 갖는 반도체 기억장치(상기한 현재 제안중의 것)에 대하여 개요를 설명한다.
제1도는 제23도에 나타낸 바와 같은 메모리 셀의 어레이를 지니는 DRAM의 1칼럼을 발췌하여 설명을 간단하게 하기 위하여 상보적인 비트선(BL./BL)과 1개의 메모리 셀 MC와 비트선 센스앰프 SA와 메모리셀 MC에서 시계열로 독출되는 정보를 일시 격납하는 레지스터 REG를 나타내고 있다.
상기 메모리 셀 MC는 제1의 독출/기록노드 N1에 드레인이 접속된 제1의 MOS트랜지스터 Q1와 이 제1의 MOS트랜지스터 Q1의 소스측에 직렬 접속된 1개이상(본예에서는 3개)의 제2의 MOS트랜지스터 Q2~Q4와 이들 4개의 트랜지스터 Q1~Q4의 각 소스에 각각 일단이 접속된 정보기억용의 커패시터 C1~C4로 구성되는바 본예에서는 4비트의 메모리 셀을 나타내고 있다. 상기 4개의 트랜지스터 Q1~Q4의 각 게이트는 대응하는 워드선 WL1~WL4에 접속되어 있고, 상기 제1의 독출/기록노드 N1는 한쪽의 비트선 BL에 접속되어 있고 상기 커패시터 C1~C4의 각 타단은 예컨대 같은 커패시터 플레이트 전위 VPL에 접속되어 있다.
상기 레지스터 REG는 상기 메모리 셀 MC의 커패시터수(비트수)와 동수의 격납 엘리먼트를 지닌다.
제2도의 타이밍 파형은 제1도의 DRAM에 있어서의 센스앰프 SA·메모리 셀 MC·레지스터 REG의 동작의 1예를 나타내고 있다. 즉 워드선 WL1~WL4를 도시와 같은 타이밍으로 온/오프 제어하여 트랜지스터 Q1~Q4의 순서로 온, 트랜지스터 Q4~Q1의 순서로 오프시키는 것으로 한다. 또 제어신호선 RL1~RL4을 도시와 같은 타이밍으로 온/오프 제어함으로써 1회째는 제1~제4엘리먼트의 순서로 동작시키고 2회째는 제3~제1엘리먼트의 순서로 동작시키는 것으로 한다. 또 t1은 센스앰프 SA를 동작시키는 타이밍, t2는 비트선쌍(BL./BL)을 소정의 전위(예컨대 전원전위의 1/2)에 플리차지·이코라이즈 하는 타이밍을 나타내고 있다.
이와 같은 제어에 의하여 메모리 셀 MC의 제1의 독출/기록노드 N1(메모리 셀 MC가 접속되어 있는 비트선 BL)에 가까운 측의 커패시터 C1에서 차례로 각 커패시터 C1~C4의 기억정보를 상기 비트선 BL에 차례로 독출하는 동시에 커패시터 C1~C4의 기억정보를 레지스터 REG에 격납하고 상기 비트선 BL에 먼측의 커패시터 C4에서 차례로 각 커패시터 C4~C1에 상술한 비트선 BL의 정보를 차례로 기록할 수 있게 된다.
제3도에 도시한 레지스터는 각각 1트랜지스터·1커패시터의 다이나믹형 메모리 셀로 구성되는 1비트의 격납엘리먼트가 4개(제1엘리먼트 REG1~제4엘리먼트 REG4)사용되며, 제1엘리먼트 REG1~제4엘리먼트 REG4의 일부(본예에서는 제1, 제3엘리먼트)의 트랜지스터의 일단이 한쪽의 비트선 BL(또는 /BL)에 접속되고 나머지의 엘리먼트(본예에서는 제2, 제4엘리먼트)의 트랜지스터의 일단이 다른쪽의 비트선 /BL(또는 BL)에 접속되고, 각 엘리먼트의 트랜지스터의 게이트가 대응하여 제어신호선 RL1~RL4에 접속되어 있고 각 엘리먼트의 커패시터 RC1~RC4의 각 타단이 예컨대 같은 커패시터 플레이트 전원 VPL에 접속되어 있다.
제4도에 도시한 레지스터는 각각의 비트선쌍(BL./BL)에 접속되는 동시에 대응하는 제어신호선 RL1~RL4에 접속되는 제1엘리먼트 REG1~제4엘리먼트 REG4가 사용되고 있다.
제4도중 각 엘리먼트는 제5도(a)에 보이는 바와 같이 예컨대 저항부하를 갖는 플립플롭 회로와 2개의 트랜지스터 게이트로 구성되는 스태틱(static)형 메모리 셀 (STAM셀)이나 저항부하 대신에 P채널 MOS트랜지스터를 사용하는 SRAM셀을 사용하던가 제5도(b)에 나타낸 바와 같이 2개의 트랜지스터 사이에 1개의 커패시터가 접속된 2트랜지스터·1커패시터의 다이나믹형 메모리 셀(문헌 : 1989년 5월 VLSI에 관한 심포지움에서 Y. Ohta씨등의 고밀도 D램용 신규의 메모리 셀 구조의 기술 논문지 페이지 101~102)을 사용할 수 있다.
제6도는 제24도에 도시한 바와 같은 메모리 셀의 어레이를 갖는 DRAM의 1칼럼을 뽑아내서 상보적인 비트선(BL./BL)과 1개의 메모리 셀 MC와 비트선 센스앰프 SA와 메모리 셀 MC에서 시계열로 독출되는 정보를 일시 격납하는 레지스터 REG를 나타내고 있다. 상기 메모리 셀 MC는 제1도중의 메모리 셀과 비교하여 직렬 접속된 트랜지스터 Q1~Q4중 제1의 트랜지스터 Q1에 대하여 타단측의 제2의 트랜지스터 Q4의 소스와 제2의 독출/기록노드 N2와의 사이에 제3의 MOS트랜지스터 Q5가 접속되고, 이 제3의 트랜지스터 Q5의 게이트는 워드선 WL5에 접속되고, 제2의 독출/기록노드 N2는 상기 비트선 BL에 제1의 독출/기록노드 N1와 공통적으로 접속되어 있는 점이 다르고, 기타는 같으므로 제1도중과 같은 부호를 붙이고 있다. 상기 레지스터 REG는 4개의 엘리먼트 REQ1~REG4의 게이트가 대응하여 제어신호선 RL1~RL4에 접속되어 있다.
제7도의 타이밍 파형은 제6도의 DRAM에 있어서의 센스앰프 SA·메모리 셀 MC·레지스터 REG의 동작의 1예를 표시하고 있는바, 도면중의 타이밍 t1,t2는 제2도와 같은 의미를 갖는다. 이동작은 제2도를 참조하여 전술한 동작에 준하여 행해지므로 그 상세한 기술은 생략하는데 커패시터 C1~C4의 순으로 기억정보를 비트선 BL에 독출하는 동시에 레지스터 REG에 격납하고 계속해서 커패시터 C1~C4의 순으로 비트선 BL의 정보를 기옥할 수 있게 된다. 이경우, 메모리 셀의 트랜지스터군 및 레지스터의 엘리먼트군의 온/오프 제어의 순서를 상기와는 반대로 하면 커패시터 C4~C1의 순으로 기억정보를 비트선 BL에 독출하는 동시에 레지스터 REG에 격납하고 계속하여 커패시터 C4~C1의 순으로 비트선 BL의 정보를 기록할 수 있게 된다.
또 메모리 셀 1개당의 커패시터 수와 동수의 비트선 센스앰프를 설치하여 격납수단과 겸용하도록 해도 좋고 그 예를 제8도에 도시한다. 이 DRAM 에 있어서는 제1도에 도시한 DRAM과 비교하여 4개의 센스앰프 SA1~SA4는 각기 대응하는 제어신호선 ψ1~ψ4에 의하여 개폐 제어되는 트랜스퍼게이트쌍 TG, TG를 통하여 비트선쌍(BL. /BL)에 접속되어 있는 점이 다르고 기타는 같으므로 제1도와 동일 부호를 붙이고 있다.
제9도의 타이밍 파형은 제8도에 도시한 DRAM에서 예컨대 제23도에 도시한 바와 같은 메모리 셀 MC가 사용되고 있는 경우에 있어서의 센스앰프 SA1~SA4·메모리 셀 MC의 동작의 1예를 나타내고 있으며 도면중의 타이밍 t1,t2는 제2도중과 같은의미를 지닌다. 즉 예컨대 제어신호선 ψ1이 온으로 되고 비트선쌍(BL./BL)과 센스앰프 SA1가 플라차지된 상태에서 워드선 WL1이 온으로 되고, 메모리 셀 MC의 커패시터 C1로부터의 독출정보가 센스앰프 SA1에 전달된다. 다음에 상기 제어신호선 ψ1이 오프로된뒤, 상기 센스앰프 SA1를 동작시키고, 커패시터 C1으로부터의 독출 정보를 증폭하는 동시에 센스앰프 SA1에 래치한다. 재기록(또는 기록)은 비트선쌍(BL./BL)을 플리차지한 뒤, 해당하는 센스앰프를 접속하고 비트선쌍(BL./BL)을 소정의 전위에 충방전하고 해당하는 워드선을 오프로 함으로써 달성된다. 센스 앰프 SA1~SA4가 예컨대 CMOS 구성이고 비트선쌍(BL./BL)이 전위를 Vcc전위측에도 Vss전원(접지전위 )측에도 설정할 수 있는 자유도가 있으면 재기록(또는 기록)시의 비트선쌍(BL./BL)의 플리차지는 생략하는 것도 가능하다.
또 상기 설명에서는 t1의 타이밍에서 센스앰프 SA를 동작시키고 있는데 이 센스앰프 SA의 동작시에 비트선쌍(BL./BL)의 충방전까지 수반한다고 하면 하나의 메모리 셀 MC의 독출의 사이에 비트선쌍(BL./BL)의 전위가 최저 7회는 전원 진폭까지 변화하게 되어 소비전력이 증대할 염려가 있다. 그래서 센스앰프 SA와 비트선쌍(BL./BL )과의 사이에 트랜스퍼게이트쌍(TG,TG)을 삽입해두고 워드선이 일어남으로써 메모리 셀 MC의 커패시터의 정보를 독출하여 레지스터 REG에 격납할때는 커패시터의 정보가 센스 앰프 SA에 전단된 뒤는 상기 트랜지퍼게이트쌍 TG,TG를 오프로 하여 센스앰프 SA를 동작시킨다는 수법을 사용함으로써 비트선상(BL./BL)의 전위를 전원 진폭까지 변화시키지 않고 끝낼 수 있게 된다. 이것에 의하여 비트선쌍(BL./BL)의 충방전은 커패시터에의 재기록(또는 기록)할때만, 즉 4회로 끝낼 수 있어 소비전력을 감소시킬 수 있다.
또 상기 설명에서는 커패시터 C1~C4의 각기 타단을 커패시터 플레이트 전위 VPL에 공통적으로 접속하고 있는 경우를 제시하였으나 커패시터 C1~C4의 각 타단을 외부에서 주어지는 전원전위 Vcc나 접지전위 Vss에 공통적으로 접속해도 좋고, 문헌 ; 1982년 10월 IEEE JOURNAL OF SOLID-STATE CIRCUITS 에서 VOL. SC-17, NO.5, 페이지 872의 'A Storage-Node-Boosted RAM with Word-Line Delay compensation'에 제시되어 있는 바와 같은 커패시터 플레이트를 클록(clock)동작시키는 기술을 사용해도 좋다. 또 문헌 : 1989년 VLSI회로의 심포지움에서 기술논문지 페이지 101-102의 '고밀도 D램용 신규의 메모리 셀 구조'에 관한 제(b)도에 제시되어 있는 바와 같은 커패시터 양단에 전송 게이트를 접속하는 기술을 이용해도 좋다.
다음에 상기한 바와 같은 레지스터 REG를 캐시메모리로서 사용케한 본 발명의 제1실시예에 관한 캐시탑재형의 DRAM 에 대하여 제10도를 참조하여 설명한다. 제10도는 DRAM의 1칼럼을 뽑아내고, 설명을 간단하게 하기 위하여 상보적인 비트선(BL. /BL)과 1개의 메모리 셀 MC과, 비트선 센스 앰프 SA와 메모리 셀 MC에서 시계열로 독출되는 정보를 일시 격납하는 레지스터 REG와 제1의 트랜스퍼게이트쌍(TG1,TG1)과, 제2의 트랜스퍼게이트쌍(TG2,TG2)과 입출력선쌍(I/O,/(I/O)을 나타내고 있다. 상기 제1의 트랜스퍼게이트 TG1는 메모리 셀 MC이 접속되어 있는 비트선쌍과 센스앰프 SA 및 레지스터 REG가 접속되어 있는 디지트 선쌍과의 사이에 삽입되어 있다. 또, 제 2의 트랜스퍼게이트 TG2는 디지트선쌍(BL./BL)과 입출력 선쌍과의 사이에 삽입되어 있고 이것은 칼럼 선택선 CSL(칼럼 디코더의 출력)에 의하여 제어된다. 또, 상기 메모리 셀 MC은 제23도에 도시한 타입의 것이라도 제24도에 도시한 타입의 것이어도 좋다. 또 상기 레지스터 REG는 제3도에 도시한 타입의 것이어도 제4도에 도시한 타입의 것이어도 좋다.
또한 도시는 생략하였으나 상기 비트선쌍, 디지트 서쌍의 한쪽 또는 양쪽을 소정의 타이밍으로 소정의 전위에 플리차지(리세트)하기 위한 수단, 액세스 하고자 하는 어드레스가 캐시메모리에 할당되어 있는지 여부 즉 캐시메모리에 격납되어 있는 정보를 읽으려 하고 있는지 여부를 판정하는 수단이 설치되어 있고, 그 구체예에 대하여는 캐시 탑재 MPU 등이 일반적이므로 그 상세한 설명을 생략한다.
또 캐시메모리(레지스터 REG)에 격납되어 있는 정보를 독출하는 경우에는 레지스터 REG의 엘리먼트를 액세스하여 해당하는 칼럼의 데이타를 독출하고, 레지스터 REG에 격납되어 있지 않은 정보가 필요한 경우에는 레지스터 REG의 현재의 내용을 해당하는 메모리 셀 MC에 재기록 한뒤 필요한 정보를 기억하고 있는 메모리 셀 MC에서 시리얼에 데이타를 독출하고 이것을 레지스터 REG에 격납하는 동시에 칩외부에 출력하는 수단이 설치되어 있다.
다음에 상기 실시예의 DRAM동작에 대하여 먼저 개요를 설명한다. 캐시메모리는 태그부와 데이타부를 가지고 캐시메모리용의 어드레스는 세트 어드레스와 태그어드레스로 구성되고 세트어드레스는 캐시메모리용의 로우디코더(도시생략)에 들어간다. 이 로우디코더의 워드선 구동회로의 출력에 의하여 캐시메모리의 태그부 및 데이타부의 워드선이 구동되며, 각각의 메모리 셀(레지스터·엘리먼트)이 선택적으로 활성화 된다. 이 태그부의 메모리 셀(레지스터·엘리먼트)에서의 독출 출력은 센스앰프(도시생략)에 의하여 증폭되어서 출력되고, 이 출력은 상기 태그어드레스와 함께 컴퍼레이터 (도시생략)에 입력하여 비교되며 양자가 일치(히트)한 경우에는 일치출력이 발생한다. 또, 상기 데이타부의 메모리 셀(레지스터·엘리먼트)로부터의 독출출력은 센스앰프(도시생략)에 의하여 증폭되어서 출력된다.
이 출력은 데이타 버퍼회로(도시생략)에 들어가고, 이 데이타 버퍼회로는 상기 일치출력에 의하여 활성화되고 이 버퍼출력은 칩외부로 독출되어 예컨데 MPU(도시생략)에 수납된다. 만약 상기 컴퍼레이터에서 일치출력이 발생하지 않은(미스히트)경우에는 상기 MPU는 이때의 데이타부의 메모리셀(레지스터·엘리먼트)에서의 독출 출력이 정확치 않다고 판단하여 DRAM셀에 액세스를 행하게 된다.
상기의 설명에서는 태그부의 메모리 셀부도 레지스터 엘리먼트에 의하여 구성되는 경우를 기술하였으나, 태그부는 레지스터 엘리먼트와는 별개로 설치하고 레지스터 엘리먼트는 모두 데이타부에 사용하도록 해도 좋다(예컨대 상기 문헌 : 1990년 VLSI회로의 심포지움에서 기술논문지 페이지 79~80의 "A circuit Design of Inteligent CDDRAM with Automatic Write back Capability"참조).
다음에 상기 캐시메모리에의 액세스 동작에 대하여 상세히 설명한다. 지금 독출하고자 하는 어드레스가 레지스터 REG에 할당되어 있을 경우 즉 히트시에는 새로이 메모리 셀 MC를 액세스 하기 않고 갑자기 해닿하는 레지스터 REG에 대응하는 워드선(상기 제어신호선 RLi 혹은 ψi)을 활성화시키고, 미리 플리차지하여 둔 디지트선쌍( DL./DL)에 상기 레지스터 REG의 기억정보를 독출한다. 그때 비트선쌍의 충방전까지 수반한다고 하면 소비전력이 증대할 염려가 있으므로 제1의 트랜스퍼게이트 TG1를 오프해두는 것이바람직하고 이것에 의하여 레지스터 REG의 기억정보를 독출할때에 디지트선의 작은 용량만을 충방전 하면 되고, 고속화와 저소비 전력화를 동시에 도모할 수 있게 된다. 다음에 센스앰프 SA를 활성화시키고, 디지트선의 신호를 증폭한다. 다음에 선택할 칼럼의 칼럼 선택선 CSL을 활성화하여 제2의 트랜스퍼게이트 TG2를 온으로 하고 데이타를 입출력선으로 출력한다. 이 실시예의 캐시 메모리에서는 각 칼럼에서 동시에 1비트가 독출되게 된다.
또 입출력선용의 센스앰프(도시생략)의 형식에 따라서는 칼럼 선택선 CSL을 활성화시키는 타이밍을 상기 센스앰프 SA를 활성화시키기전에 나아가서는상기 제어신호선 RLi 혹은 ψi를 활성화시키기 보다 전에 설정하는 것도 가능하다. 또 레지스터 REG의 구성 엘리먼트가 SRAM셀의 경우에는 상기 센스 앰프 SA를 활성화 시키지 않아도 된다. 즉, 상기 제어신호선 RLi 혹은 ψi를 활성화시켜서 레지스터 REG를 선택하는 것만으로 레지스터 REG의 SRAM셀에 의하여 제2의트랜스퍼게이트 TG2를 경유하여 입출력선을 구동할 수 있게 된다. 더욱이 SRAM셀은 비파괴 독출이 가능하고 리스토어를 위한 센스앰프 동작도 필요없게 된다.
이에 대하여 독출하고자 하는 어드레스가 레지스터 REG에 할당되어 있지 않을 경우, 즉 미스 히트시에는 메모리 셀 MC의 액세스에서 시작하지 않으면 안되나 이경우 레지스터 REG의 내용이 갱신되어 버리므로 그전에 레지스터 REG에 현지 할당되어 있는 어드레스의 메모리 셀 MC에 레지스터 REG의 내용을 재기록한다. 이 동작을 리스토어 동작과 완전히 같다. 다음에 독출해야할 어드레스의 메모리 셀 MC의 4비트의 데이타를 차례로 독출한다. 이 과정에서 레지스터 REG의 내용은 갱신된다.
또한 제10도의 DRAM의 경우 미스히트인때에도 필요한 것은 시계열적으로 독출되는 4비트중의 첫번째의 1비트만으로 될 가능성이 높다. 이경우 첫번째의 정보가 센스앰프 SAi로 증폭된 때에만 칼럼 선택선 CSL을 활성화시키(즉 칼럼디코더의 출력을 4비트 중의 몇번째냐 하는 것에 대응하는 로우 어드레스로 제어한다)도록 구성함으로써 목적을 달성할 수 있다. 또 레지스터 REG에 격납한 내용에 따라서 메모리 셀의 4비트를 재차 순번적으로 리스토어 하지 않으면 안됨은 말할 것도 없다.
또 상기 트랜스퍼 게이트 TG1는 생략해도 지장이 없으나 메모리 셀을 독출할때의 전류를 억제한다는 관점에서는 있는 쪽이 좋다. 즉 메모리 셀 MC에서 4비트의 데이타를 차례로 파괴하면서 독출할 경우 레지스터 REG에 격납함에 있어서는 메모리 셀 MC로부터의 신호가 비트선 BL을 거쳐 센스 앰프 SA에 도달하면 되고 비트선 BL을 전원 전압의 전진폭으로 충방전할 필요는 없다. 비트선 BL을 전진폭으로 충방전할 필요가 있는 것은 리스토어때이다. 따라서 제1의 트랜스퍼게이트 TG1를 제어함으로써 독출시(리스토어시는 아니다)에는 비스턴 BL을 전진폭으로 충방전하지 않도록 하고 저소비 전류화를 도모할 수 있다.
즉, 상기 실시예에 의하면 직렬 접속된 복수의 MOS트랜지스터와 그들의 각기 일단에 각기 일단이 접속된 정보기억용의 커패시터를 갖춘 캐스케이드(cascade)형의 메모리 셀의 어레이를 지니는 DRAM에 있어서 상기 메모리 셀의 어레이의 칼럼에 설치되고 상기 메모리 셀에서 시계열로 독출되는 정보를 일시 격납하는 격납수단을 메모리 셀의 어레이와는 독립하여 액세스하도록 캐시메모리로서 사용하고 있다.
따라서 1트랜지스터·1커패시터의 메모리 셀의 어레이를 지니는 DRAM의 각 컬럼에 SRAM셀을 설치한 종래의 캐시 탑재형의 DRAM와 비교하여 미스히트시의 액세스 타임은 약간 늦게될지도 모르지만 히트시의 액세스 타임은 동등하거나 그 이상을 달성할 수 있고 평균적인 액세스 타임은 거의 손색이 없고 또 칩사이즈는 1트랜지스터·1커패시터의 종래의 DRAM과 동등하거나 그이하로 실현할 수 있게 된다. 또 상기한 바와 같은 캐시메모리에 의하여 상기한 복수트랜지스터·복수커패시터의 메모리 셀 MC가 시리얼 액세스성을 가진다는 제한은 대폭 보완된다.
다음에 제10도의 DRAM에 있어서의 다른 동작에 (미스히트시의 재기록을 포함한다)를 설명한다. 이동작은 제11도에 도시한 바와 같은 타이밍으로 행하여지고 캐시메모리(레지스터 REG)의 액세스는 해당하는 메모리 셀 MC의 워드선 WLai, WLbi, …가 열린 상태에서 행하여지도록 설정되고 메모리 셀 MC에의 리스토어는 캐시메모리의 되쓰기(라이트·백)라는 형식으로 행해진다.
캐시메모리의액세스가 해당하는 메모리 셀의 워드선 WLai, WLbi,…이 닫힌 상태에서 행해지도록 설정할 수도 있지만 이경우 워드선은 제11도중에 파선으로 제시한 동작을 한다. 즉 미스히트하여 라이트백 할때에는 먼저 캐시메모리에 해당하는 메모리 셀의 워드선 WLa1~WLa4를 여는 동작을 행한다(일제히 해도 좋고, 시계열적으로 순차 행하여도 좋다). 다음에 제어신호선 RL4을 열어서 4번째의 레지스터 엘리먼트의 내용을 디지트선에 유도하고, 센스앰프를 동작시켜서 셀에의 기록(되쓰기)레벨을 비트선에 설정하고, 워드선 WLa4를 닫는다. 같은 동작을 반복하고 워드선 WLa3, WLa2, WLa1을 차례로 닫고, 라이트 백을 완료시킨다. 그후는 선택할 로우의 워드선 WLbi~WLb4를 차례로 열어 셀의 내용을 레지스터로 옮기고 이것이 완료한 시점에서 워드선 WLb1~WLb4를 차례로 열어 셀의 내용을 레지스터로 옮기고 이것이 완료한 시점에서 워드선 WLb1~WLb4를 닫는다(이 닫는 동작을 일제히 해도 좋고, 차례차례 행해도 좋다). 여기서 히트시의 레지스터 REG의 독출에 관하여는 레지스터 REG의 각 엘리먼트가 SRAM셀의 경우에는 센스앰프 SA의 동작을 생략해도 좋다.
또 상기한 바와 같은 DRAM의 메모리 셀도 통상의 DRAM셀과 같이 정기적인 리프레시(refresh)가 필요하게 된다. 리프레시 시에도 미스히트시에 가까운 동작이 필요하게 우선 레지스터 REG의 내용을 해당하는 메모리 셀에 되쓰는 것부터 시작한다. 다음에 리프레시 할 로우(4개의 워드선분)의 메모리 셀에서 차례로 독출하고 리스토어 한다. 이때 통상의 독출과는 달리 칼럼 선택선 CSL을 활성화시킬 필요는 없다. 리프레시의 종료시에는 재차 최초에 레지스터 REG의 내용을 되쓴 메모리 셀에서 독출을 행하고, 레지스터 REG의 내용을 리스세시 전의 상태로 복원 해둔다.
다음에 제2실시예에 관한 캐시 탑재형의 DRAM으로서 레지스터의 각 엘리먼트에 SRAM셀을 사용한 경우를 제12도에 도시한다. 이 DRAM는 제10도에 도시한 DRAM과 비교하여 센스 앰프 SA와 레지스터 REG와의 사이에 제3의트랜스퍼게이트 TG3를 삽입하고 있고, 히트시에는 상기 트랜스퍼게이트 TG3를 오프로 하여 SRAM셀(레지스터의 엘리먼트)만에 의하여 입출력선을 구동하도록 한 것이다. 이경우 제1의 트랜스퍼게이트 TG1는 생략해도 지장이 없으나 메모리 셀을 독출할때의 전류를 억제한다는 관점에서는 있는 쪽이 좋고, 그 이유는 제1실시예의 설명에서 기술한 바와 같다.
제13도는 제3실시예에 관한 캐시 탑재형의 DRAM으로서 제12도에 도시한 DRAM의 레지스터의 각 엘리먼트 REGi(i=1~4)을 센스앰프 SAi에 치환하고 센스앰프 SA와 겸용한 경우를 나타내고 있는바 히트시의 동작은 제2실시예와 동일하게 행하여진다.
제14도는 제4실시예에 관한 캐시탑제형의 ERAM로서 레지스터의각 엘리먼트 REGi에 SRAM셀을 사용하고, 또 각 엘리먼트 REGi와 디지트선 DL과의 사이에 접속되어서 제어신호선 RLi에 의하여 게이트가 제어되는 트랜스퍼게이트 TG외에 각 엘리먼트 REGi와 입출력선 I/Oi과의 사이에 각각 대응하여 접속되어 칼럼 선택선 CSL에 의하여 게이트가 제어되는 트랜스퍼게이트 TG2를 설치한 경우를 도시하고 있다.
이 제4실시예의 DRAM에 있어서는 1칼럼에서 4비트분이 일제히 독출된다. 이경우 히트시에는 제어신호선 RLi을 활성화시키지 않고 갑자기 해당하는 칼럼의 칼럼 선택선 CSL을 활성화시킴으로써 히트시의 액세스 타임의 한층의 고속화가 가능해진다 . 또 제어신호선 RLi에 의하여 게이트가 제어되는 트랜스퍼게이트TG가 제12도중에 도시한 제3의 트랜스퍼게이트 TG3와 같은 기능을 수행하므로 이와 같은 제3의 트랜스퍼게이트 TG3는 필요없게 된다.
제15도는 제14도의 DRAM에 있어서의 레지스터의 각 엘리먼트 REGi로서, SRAM에 SAi에 치환한 경우의 엘리먼트 1개분을 도시하고 있는바, 제14도와 동일부분에는 동일 부호를 붙이고 있다. 이 DRAM은 제14도의 DRAM과 같이 1칼럼에서 4비트분이 일제히 독출되고, 트랜스퍼게이트 TG가 상기한바와 같은 제3의 트랜스퍼게이트 TG3와 같은 기능을 수행함으로 제3의 트랜스퍼게이트 TG3는 필요없게 된다.
또 상기 실시예에서는 셀어레이의 구성이 폴데드·비트선 구조인 것과 같은 레이아우트를 도시하고 있으나 이에 한하지 않고, 셀어레이의 구성이 폴데드·비트선 구조일 필연성은 없고 오픈·비트선 구조의 경우에도 본 발명을 적용할 수 있다.
또 상기 실시예에서는 각 센스앰프의 한쌍의 입력노드가 집적 혹은 트랜스퍼게이트 등을 경유하여 간접으로 상보적인 비트선쌍에 접속되어 있는 것처럼 도시하지 있으나 이에 한하지 않고 센스 앰프의 한쪽의 입력노드에 1개의 비트선 BL만이 직접 혹은 간접으로 접속되는 (이른바, 싱글엔드형 센스앰프)구성으로도 본 발명을 적용할 수 있는바 그예를 제16도 내지 제22도에 도시한다.
제16도는 제1도에 도시한 회로를 싱글앤드형 센스앰프 구성으로 한 경우를 도시하고 있는바 제1도와 동일 부분에는 동일 부호를 붙이고 있다.
제17도는 제6도에 도시한 회로를 싱글앤드형 센스앰프 구성으로 한 경우를 나타내고 있는바, 제6도와 동일 부분에는 동일 부호를 붙이고 있다.
제18도는 제18도에 도시한 회로를 싱글앤드형 센스앰프 구성으로 한 경우를 나타내고 있는바, 제8도와 동일 부분에는 동일 부호를 붙이고 있다.
제19도는 제10도에 도시한 회로를 싱글앤드형 센스앰프 구성으로한 경우를 나타내고 있는바, 제10도와 동일 부분에는 동일 부호를 붙이고 있다. 여기서 한쪽의 디지트선/DL의 일단부에 접속되어 있는 트랜스퍼 게이트 TG1'은 비트선 BL과 센스앰프 SA와의 사이에 삽입되어 있는 트랜스퍼게이트 TG1에 의한 영향과의 밸런스를 취하기 위하여 부가되어 있는데 반드시 필요한 것은 아니므로 삭제하여도 좋고 혹은 이 트랜스퍼게이트 TG1'를 통하여 센스앰프 SA에 비교기준 전위 Vref를 주도록 하여도 좋다.
제20도는 제15도에 도시한 회로를 싱글앤드형 센스앰프 구성으로한 경우를 나타내고 있는바 제15도와 동일 부분에는 동일부호를 붙이고 있다. 여기서 센스앰프 SAi의 한쪽의 입력측단에 접속되어 있는 트랜스퍼게이트 TG'는, 비트선 BL과 센스앰프 SAi의 다른쪽의 입력단과의 사이에 삽입되어 있는 트랜스퍼게이트 TG에 의한 영향과의 밸런스를 취하기 위하여 부가되어 있는데 반드시 필요한 것은 아니므로 삭제하여도 좋고 혹은 이 트랜스퍼게이트 TG'를 통하여 센스앰프 SAi에 비교기준 전위 Vref를 주도록 하여도 된다.
제21도는 제12도에 도시한 회로를 싱글앤드형 센스앰프 구성으로한 경우를 나타내고 있는바, 제12도와 동일 부분에는 동일부호를 붙이고 있다. 여기서 한쪽의 디지트선/DL의 일단부에 접속되어 있는 트랜스퍼게이트 TG3'는 비트선 BL과 센스앰프 SA와의 사이에 삽입되어 있는 트랜스퍼게이트 TG1에 의한 영향과의 밸런스를 취하기 위하여 부가되어 있으나 반드시 필요한 것은 아니므로 삭제해도 좋고 혹은 이 트랜스퍼게이트 TG1'을 통하여 센스앰프 SA에 비교기준 전위 Vref를 주도록 해도 좋다.
제22도는 제13도의 도시한 회로를 싱글엔드형 센스 앰프구성으로한 경우를 나타내고 있는바, 제13도와 동일부분에는 동일부호를 붙이고 있다. 여기서 한쪽의 디지트선/DL의 일단부에 접속되어 있는 트랜지스퍼게이트 TG3'는 비트선 BL과 센스앰프 SA와의 사이에 삽입되어 있는 트랜스퍼게이트 TG3에 의한 영향과의 밸런스를 취하기 위하여 부가되어 있으나 반드시 필요한 것은 아니므로 삭제해도 좋고 혹은 이 트랜지스퍼게이트 TG3'의 일단측에 센스앰프 SAi용의 비교기준 전위 Vref를 주도록 해도 좋다.
또 상기 실시예에 있어서 비트선과 센스앰프와의 사이에 트랜스퍼게이트 등의 접속수단을 설치할 경우에는 복수개(싱글·엔드형 구조의 경우) 또는 복수쌍(폴데스·비트선 구조 또는 오픈·비트선 구조의 경우)의 비트선과 트랜스퍼게이트등의 접속수단이 하나의 센스앰프를 공유하고, 이 트랜스퍼게이트등의 접속수단의 제어에 의하여 복수개 (싱글·엔드형 구조의 경우) 또는 복수쌍(폴데스·비트선 구조 또는 오픈·비트선 구조의 경우)의 비트선중의 1개 또는 1쌍 만이 선택적으로 센스 앰프에 전기적으로 접속되는 구성(이른바, 세어드·센스 앰프 방식)이라고 본 발명을 적용할 수 있다.
상술한 바와 같이 본 발명에 의하면 탑재하고 있는 캐시메모리의 실효적인 고속 동작을 실현할 수 있고 그위에 종래의 1트랜지스터·1커패시터의 셀을 사용한 표준의 DRAM과 동등하거나 그이하의 칩사이즈로 실현할 수 있어 매우 유익한 캐시 탑재형의 DRAM을 실현할 수 있다.

Claims (22)

  1. 직렬 접속된 복수의 MOS트랜지스터(Q1~Q4; Q1~Q5)와 그의 각 일단에 각각 일단이 접속된 정보 기억용의 커패시터(C1~C4)를 갖는 다이나믹형 메모리 셀(MC)의 어레이를 구비한 반도체 기억장치에 있어서, 상기 메모리 셀 어레이의 칼럼에 설치되고 상기 메모리 셀에서 시계열로 독출되는 정보를 일시 격납 하는 격납 수단(REG)과, 상기 격납수단을 상기 메모리 셀 어레이와는 독립적으로 엑세스 하는 수단(RL1~RL4)을 구비하는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 격납수단은 상기 메모리 셀 1개당의 커패시터수와 동수의 격납엘리먼트(REG1~REG4)를 구비한 레지스터인 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 격납 엘리먼트는 1트랜지스터·1커패시터의 다이나믹형 메모리 셀에 의하여 구성되고 있는 것을 특징으로 하는 반도체 기억장치.
  4. 제2항에 있어서, 상기 격납 엘리먼트는 스태틱형 메모리 셀에 의하여 구성되는 것을 특징으로 하는 반도체 기억장치.
  5. 제2항에 있어서, 상기 격납 엘리먼트는 2개의 트랜지스터 사이에 1개의 커패시터가 접속된 다이나믹형 메모리 셀에 의하여 구성되는 것을 특징으로 하는 반도체 기억장치.
  6. 제1항에 있어서, 상기 격납수단은 상기 메모리 셀 1개당의 커패시터수와 동수의 센스앰프(SA1~SA4)가 사용되고, 이 복수개의 센스앰프에 의하여 상기 메모리 셀의 기억정보의 독출/기록을 제어하는 동시에 데이타의 일시 격납도 행하는 것을 특징으로 하는 반도체 기억장치.
  7. 제1항에 있어서, 상기 컬럼의 비트선(BL, BL)과 비트선 센스앰프(A)사이에 삽입된 제1의 트랜스퍼게이트(TGI)과, 이 제1의 트랜스퍼게이트를 온/오프시킴으로써 상기 메모리 셀로부터의 정보 독출시에는 상기 비트선 센스앰프에 의한 상기 비트선의 충방전을 행하지 않고, 재기록(혹은 기록)시에만 상기 비트선 센스 앰프에 의한 상기 비트선의 충방전을 행하도록 제어하는 수단을 추가로 구비하는 것을 특징으로 하는 반도체 기억장치.
  8. 제4항에 있어서, 비트선 센스 앰프와 상기 격납수단 사이에 삽입된 제2의 트랜스퍼게이트(TG3)와, 상기 격납수단을 액세스 할때에는 상기 제2의 트랜스퍼게이트를 오프상태로 하여 스태틱형 메모리 셀만의 구동에 의하여 데이타를 출력시키도록 제어하는 수단을 추가로 구비하는 것을 특징으로 하는 반도체 기억장치.
  9. 제4항에 있어서, 상기 격납수단의 각 엘리먼트와 비트선 사이에 접속되어 제어 신호선에 의하여 게이트가 제어되는 제3의 트랜스퍼게이트(TG)와, 상기 각 엘리먼트와 입출력선과의 사이에 각각 대응하여 접속되어 칼럼 선택선에 의하여 게이트가 제어되는 제4의 트랜스퍼게이트(TG2)를 구비하는 것을 특징으로 하는 반도체 기억장치.
  10. 제6항에 있어서, 상기 격납수단의 각 엘리먼트와 비트선 사이에 접속되어 제어신호선에 의하여 게이트가 제어되는 제3의 트랜스퍼게이트(TG)와, 상기 각 엘리먼트와 입출력선 사이에 각각 대응하여 접속되어 칼럽 선택선에 의하여 게이트가 제어되는 제4의 트랜스퍼게이트(TG2)를 구비하는 것을 특징으로 하는 반도체 기억장치.
  11. 제1항에 있어서, 상기 격납수단에 독출하고자 하는 정보가 격납되어 있는지 여부를 판정하는 수단을 추가로 구비하는 것을 특징으로 하는 반도체 기억장치.
  12. 제1항에 있어서, 상기 격납수단에 독출하고자 하는 정보가 격납되어있을 경우에는 새로이 상기 메모리 셀을 액세스 하지않고, 선택된 칼럼의 격납수단에서 필요한 데이타를 독출하도록 제어하는 제어수단을 추가로 구비하는 것을 특징으로 하는 반도체 기억장치.
  13. 제12항에 있어서, 상기 제어수단은 상기 격납수단의 각 엘리먼트를 대응하여 선택하기 위한 복수개의 제어신호선중의 1개를 선택하고 선택된 칼럼에서 1비트를 독출하는 것을 특징으로 하는 반도체 기억장치.
  14. 제12항에 있어서, 상기 격납수단의 각 엘리먼트가 센스앰프인 경우에는 상기 제어수단은 선택된 칼럼의 하나의 센스앰프를 선택하고 선택된 칼럼에서 1비트를 독출하는 것을 특징으로 하는 반도체 기억장치.
  15. 제9항 또는 제10항에 있어서, 상기 각 엘리먼트에 대응하여 접속되어 있는 제4의 트랜스퍼게이트를 공통의 칼럼 선택선에 의하여 제어하고 선택되고 있는 칼럼에서 복수 비트를 일제히 독출하는 것을 특징으로 하는 반도체 기억장치.
  16. 제1항에 있어서, 상기 격납수단에 독출하고자 하는 정보가 격납되어 있지 않을 경우에는 상기 격납수단의 내용을 해당하는 메모리셀에 되쓴 후에 필요한 정보가 기억되어 있는 메모리 셀을 액세스하는 수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
  17. 제1항에 있어서, 상기 메모리셀의 리프레시를 행하는 경우에는 상기 격납수단의 내용을 해당하는 메모리 셀에 되쓴 후에 리프레시의 대상이 되는 메모리 셀의 리프레시를 행하고 그후 리프레시전에 되쓴 메모리 셀을 액세스하여 상기 격납수단의 내용을 복원하는 수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
  18. 제1항에 있어서, 상기 격납수단에 의해 액세스를 해당하는 메모리 셀을 선택한 상태에서 행하는 수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
  19. 제1항에 있어서, 비트선 센스앰프의 한쌍의 입력단에는 한쌍의 상보적인 비트선이 직접 혹은 간접으로 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  20. 제1항에 있어서, 비트선 센스앰프는 그 한쌍의 입력단에 복수쌍의 상보적인 비트선이 간접으로 접속되고 그 동작시에는 상기 복수쌍중의 한쌍의 비트선이 선택적으로 전기적으로 접속되는 것을 특징으로 하는 반도체 기억장치.
  21. 제1항에 있어서, 비트선 센스앰프의 한쌍의 입력단중의 한쪽에만 1개의 비트선이 직접 혹은 간접으로 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  22. 제1항에 있어서, 비트선 센스 앰프의 한쌍의 입력단 중의 한쪽에만 복수개의 비트선이 간접으로 접속되고 그 동작시에는 상기 복수개중의 1개의 비트선이 선택적으로 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
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