KR920017105A - 반도체 기억 장치 - Google Patents

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Abstract

내용 없음

Description

반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 DRAM(현재 제안중)의 일예를 나타내는 회로도. 제6도는 본 발명에 따른 DRAM(현재 제안중)의 다른 예를 나타내는 회로도.

Claims (22)

  1. 직렬 접속된 복수의 MOS트랜지스터(Q1~Q4; Q1~Q5)와 그의 각 일단에 각각 일단이 접속된 정보 기억용의 커패시터(C1~C4)를 갖는 다이나믹형 메모리 셀(MC)의 어레이를 구비한 반도체 기억장치에 있어서, 상기 메모리 셀 어레이의 칼럼에 설치되고 상기 메모리 셀에서 시계열로 독출되는 정보를 일시 격납 하는 격납 수단(REG)과, 상기 격납수단을 상기 메모리 셀어레이와는 독립적으로 엑세스 하는 수단(RL1~RL4)을 구비하는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 격납수단은 상기 메모리 셀 1개당의 커패시터수와 동수의 격납엘리먼트(REG1~REG4)를 구비한 레지스터인 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 격납 엘리먼트는 1트랜지스터·1커패시터의 다이나믹형 메모리 셀에 의하여 구성되고 있는 것을 특징으로 하는 반도체 기억장치.
  4. 제2항에 있어서, 상기 격납 엘리먼트는 스태틱형 메모리 셀에 의하여 구성되는 것을 특징으로 하는 반도체 기억장치.
  5. 제2항에 있어서, 상기 격납 엘리먼트는 2개의 트랜지스터 사이에 1개의 커패시터가 접속된 다이나믹형 메모리 셀에 의하여 구성되는 것을 특징으로 하는 반도체 기억장치.
  6. 제1항에 있어서, 상기 격납수단은 상기 메모리 셀 1개당의 커패시터수와 동수의 센스앰프(SA1~SA4)가 사용되고, 이 복수개의 센스앰프에 의하여 상기 메모리 셀의 기억정보의 독출/기록을 제어하는 동시에 데이타의 일시 격납도 행하는 것을특징으로 하는 반도체 기억장치.
  7. 제1항에 있어서, 상기 컬럼의 비트선(BL, BL)과 비트선 센스앰프(A)사이에 삽입된 제1의 트랜스퍼게이트(TGI)과, 이 제1의 트랜스퍼게이트를 온/오프시킴으로써 상기 메모리 셀로부터의 정보 독출시에는 상기 비트선 센스앰프에 의한 상기 비트선의 충방전을 행하지 않고, 재기록(혹은 기록)시에만 상기 비트선 센스 앰프에 의한 상기 비트선의 충방전을 행하도록제어하는 수단을 추가로 구비하는 것을 특징으로 하는 반도체 기억장치.
  8. 제4항에 있어서, 비트선 센스 앰프와 상기 격납수단 사이에 삽입된 제2의 트랜스퍼게이트(TG3)와, 상기 격납수단을 액세스 할때에는 상기 제2의 트랜스퍼게이트를 오프상태로 하여 스태틱형 메모리 셀만의 구동에 의하시키도록 제어하는 수단을 추가로 구비하는 것을 특징으로 하는 반도체 기억장치.
  9. 제4항에 있어서, 상기 격납수단의 각 엘리먼트와 비트선 사이에 접속되어 제어 신호선에 의하여 게이트가 제어되는 제3의트랜스퍼게이트(TG)와, 상기 각 엘리먼트와 입출력선과의 사이에 각각 대응하여 접속되어 칼럼 선택선에 의하여 게이트가제어되는 제4의 트랜스퍼게이트(TG2)를 구비하는 것을 특징으로 하는 반도체 기억장치.
  10. 제6항에 있어서, 상기 격납수단의 각 엘리먼트와 비트선 사이에 접속되어 제어신호선에 의하여 게이트가 제어되는 제3의트랜스퍼게이트(TG)와, 상기 각 엘리먼트와 입출력선 사이에 각각 대응하여 접속되어 칼럽 선택선에 의하여 게이트가 제어되는 제4의 트랜스퍼게이트(TG2)를 구비하는 것을 특징으로 하는 반도체 기억장치.
  11. 제1항에 있어서, 상기 격납수단에 독출하고자 하는 정보가 격납되어 있는지 여부를 판정하는 수단을 추가로 구비하는 것을 특징으로 하는 반도체 기억장치.
  12. 제1항에 있어서, 상기 격납수단에 독출하고자 하는 정보가 격납되어있을 경우에는 새로이 상기 메모리 셀을 액세스 하지않고, 선택된 칼럼의 격납수단에서 필요한 데이타를 독출하도록 제어하는 제어수단을 추가로 구비하는 것을 특징으로 하는 반도체 기억장치.
  13. 제12항에 있어서, 상기 제어수단은 상기 격납수단의 각 엘리먼트를 대응하여 선택하기 위한 복수개의 제어신호선중의 1개를 선택하고 선택된 칼럼에서 1비트를 독출하는 것을 특징으로 하는 반도체 기억장치.
  14. 제12항에 있어서, 상기 격납수단의 각 엘리먼트가 센스앰프인 경우에는 상기 제어수단은 선택된 칼럼의 하나의 센스앰프를 선택하고 선택된 칼럼에서 1비트를 독출하는 것을 특징으로 하는 반도체 기억장치.
  15. 제9항 또는 제10항에 있어서, 상기 각 엘리먼트에 대응하여 접속되어 있는 제4의 트랜스퍼게이트를 공통의 칼럼 선택선에의하여 제어하고 선택되고 있는 칼럼에서 복수 비트를 일제히 독출하는 것을 특징으로 하는 반도체 기억장치.
  16. 제1항에 있어서, 상기 격납수단에 독출하고자 하는 정보가 격납되어 있지 않을 경우에는 상기 격납수단의 내용을 해당하는 메모리셀에 되쓴 후에 필요한 정보가 기억되어 있는 메모리 셀을 액세스하는 수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
  17. 제1항에 있어서, 상기 메모리셀의 리프레시를 행하는 경우에는 상기 격납수단의 내용을 해당하는 메모리 셀에 되쓴 후에리프레시의 대상이 되는 메모리 셀의 리프레시를 행하고 그후 리프레시전에 되쓴 메모리 셀을 액세스하여 상기 격납수단의 내용을 복원하는 수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
  18. 제1항에 있어서, 상기 격납수단에 의해 액세스를 해당하는 메모리 셀을 선택한 상태에서 행하는 수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
  19. 제1항에 있어서, 비트선 센스앰프의 한쌍의 입력단에는 한쌍의 상보적인 비트선이 직접 혹은 간접적으로 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
  20. 제1항에 있어서, 비트선 센스앰프는 그 한쌍의 입력단에 복수쌍의 상보적인 비트선이 간접으로 접속되고 그 동작시에는상기 복수쌍중의 한쌍의 비트선이 선택적으로 전기적으로 접속되는 것을 특징으로 하는 반도체 기억장치.
  21. 제1항에 있어서, 비트선 센스앰프의 한쌍의 입력단중의 한쪽에만 1개의 비트선이 직접 혹은 간접으로 접속되어 있는 것을특징으로 하는 반도체 기억장치.
  22. 제1항에 있어서, 비트선 센스 앰프의 한쌍의 입력단 중의 한쪽에만 복수개의 비트선이 간접으로 접속되고 그 동작시에는상기 복수개중의 1개의 비트선이 선택적으로 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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