KR950010085A - 다이나믹 랜덤 억세스 메모리 - Google Patents

다이나믹 랜덤 억세스 메모리 Download PDF

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사토 후미오
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Abstract

본 발명은, 각각 MOS트랜지스터와 캐패시터를 가지고 NAND 셀중 한끝에 연결된 비트선이 직렬로 연결된 다수의 DRAMS를 구성하는 NAND형 DRAM을 구성하는 것을 그 목적으로 한다. 인접한 NAND셀은 쌍으로된 비트선에 연결된 메모리셀 단위의 제1트랜지스터의 게이트에 각각 조합된 제1워드선쌍에 연결되고, 각 제2워드선은 NAND형 DRAM이 그의 칩크기와 어레이 노이즈 및 소프트에러를 줄일 수 있게 하기 위해 쌍으로된 비트선에 연결된 메모리셀 단위의 트랜지스터중 하나에 상당하는 게이트에 공통으로 조합된다.

Description

다이니믹 랜덤 억세스 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 제1실시예의 NAND형 DRAM을 나타내는 회로 블록도,
제2도 (a)는 본 발명에 따른 제1실시예의 평면도,
제3도 (b)는 본 발명에 따른 제1실시예의 단면도.

Claims (13)

  1. 제1과 제2메모리셀군과, 전기적으로 직렬 조합된 다수의 메모리셀을 구성하는 각각의 제1과 제2군을 구성하고, MOS트랜지스터에 연결된 캐패시터와 절연 게이트형 MOS트랜지스터를 구성하는 각각의 메모리셀, 제1과 제2메모리셀군의 한끝에 각각으로 조합된 제1과 제2비트선, 각각의 다수의 워드선이 제1과 제2메모리셀군의 MOS트랜지스터중 하나에 상당하는 게이트에 각각의 조합되고, 제2와 제1셀군의 메모리셀로부터 데이터를 각각으로 판독하는 동안 전압리퍼런스를 공급하는 각 제1과 제2비트선으로 제1과 제2메모리셀군의 메모리셀로부터 데이터를 제1과 제2메모리셀로부터 판독하기 위한 수단을 구비하여 이루어진 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  2. 다수의 메모리셀 단위와, 데이터를 저장하기 위한 캐패시터 위치와 직렬 조합된 다수의 절연 게이트형 트랜지스터를 갖는 각 단위 및, 트랜지스터의 하나에 조합된 각각의 캐패시터 위치를 각각으로 구비하여 이루어지고, 각 비트선이 메모리셀 단위중 하나의 트랜지스터를 직렬 조합한 트랜지스터의 한끝에서 제1트랜지스터중에 각각으로 조합된 다수의 비트선과, 쌍으로된 비트선에 연결된 메모리셀 단위의 제1트랜지스터의 게이트에 각각으로 조합된 제1워드선쌍 및, 쌍으로된 비트선에 연결된 메모리셀 단위의 제1트랜지스터중 하나에 상당하는 게이트에 조합된 각 제2워드선을 구비하여 이루어진 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  3. 제2항에 있어서, 제1워드선쌍에 제1소정 전압을 본질적으로 공급하기 위해 제1워드선쌍에 조합된 제1전압 공급수단과, 소정의 순서로 제2워드선에 제2소정 전압을 공급하기 위해 제2워드선에 조합된 제2전압 공급수단을 더 구비하여 이루어진 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  4. 제3항에 있어서, 메모리셀 단위부터/까지 데이터를 판독하고 재기입하기 위해 쌍으로 된 비트선에 조합된 독출/재기록회로를 더 구비하여 이루어진 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  5. 제4항에 있어서, 제2전압 공급수단은 제1소정 전압의 적용에 응답해서 쌍으로된 비트선과 각각으로 연관된 셀단위에서 제1트랜지스터에 조합된 캐패시터위치의 판독을 할 수 있는 제2워드선에 제2소정 전압의 적용을 보류하기 위한 수단을 포함하고, 제2전압 공급수단은 소정순서에 따라 판독될 수 있는 각 셀 단위의 제1트랜지스터보다 다른 트랜지스터중 하나를 통해 쌍으로된 비트선에 조합된 캐패시터위치처럼 소정의 순서로 제2소정전압을 공급하기 위한 수단을 포함하여 이루어진 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  6. 제5항에 있어서, 제2소정전압을 상당하기 위한 수단은 각 셀 단위에서 제1트랜지스터에 가장 밀접한 트랜지스터에 조합된 캐패시터위치로부터 시작하는 순서로 쌍으로된 비트선에 조합된 메모리셀 단위의 캐패시터위치를 동시에 읽기 위한 각 셀단위의 제1트랜지스터보다 다른 트랜지스터중 하나에 제2소정 전압을 공급하는 수단을 구비하여 이루어진 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  7. 제5항에 있어서, 제2소정전압을 공급하기 위한 수단은 쌍으로된 비트선에 조합된 메모리셀 단위의 다른 하나의 2개의 인접한 캐패시터위치를 읽기위하고, 쌍으로된 비트선에 조합된 메모리셀 단위중 하나의 제1트랜지스터보다 다른 트랜지스터중 하나에 제2소정 전압을 공급하기 위한 수단을 구비하여 이루어진 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  8. 각각으로 데이터를 저장하기 위한캐패시터와 직렬 조합된 절연게이트형 트랜지스터를 가지는 각 제1, 제2, 제3, 제4메모리셀단위를 포함하고, 제1비트선은 제1과 제2메모리셀 단위의 직렬 조합된 트랜지스터의 한끝에서 제1트랜지스터에 각각 조합되고, 제2비트선은 제3과 제4메모리셀 단위의 직렬 조합된 트랜지스터의 한끝에서 제1트랜지스터에 각각으로 조합되며, 각 제1워드선은 여러가지 캐패시터를 선택하기 위해 제1과 제3셀단위의 트랜지스터중 하나에 상당하는 각각의 게이트에 조합되고, 각 제2워드선은 여러가지 캐패시터를선택하기 위해 제2과 제4셀단위의 트랜지스터중 하나에 상당하는 각각의 게이트에 조합되며, 제1과 제2터미널을 갖는 제1트랜스퍼 게이트 트랜지스터는 제1과 제2메모리셀 단위의 제1트랜지스터에 각각으로 조합되고, 제1트랜지스퍼 게이트 트랜지스터의 제1터미널이 또한 제1비트선에 조합되며, 제2트랜지스퍼 게이트 트랜지스터의 제2터미널이 또한 제2비트선에 조합되는 것을 구비하여 이루어진 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  9. 제8항에 있어서, 적어도 하나의 메모리셀에서 구성하는 상기 제1과 제2트랜지스퍼 게이트 트랜지스터는 상기 제1과 제2캐패시턴스에 각각으로 조합되는 것을 더 구비하여 이루어진 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  10. 제9항에 있어서, 제1과 제2캐패시터가 단지 하나의 메모리셀을 구비하여 이루어진 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  11. 제8항에 있어서, 제1과 제2트랜지스퍼 게이트 트랜지스터에 조합된 제3워드선과, 제1소정 타이밍으로 제1과 제2트랜지스퍼 게이트 트랜지스터 온(ON)과 오프(OFF)로 바꾸기 위해 제3워드선에 제1소정 전압을 공급하기 위한 제1전압 공급수단, 제1과 제2워드선에 제2소정 전압을 공급하기 위한 제2전압 공급수단, 제1과 제2비트선에 연결된 독출/재기록회로 및, 제1메모리셀 단위의 캐패시터에서 데이터가 제1과 제2트랜지스퍼 게이트 트랜지스터가 켜있는 동안 회로에 판독되고, 제3메모리셀 단위의 캐패시터에서 데이터가 제1과 제2트랜지스퍼 게이트 트랜지스터가 꺼지는 동안 회로에 판독되는 것을 더 구비하여 이루어진 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  12. 제11항에 있어서, 제1전압 공급수단은 제1과 제2메모리셀 단위의 캐패시터에 저장된 데이터를 판독하기 위해 이전의 제1과 제2캐패시터에 저장된 데이터를 동시에 판독하기 위한 제3워드선에 제1소정 전압을 공급하는 것을 구비하여 이루어진 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  13. 제11항에 있어서, 비트선과 독출/재기록회로를 연결하거나 끊기 위한 수단을 더 구비하여 이루어진 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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