JPH0773666A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH0773666A JPH0773666A JP5218893A JP21889393A JPH0773666A JP H0773666 A JPH0773666 A JP H0773666A JP 5218893 A JP5218893 A JP 5218893A JP 21889393 A JP21889393 A JP 21889393A JP H0773666 A JPH0773666 A JP H0773666A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Abstract
(57)【要約】
【目的】 チップサイズを縮小しつつ、アレイノイズや
ソフトエラーを低減することのできるＮＡＮＤ型ＤＲＡ
Ｍを提供すること。 【構成】 複数個のＭＯＳトランジスタＱを直列に接続
し、各々のＭＯＳトランジスタＱのソースにキャパシタ
Ｃを接続したＮＡＮＤセルが複数個配列され、ＮＡＮＤ
セルの各々の一方端が接続されるビット線ＢＬが複数本
配置されたＮＡＮＤ型ＤＲＡＭにおいて、ビット線対を
なす２本のビット線ＢＬ1 ，ＢＬ2 につながる２つのＮ
ＡＮＤセルは、ビット線ＢＬ1 ，ＢＬ2 に最も近いＭＯ
ＳトランジスタＱ10，Ｑ11の各々のゲートが異なるワー
ド線ＷＬ10，ＷＬ11に接続され、残りのＭＯＳトランジ
スタＱ20〜Ｑ40，Ｑ21〜Ｑ41のゲートが２つのＮＡＮＤ
セルで対応するもの同士で共通のワード線ＷＬ2 〜ＷＬ
4 に接続されており、一方のビット線のみにデータを読
み出してフォールデッドビット線方式を構成した。
ソフトエラーを低減することのできるＮＡＮＤ型ＤＲＡ
Ｍを提供すること。 【構成】 複数個のＭＯＳトランジスタＱを直列に接続
し、各々のＭＯＳトランジスタＱのソースにキャパシタ
Ｃを接続したＮＡＮＤセルが複数個配列され、ＮＡＮＤ
セルの各々の一方端が接続されるビット線ＢＬが複数本
配置されたＮＡＮＤ型ＤＲＡＭにおいて、ビット線対を
なす２本のビット線ＢＬ1 ，ＢＬ2 につながる２つのＮ
ＡＮＤセルは、ビット線ＢＬ1 ，ＢＬ2 に最も近いＭＯ
ＳトランジスタＱ10，Ｑ11の各々のゲートが異なるワー
ド線ＷＬ10，ＷＬ11に接続され、残りのＭＯＳトランジ
スタＱ20〜Ｑ40，Ｑ21〜Ｑ41のゲートが２つのＮＡＮＤ
セルで対応するもの同士で共通のワード線ＷＬ2 〜ＷＬ
4 に接続されており、一方のビット線のみにデータを読
み出してフォールデッドビット線方式を構成した。
Description
【０００１】
【産業上の利用分野】本発明は、複数個のメモリセル
（ＤＲＡＭ）を直列接続したメモリセル群（ＮＡＮＤセ
ル）を持つダイナミック型半導体記憶装置（ＮＡＮＤ型
ＤＲＡＭ）に係わり、特に折り返しビット線方式のＮＡ
ＮＤ型ＤＲＡＭに関する。
（ＤＲＡＭ）を直列接続したメモリセル群（ＮＡＮＤセ
ル）を持つダイナミック型半導体記憶装置（ＮＡＮＤ型
ＤＲＡＭ）に係わり、特に折り返しビット線方式のＮＡ
ＮＤ型ＤＲＡＭに関する。
【０００２】
【従来の技術】ＤＲＡＭの高密度化は、プロセス技術，
デバイス技術による微細化で実現されてきたが、近年こ
れらの技術による微細化が限界に近くなっている。そこ
で最近、１トランジスタ／１キャパシタのＤＲＡＭセル
を複数個直列に接続したメモリセル群（ＮＡＮＤセル）
を基本構成とする半導体記憶装置（ＮＡＮＤ型ＤＲＡ
Ｍ）が提案されている（ISSCC Digest of technical pa
per pp.46-47(1993)）。
デバイス技術による微細化で実現されてきたが、近年こ
れらの技術による微細化が限界に近くなっている。そこ
で最近、１トランジスタ／１キャパシタのＤＲＡＭセル
を複数個直列に接続したメモリセル群（ＮＡＮＤセル）
を基本構成とする半導体記憶装置（ＮＡＮＤ型ＤＲＡ
Ｍ）が提案されている（ISSCC Digest of technical pa
per pp.46-47(1993)）。
【０００３】ＮＡＮＤ型ＤＲＡＭでは、ビット線に対す
るコンタクトの数が従来のＤＲＡＭに比べて大幅に減少
するので、メモリセルアレイが占める面積を縮小するこ
とができる。図１２にＮＡＮＤ型ＤＲＡＭの回路構成を
示し、図１３にそのレイアウト図と断面図を示す。図中
の１０はＳｉ基板、１１はソース・ドレイン拡散層、１
２はワード線となるゲート電極（ＷＬ）、１３はストレ
ージノード電極、１４はプレート電極、１５はビット線
（ＢＬ）、１６はビット線コンタクト、２０はセンスア
ンプであり、Ｃはキャパシタである。
るコンタクトの数が従来のＤＲＡＭに比べて大幅に減少
するので、メモリセルアレイが占める面積を縮小するこ
とができる。図１２にＮＡＮＤ型ＤＲＡＭの回路構成を
示し、図１３にそのレイアウト図と断面図を示す。図中
の１０はＳｉ基板、１１はソース・ドレイン拡散層、１
２はワード線となるゲート電極（ＷＬ）、１３はストレ
ージノード電極、１４はプレート電極、１５はビット線
（ＢＬ）、１６はビット線コンタクト、２０はセンスア
ンプであり、Ｃはキャパシタである。
【０００４】このＮＡＮＤ型ＤＲＡＭは、ワード線ＷＬ
とビット線ＢＬの交点に必ずメモリセルが存在するた
め、メモリセルは小さくできるが選択したワード線に交
差するビット線全部にメモリセルデータが読み出され
る。このため、リファレンスビット線にはセンスアンプ
２０と反対側のセルアレイに属するビット線を用い、そ
の差をセンスアンプ２０で増幅するオープン（解放）ビ
ット線方式になってしまう。従来から言われているよう
に、オープンビット線方式は、現在のＤＲＡＭの殆どの
製品に用いられているフォールデッド（折り返し）ビッ
ト線方式に比べ、メモリセルアレイ内のノイズやソフト
エラーに対して非常に弱いという欠点を有する。
とビット線ＢＬの交点に必ずメモリセルが存在するた
め、メモリセルは小さくできるが選択したワード線に交
差するビット線全部にメモリセルデータが読み出され
る。このため、リファレンスビット線にはセンスアンプ
２０と反対側のセルアレイに属するビット線を用い、そ
の差をセンスアンプ２０で増幅するオープン（解放）ビ
ット線方式になってしまう。従来から言われているよう
に、オープンビット線方式は、現在のＤＲＡＭの殆どの
製品に用いられているフォールデッド（折り返し）ビッ
ト線方式に比べ、メモリセルアレイ内のノイズやソフト
エラーに対して非常に弱いという欠点を有する。
【０００５】図１４に示すようにビット線ＢＬは、デー
タがセルより読み出される際にビット線間のカップリン
グＣBBによりカップリングノイズを受ける。さらに、メ
モリセルデータに読み出された信号がＢＬ−ＷＬ間のカ
ップリングＣWBによりワード線ＷＬが変動し、それがま
たフィードバックしてビット線ＢＬにノイズとして乗
る。同様にビット線ＢＬは、基板，プレート等の電極を
介して同様のノイズを受ける。
タがセルより読み出される際にビット線間のカップリン
グＣBBによりカップリングノイズを受ける。さらに、メ
モリセルデータに読み出された信号がＢＬ−ＷＬ間のカ
ップリングＣWBによりワード線ＷＬが変動し、それがま
たフィードバックしてビット線ＢＬにノイズとして乗
る。同様にビット線ＢＬは、基板，プレート等の電極を
介して同様のノイズを受ける。
【０００６】オープンビット線方式では、センスアンプ
の逆側のリファレンス側のビットにはデータが読み出さ
れず、上記のようなノイズを受けないため、これらのノ
イズが全てノイズとなってしまう。同様に、ＢＬダイコ
ンに当たったα線によるソフトエラーもビット線対の片
側にのみ乗ってしまう欠点があった。
の逆側のリファレンス側のビットにはデータが読み出さ
れず、上記のようなノイズを受けないため、これらのノ
イズが全てノイズとなってしまう。同様に、ＢＬダイコ
ンに当たったα線によるソフトエラーもビット線対の片
側にのみ乗ってしまう欠点があった。
【０００７】
【発明が解決しようとする課題】このように、従来のＮ
ＡＮＤ型ＤＲＡＭにおいては、選択したワード線につな
がる片方のセルアレイの全てのビット線にデータが読み
出されオープンビット線構成になってしまい、チップサ
イズは縮小するが、アレイノイズやソフトエラーの点で
高信頼のものが実現できない問題点があった。
ＡＮＤ型ＤＲＡＭにおいては、選択したワード線につな
がる片方のセルアレイの全てのビット線にデータが読み
出されオープンビット線構成になってしまい、チップサ
イズは縮小するが、アレイノイズやソフトエラーの点で
高信頼のものが実現できない問題点があった。
【０００８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、チップサイズを縮小し
つつ、アレイノイズやソフトエラーを低減することので
きるＮＡＮＤ型ＤＲＡＭを提供することにある。
ので、その目的とするところは、チップサイズを縮小し
つつ、アレイノイズやソフトエラーを低減することので
きるＮＡＮＤ型ＤＲＡＭを提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち、本
発明（請求項１）は、複数個のＭＯＳトランジスタから
なるトランスファゲートを直列に接続し、各々のＭＯＳ
トランジスタのソースにキャパシタを接続したメモリセ
ル群が複数個配列され、メモリセル群の各々の一方端が
接続されるビット線が複数本配置されたダイナミック型
半導体記憶装置において、ビット線対をなす２本のビッ
ト線につながる２つのメモリセル群は、ビット線に最も
近いＭＯＳトランジスタの各々のゲートが異なるワード
線に接続され、残りのＭＯＳトランジスタのゲートが２
つのメモリセル群で対応するもの同士で共通のワード線
に接続されてなることを特徴とする。
に本発明は、次のような構成を採用している。即ち、本
発明（請求項１）は、複数個のＭＯＳトランジスタから
なるトランスファゲートを直列に接続し、各々のＭＯＳ
トランジスタのソースにキャパシタを接続したメモリセ
ル群が複数個配列され、メモリセル群の各々の一方端が
接続されるビット線が複数本配置されたダイナミック型
半導体記憶装置において、ビット線対をなす２本のビッ
ト線につながる２つのメモリセル群は、ビット線に最も
近いＭＯＳトランジスタの各々のゲートが異なるワード
線に接続され、残りのＭＯＳトランジスタのゲートが２
つのメモリセル群で対応するもの同士で共通のワード線
に接続されてなることを特徴とする。
【００１０】また、本発明（請求項２）は、複数個のＭ
ＯＳトランジスタからなるセル用トランスファゲートを
直列に接続し、各々のＭＯＳトランジスタにキャパシタ
を接続したメモリセル群が複数個配列され、メモリセル
群の各々の一方端が接続されるビット線が複数本配置さ
れたダイナミック型半導体記憶装置において、ビット線
対をなす２本のビット線に対して、共通のワード線によ
って駆動される選択用トランスファゲートがそれぞれ設
けられ、第１の選択用トランスファゲートのソースと第
２のトランスファゲートのソースに、各々のセル用トラ
ンスファゲートが対応するもの同士で共通のワード線に
接続されたメモリセル群がそれぞれ接続され、第１の選
択用トランスファゲートのドレインと第２の選択用トラ
ンスファゲートのドレインに、各々のセル用トランスフ
ァゲートが対応するもの同士で共通のワード線に接続さ
れたメモリセル群がそれぞれ接続され、第１の選択用ト
ランスファゲートのソースとビット線対の一方のビット
線（第１のビット線）が接続され、第２の選択用トラン
スファゲートのドレインとビット線対の他方のビット線
（第２のビット線）が接続された構造を持つことを特徴
とする。
ＯＳトランジスタからなるセル用トランスファゲートを
直列に接続し、各々のＭＯＳトランジスタにキャパシタ
を接続したメモリセル群が複数個配列され、メモリセル
群の各々の一方端が接続されるビット線が複数本配置さ
れたダイナミック型半導体記憶装置において、ビット線
対をなす２本のビット線に対して、共通のワード線によ
って駆動される選択用トランスファゲートがそれぞれ設
けられ、第１の選択用トランスファゲートのソースと第
２のトランスファゲートのソースに、各々のセル用トラ
ンスファゲートが対応するもの同士で共通のワード線に
接続されたメモリセル群がそれぞれ接続され、第１の選
択用トランスファゲートのドレインと第２の選択用トラ
ンスファゲートのドレインに、各々のセル用トランスフ
ァゲートが対応するもの同士で共通のワード線に接続さ
れたメモリセル群がそれぞれ接続され、第１の選択用ト
ランスファゲートのソースとビット線対の一方のビット
線（第１のビット線）が接続され、第２の選択用トラン
スファゲートのドレインとビット線対の他方のビット線
（第２のビット線）が接続された構造を持つことを特徴
とする。
【００１１】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第１のビット線と第２のビット線を互いに相補ビッ
ト線として、フォールデッドビット線方式によりメモリ
セルのデータを読み出すこと。 (2) 第１の選択用トランスファゲートのドレインと、第
２の選択用トランスファゲートのソースにそれぞれキャ
パシタを接続し、これらの選択用トランスファゲートも
メモリセルとして利用すること。
は、次のものがあげられる。 (1) 第１のビット線と第２のビット線を互いに相補ビッ
ト線として、フォールデッドビット線方式によりメモリ
セルのデータを読み出すこと。 (2) 第１の選択用トランスファゲートのドレインと、第
２の選択用トランスファゲートのソースにそれぞれキャ
パシタを接続し、これらの選択用トランスファゲートも
メモリセルとして利用すること。
【００１２】
【作用】本発明（請求項１）の構成では、ビット線対を
構成するビット線に最も近いＭＯＳトランジスタのゲー
トのみ異なるゲート電極のワード線で制御して同時にこ
の２つのゲートを導通させないことで、直列接続された
残りのワード線が対をなすＢＬ対で共用であってもビッ
ト線対のうちの１つのビット線にのみメモリセルデータ
が読み出され、他方のビット線は参照ビット線とでき
る。このため、同じメモリセル内にビット線対を構成で
きるフォールデッドビット線方式になり、従来のオープ
ンビット線方式に比べ、メモリセルアレイに発生するビ
ット線−ビット線間ノイズ，ビット線−ワード線間，ビ
ット線−基板間，ビット線−プレート間等の各線アレイ
ノイズを低減することができる。
構成するビット線に最も近いＭＯＳトランジスタのゲー
トのみ異なるゲート電極のワード線で制御して同時にこ
の２つのゲートを導通させないことで、直列接続された
残りのワード線が対をなすＢＬ対で共用であってもビッ
ト線対のうちの１つのビット線にのみメモリセルデータ
が読み出され、他方のビット線は参照ビット線とでき
る。このため、同じメモリセル内にビット線対を構成で
きるフォールデッドビット線方式になり、従来のオープ
ンビット線方式に比べ、メモリセルアレイに発生するビ
ット線−ビット線間ノイズ，ビット線−ワード線間，ビ
ット線−基板間，ビット線−プレート間等の各線アレイ
ノイズを低減することができる。
【００１３】さらに、ソフトエラーもα線が同じセルア
レイ内に入ると、ビット線対に同様に受けるため低減で
きる。また、フォールデッドビット線方式なので、セン
スアンプピッチも緩和可能である。
レイ内に入ると、ビット線対に同様に受けるため低減で
きる。また、フォールデッドビット線方式なので、セン
スアンプピッチも緩和可能である。
【００１４】また、本発明（請求項２）の構成では、第
１のビット線に接続されるメモリセル群と第２のビット
線に接続されるメモリセル群において、片方のビット線
に接続されるメモリセル群に新たに選択用トランスファ
ゲートを接続することによって、それぞれのメモリセル
群のデータを別のタイミングでビット線に転送させるこ
とができる。つまり、フォールデッドビット線方式に構
成することができる。そしてこの場合、新たな選択用ト
ランスファゲートを制御するワード線を、ビット線コン
タクト１つにつき１つ、即ち１つのビット線に接続され
るメモリセル群２つに対して１つのみ配置すればよい。
このため、メモリセル群１つに対して１つゲートが増え
る請求項１に比して、面積増加を少なくすることができ
る。
１のビット線に接続されるメモリセル群と第２のビット
線に接続されるメモリセル群において、片方のビット線
に接続されるメモリセル群に新たに選択用トランスファ
ゲートを接続することによって、それぞれのメモリセル
群のデータを別のタイミングでビット線に転送させるこ
とができる。つまり、フォールデッドビット線方式に構
成することができる。そしてこの場合、新たな選択用ト
ランスファゲートを制御するワード線を、ビット線コン
タクト１つにつき１つ、即ち１つのビット線に接続され
るメモリセル群２つに対して１つのみ配置すればよい。
このため、メモリセル群１つに対して１つゲートが増え
る請求項１に比して、面積増加を少なくすることができ
る。
【００１５】また、新たに設けた選択用トランスファゲ
ートにもキャパシタを接続し、メモリセルとして用いる
ことによって、実効的な集積度をより向上させることが
できる。
ートにもキャパシタを接続し、メモリセルとして用いる
ことによって、実効的な集積度をより向上させることが
できる。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を説明
する。 （実施例１）図１は本発明の第１の実施例に係わるＮＡ
ＮＤ型ＤＲＡＭを示す回路構成図、図２（ａ）は素子レ
イアウトを示す平面図、図２（ｂ）は（ａ）の矢視Ａ−
Ａ′断面図である。
する。 （実施例１）図１は本発明の第１の実施例に係わるＮＡ
ＮＤ型ＤＲＡＭを示す回路構成図、図２（ａ）は素子レ
イアウトを示す平面図、図２（ｂ）は（ａ）の矢視Ａ−
Ａ′断面図である。
【００１７】複数のトランスファーゲートが直列接続さ
れ、各々のトランスファゲートにメモリセルキャパシタ
が接続されるＮＡＮＤセル（メモリセル群）をなし、Ｎ
ＡＮＤセルの一方端はビット線ＢＬに接続される。例え
ば、１つのＮＡＮＤセルはＭＯＳトランジスタＱ10，Ｑ
20，Ｑ30，Ｑ40とキャパシタＣ10，Ｃ20，Ｃ30，Ｃ40で
構成され、ビット線ＢＬ1 に接続される。もう１つのＮ
ＡＮＤセルはトランジスタＱ11，Ｑ21，Ｑ31，Ｑ41とキ
ャパシタＣ11，Ｃ21，Ｃ31，Ｃ41で構成され、ビット線
ＢＬ2 に接続される。これらＮＡＮＤセルは１つのビッ
ト線ＢＬに各々複数個つながる。そして、ビット線ＢＬ
1 ，ＢＬ2 はフォールデッドビット線構成でセンスアン
プ及びデータ一時記憶手段を含む読み出し／再書き込み
回路２０につながる。ワード線ＷＬ2 ，ＷＬ3 ，ＷＬ4
は従来と同様にこの２つの対をなすビット線対につなが
るＮＡＮＤセルの直列接続されたトランジスタと共同で
ゲート電極となる。
れ、各々のトランスファゲートにメモリセルキャパシタ
が接続されるＮＡＮＤセル（メモリセル群）をなし、Ｎ
ＡＮＤセルの一方端はビット線ＢＬに接続される。例え
ば、１つのＮＡＮＤセルはＭＯＳトランジスタＱ10，Ｑ
20，Ｑ30，Ｑ40とキャパシタＣ10，Ｃ20，Ｃ30，Ｃ40で
構成され、ビット線ＢＬ1 に接続される。もう１つのＮ
ＡＮＤセルはトランジスタＱ11，Ｑ21，Ｑ31，Ｑ41とキ
ャパシタＣ11，Ｃ21，Ｃ31，Ｃ41で構成され、ビット線
ＢＬ2 に接続される。これらＮＡＮＤセルは１つのビッ
ト線ＢＬに各々複数個つながる。そして、ビット線ＢＬ
1 ，ＢＬ2 はフォールデッドビット線構成でセンスアン
プ及びデータ一時記憶手段を含む読み出し／再書き込み
回路２０につながる。ワード線ＷＬ2 ，ＷＬ3 ，ＷＬ4
は従来と同様にこの２つの対をなすビット線対につなが
るＮＡＮＤセルの直列接続されたトランジスタと共同で
ゲート電極となる。
【００１８】本実施例では、ビット線に最も近いＭＯＳ
トランジスタのゲート電極のみ異なるワード線につなげ
る。即ち、ワード線ＷＬ10はトランジスタＱ10に、ＷＬ
11はトランジスタＱ11につなげる。なお、図２におい
て、１０はＳｉ基板、１１は１１はソース・ドレイン拡
散層、１２はワード線ＷＬとなるゲート電極、１３はス
トレージノード電極、１４はプレート電極、１５はビッ
ト線ＢＬ、１６はビット線コンタクトを示している。
トランジスタのゲート電極のみ異なるワード線につなげ
る。即ち、ワード線ＷＬ10はトランジスタＱ10に、ＷＬ
11はトランジスタＱ11につなげる。なお、図２におい
て、１０はＳｉ基板、１１は１１はソース・ドレイン拡
散層、１２はワード線ＷＬとなるゲート電極、１３はス
トレージノード電極、１４はプレート電極、１５はビッ
ト線ＢＬ、１６はビット線コンタクトを示している。
【００１９】このような構成にして、ビット線ＢＬに近
い方からＮＡＮＤセル内のメモリセル情報をワード線Ｗ
Ｌ2 ，ＷＬ3 ，ＷＬ4 と順に立てていき、読み出す際、
ＷＬ10，ＷＬ11のうちのどちらか一方のみ導通させ、他
方は時間を変えて導通させことにより、メモリセルデー
タはビット線対ＢＬ1 ，ＢＬ2 のうちの一方にしか読み
出せないので、他方はリファレンスビット線となり得
て、フォールデッドビット線方式が適用できる。
い方からＮＡＮＤセル内のメモリセル情報をワード線Ｗ
Ｌ2 ，ＷＬ3 ，ＷＬ4 と順に立てていき、読み出す際、
ＷＬ10，ＷＬ11のうちのどちらか一方のみ導通させ、他
方は時間を変えて導通させことにより、メモリセルデー
タはビット線対ＢＬ1 ，ＢＬ2 のうちの一方にしか読み
出せないので、他方はリファレンスビット線となり得
て、フォールデッドビット線方式が適用できる。
【００２０】例えば、図３（ａ）に示すタイミングでワ
ード線ＷＬを選択した場合、ＷＬ10を“Ｈ”、他のワー
ド線は“Ｌ”でメモリセルＣ10のデータがビット線ＢＬ
1 に読み出され、ＢＬ1 とリファレンスＢＬ2 の電位差
を読み出し／再書き込み回路２０のセンスアンプで増幅
でき、フォールデッドビット線構成となり得る。次に、
ＢＬ1 ，ＢＬ2 をイコライズした後、ＷＬ11を“Ｈ”、
他のワード線を“Ｌ”にしてＢＬ2 のＣ11のセルデータ
が読み出される。また、イコライズ後、今度はＷＬ2 を
“Ｈ”にして、ＷＬ10を“Ｈ”で他のワード線を“Ｌ”
にすると、Ｃ20のデータがＢＬ1 に読み出される。同様
に、次はＣ21のデータが読み出され、最後の一番端のＣ
40，Ｃ41が読み出されるまで続けることができる。メモ
リセルのリストアは逆の順序で行われる。
ード線ＷＬを選択した場合、ＷＬ10を“Ｈ”、他のワー
ド線は“Ｌ”でメモリセルＣ10のデータがビット線ＢＬ
1 に読み出され、ＢＬ1 とリファレンスＢＬ2 の電位差
を読み出し／再書き込み回路２０のセンスアンプで増幅
でき、フォールデッドビット線構成となり得る。次に、
ＢＬ1 ，ＢＬ2 をイコライズした後、ＷＬ11を“Ｈ”、
他のワード線を“Ｌ”にしてＢＬ2 のＣ11のセルデータ
が読み出される。また、イコライズ後、今度はＷＬ2 を
“Ｈ”にして、ＷＬ10を“Ｈ”で他のワード線を“Ｌ”
にすると、Ｃ20のデータがＢＬ1 に読み出される。同様
に、次はＣ21のデータが読み出され、最後の一番端のＣ
40，Ｃ41が読み出されるまで続けることができる。メモ
リセルのリストアは逆の順序で行われる。
【００２１】図３（ｂ）の例は、ＷＬ10，ＷＬ11の上げ
下げ回数を減らした例であり、Ｃ11をＢＬ2 に読み出し
た後、ビット線をイコライズして、そのままＷＬ11を上
げたまま、ＷＬ2 を上げることで続けてＣ21がＢＬ2 に
読み出される。このように、ＢＬ1 ，ＢＬ2 ，ＢＬ1 ，
ＢＬ2 ，ＢＬ1 …と同じビット線に２回続けて、データ
を読み出すことでワード線ＷＬの上げ下げ回数を減らす
ことができる。
下げ回数を減らした例であり、Ｃ11をＢＬ2 に読み出し
た後、ビット線をイコライズして、そのままＷＬ11を上
げたまま、ＷＬ2 を上げることで続けてＣ21がＢＬ2 に
読み出される。このように、ＢＬ1 ，ＢＬ2 ，ＢＬ1 ，
ＢＬ2 ，ＢＬ1 …と同じビット線に２回続けて、データ
を読み出すことでワード線ＷＬの上げ下げ回数を減らす
ことができる。
【００２２】このように、図１に示す回路のように、Ｎ
ＡＮＤセルがビット線対ＢＬ1 ，ＢＬ2 につながる所
で、メモリセルデータを時間を分けて、ビット線対ＢＬ
1 ，ＢＬ2 の一方にのみデータを読み出してフォールデ
ッドビット線構成を成すことにより、メモリセル内のア
レイノイズをオープンビット線方式よりも低減できる。
例えば、ビット線ＢＬとワード線ＷＬ，プレート，基板
間のカップリングによるアレイノイズ等は、これらのノ
ードがビット線ＢＬとのカップリングにより変動し、こ
れがまたカップリングによりビット線ＢＬにフィードバ
ックする場合、ビット線対ＢＬ1 ，ＢＬ2 が同じアレイ
内にあるため同相のノイズを受ける。本実施例では、セ
ンスアンプ２０で信号を増幅する際はビット線対ＢＬ1
，ＢＬ2 の差を増幅するので、この同相ノイズは大幅
に低減できる。勿論、ビット線−ビット線間のカップリ
ングノイズもオープンビット線方式より低減し、従来の
フォールデッドビット線方式と同様に各種ノイズ低減方
式が適用できる。
ＡＮＤセルがビット線対ＢＬ1 ，ＢＬ2 につながる所
で、メモリセルデータを時間を分けて、ビット線対ＢＬ
1 ，ＢＬ2 の一方にのみデータを読み出してフォールデ
ッドビット線構成を成すことにより、メモリセル内のア
レイノイズをオープンビット線方式よりも低減できる。
例えば、ビット線ＢＬとワード線ＷＬ，プレート，基板
間のカップリングによるアレイノイズ等は、これらのノ
ードがビット線ＢＬとのカップリングにより変動し、こ
れがまたカップリングによりビット線ＢＬにフィードバ
ックする場合、ビット線対ＢＬ1 ，ＢＬ2 が同じアレイ
内にあるため同相のノイズを受ける。本実施例では、セ
ンスアンプ２０で信号を増幅する際はビット線対ＢＬ1
，ＢＬ2 の差を増幅するので、この同相ノイズは大幅
に低減できる。勿論、ビット線−ビット線間のカップリ
ングノイズもオープンビット線方式より低減し、従来の
フォールデッドビット線方式と同様に各種ノイズ低減方
式が適用できる。
【００２３】ソフトエラーに対しても、例えばビット線
モードを考えると、ビット線コンタクト１６の拡散層に
当たるα線の影響はビット線対ＢＬ1 ，ＢＬ2 に同様に
受けるため、ソフトエラー耐性も向上する。また、セン
スアンプ構成もフォールデッドビット線方式のものが適
用でき、簡単にセンスアンプピッチを緩和できる。
モードを考えると、ビット線コンタクト１６の拡散層に
当たるα線の影響はビット線対ＢＬ1 ，ＢＬ2 に同様に
受けるため、ソフトエラー耐性も向上する。また、セン
スアンプ構成もフォールデッドビット線方式のものが適
用でき、簡単にセンスアンプピッチを緩和できる。
【００２４】また本実施例では、ビット線ＢＬに直接つ
ながるトランジスタＱ10，Ｑ11をことなるワード線に接
続しているので、フォールデッドビット線方式にするた
めの面積増加を少なくできる利点がある。即ち、ビット
線対につながる２つのＮＡＮＤセルを従来と同様に、全
てのトランスファゲートが対応するもの同士で共通接続
されたものとすると、２つのＮＡＮＤセルのデータをビ
ット線ＢＬ1 ，ＢＬ2に独立に読み出すために、各々の
ＮＡＮＤセルに対して異なるワード線に接続された選択
用トランスファゲートが必要になる。この場合、２つの
ＮＡＮＤセルに対して新たに２つのワード線を配設する
領域が必要となる。これに対し本実施例のようにする
と、２つのＮＡＮＤセルに対し１つのワード線を配設す
る領域が増えることになるので、面積増加を１／２にす
ることができる。 （実施例２）図４は本発明の第２の実施例に係わるＮＡ
ＮＤ型ＤＲＡＭを示す回路構成図、図５（ａ）は素子レ
イアウトを示す平面図、図５（ｂ）は（ａ）の矢視Ａ−
Ａ′断面図である。
ながるトランジスタＱ10，Ｑ11をことなるワード線に接
続しているので、フォールデッドビット線方式にするた
めの面積増加を少なくできる利点がある。即ち、ビット
線対につながる２つのＮＡＮＤセルを従来と同様に、全
てのトランスファゲートが対応するもの同士で共通接続
されたものとすると、２つのＮＡＮＤセルのデータをビ
ット線ＢＬ1 ，ＢＬ2に独立に読み出すために、各々の
ＮＡＮＤセルに対して異なるワード線に接続された選択
用トランスファゲートが必要になる。この場合、２つの
ＮＡＮＤセルに対して新たに２つのワード線を配設する
領域が必要となる。これに対し本実施例のようにする
と、２つのＮＡＮＤセルに対し１つのワード線を配設す
る領域が増えることになるので、面積増加を１／２にす
ることができる。 （実施例２）図４は本発明の第２の実施例に係わるＮＡ
ＮＤ型ＤＲＡＭを示す回路構成図、図５（ａ）は素子レ
イアウトを示す平面図、図５（ｂ）は（ａ）の矢視Ａ−
Ａ′断面図である。
【００２５】ビット線対をなす２本のビット線ＢＬ1 ，
ＢＬ2 に対し、共通のワード線ＷＬ0 につながる選択用
トランスファゲートＳ1 ，Ｓ2 がそれぞれ設けられてい
る。第１の選択用トランスファゲートＳ1 のソースには
ＮＡＮＤセルＭ1 が接続され、ドレインにはＮＡＮＤセ
ルＭ2 が接続されている。第２の選択用トランスファゲ
ートＳ2 のソースにはＮＡＮＤセルＭ1 とワード線ＷＬ
（ＷＬ1L〜ＷＬ4L）を共用するＮＡＮＤセルＭ3 が接続
され、ドレインにはＮＡＮＤセルＭ2 とワード線ＷＬ
（ＷＬ1R〜ＷＬ4R）を共用するＮＡＮＤセルＭ4 が接続
されている。そして、トランスファゲートＳ1 のソース
は第１のビット線ＢＬ1 に接続され、トランスファゲー
トＳ2 のドレインは第２のビット線ＢＬ2 に接続されて
いる。さらに、ビット線ＢＬ1 ，ＢＬ2 は実施例１と同
様にセンスアンプ及びデータ一時記憶手段を含む読み出
し／再書き込み回路２０に接続される。
ＢＬ2 に対し、共通のワード線ＷＬ0 につながる選択用
トランスファゲートＳ1 ，Ｓ2 がそれぞれ設けられてい
る。第１の選択用トランスファゲートＳ1 のソースには
ＮＡＮＤセルＭ1 が接続され、ドレインにはＮＡＮＤセ
ルＭ2 が接続されている。第２の選択用トランスファゲ
ートＳ2 のソースにはＮＡＮＤセルＭ1 とワード線ＷＬ
（ＷＬ1L〜ＷＬ4L）を共用するＮＡＮＤセルＭ3 が接続
され、ドレインにはＮＡＮＤセルＭ2 とワード線ＷＬ
（ＷＬ1R〜ＷＬ4R）を共用するＮＡＮＤセルＭ4 が接続
されている。そして、トランスファゲートＳ1 のソース
は第１のビット線ＢＬ1 に接続され、トランスファゲー
トＳ2 のドレインは第２のビット線ＢＬ2 に接続されて
いる。さらに、ビット線ＢＬ1 ，ＢＬ2 は実施例１と同
様にセンスアンプ及びデータ一時記憶手段を含む読み出
し／再書き込み回路２０に接続される。
【００２６】なお、図中のＣA1，ＣA3，ＣA5，ＣA7はＮ
ＡＮＤセルＭ１のキャパシタ、ＣA2，ＣA4，ＣA6，ＣA8
はＮＡＮＤセルＭ３のキャパシタ、ＣB1，ＣB3，ＣB5，
ＣB7はＮＡＮＤセルＭ２のキャパシタ、ＣB2，ＣB4，Ｃ
B6，ＣB8はＮＡＮＤセルＭ４のキャパシタを示してい
る。
ＡＮＤセルＭ１のキャパシタ、ＣA2，ＣA4，ＣA6，ＣA8
はＮＡＮＤセルＭ３のキャパシタ、ＣB1，ＣB3，ＣB5，
ＣB7はＮＡＮＤセルＭ２のキャパシタ、ＣB2，ＣB4，Ｃ
B6，ＣB8はＮＡＮＤセルＭ４のキャパシタを示してい
る。
【００２７】図６は、第２の実施例における回路動作波
形図であり、図５のブロックＡのデータにアクセスする
場合のものである。ブロックＡの読み出し中は、ブロッ
クＢのワード線ＷＬ1R，ＷＬ2R，ＷＬ3R及びＷＬ4Rの全
てが“Ｌ”に設定される。逆に、ブロックＢの読み出し
を行うときは、ブロックＡの全てのワード線が“Ｌ”に
設定される。
形図であり、図５のブロックＡのデータにアクセスする
場合のものである。ブロックＡの読み出し中は、ブロッ
クＢのワード線ＷＬ1R，ＷＬ2R，ＷＬ3R及びＷＬ4Rの全
てが“Ｌ”に設定される。逆に、ブロックＢの読み出し
を行うときは、ブロックＡの全てのワード線が“Ｌ”に
設定される。
【００２８】この実施例では、ＷＬ0 を“Ｌ”，ＷＬ1L
を“Ｈ”他を“Ｌ”にしてＣA1のセルデータがビット線
ＢＬ1 に読み出され、この状態からＷＬ0 を“Ｈ”にし
てＣA2のセルデータがＢＬ2 に読み出され、それぞれの
データは読み出し／再書き込み回路２０のセンスアンプ
で増幅される。次いで、ＷＬ0 を“Ｌ”、ＷＬ2Lを
“Ｈ”にしてＣA3のセルデータがＢＬ1 に読み出され、
この状態からＷＬ0 を“Ｈ”にしてＣA4のセルデータが
ＢＬ2 に読み出される。つまり、ＮＡＮＤセルＭ１とＭ
３のデータがＢＬ1 ，ＢＬ2 に交互に読み出されること
になり、一方のビット線ＢＬにデータを読出す際には他
方のビット線ＢＬを参照ビット線として用いることがで
きるので、フォールデッドビット線方式を構成できる。
を“Ｈ”他を“Ｌ”にしてＣA1のセルデータがビット線
ＢＬ1 に読み出され、この状態からＷＬ0 を“Ｈ”にし
てＣA2のセルデータがＢＬ2 に読み出され、それぞれの
データは読み出し／再書き込み回路２０のセンスアンプ
で増幅される。次いで、ＷＬ0 を“Ｌ”、ＷＬ2Lを
“Ｈ”にしてＣA3のセルデータがＢＬ1 に読み出され、
この状態からＷＬ0 を“Ｈ”にしてＣA4のセルデータが
ＢＬ2 に読み出される。つまり、ＮＡＮＤセルＭ１とＭ
３のデータがＢＬ1 ，ＢＬ2 に交互に読み出されること
になり、一方のビット線ＢＬにデータを読出す際には他
方のビット線ＢＬを参照ビット線として用いることがで
きるので、フォールデッドビット線方式を構成できる。
【００２９】このように本実施例によれば、ＮＡＮＤセ
ルに蓄えられたデータをフォールデッドビット線方式に
よって読み出し、或いはセルに対する書き込みを行うこ
とができ、第１の実施例と同様の効果が得られる。また
本実施例では、図１に示した構造に比して、メモリセル
のブロック２個につきワード線１本分の面積を縮小でき
る。これにより、オープンビット線方式のメモリセルの
レイアウト（図１３）からの面積増加を第１の実施例の
半分に抑えることができる。 （実施例３）図７は本発明の第３の実施例に係わるＮＡ
ＮＤ型ＤＲＡＭを示す回路構成図、図８（ａ）は素子レ
イアウトを示す平面図、図８（ｂ）は（ａ）の矢視Ａ−
Ａ′断面図である。
ルに蓄えられたデータをフォールデッドビット線方式に
よって読み出し、或いはセルに対する書き込みを行うこ
とができ、第１の実施例と同様の効果が得られる。また
本実施例では、図１に示した構造に比して、メモリセル
のブロック２個につきワード線１本分の面積を縮小でき
る。これにより、オープンビット線方式のメモリセルの
レイアウト（図１３）からの面積増加を第１の実施例の
半分に抑えることができる。 （実施例３）図７は本発明の第３の実施例に係わるＮＡ
ＮＤ型ＤＲＡＭを示す回路構成図、図８（ａ）は素子レ
イアウトを示す平面図、図８（ｂ）は（ａ）の矢視Ａ−
Ａ′断面図である。
【００３０】基本的な構成は図４と同様であるが、本実
施例では第１の選択用トランスファゲートＳ1 のドレイ
ン側にキャパシタＣ1 を接続し、第２の選択用トランス
ファゲートＳ2 のソース側にキャパシタＣ2 を接続して
いる。
施例では第１の選択用トランスファゲートＳ1 のドレイ
ン側にキャパシタＣ1 を接続し、第２の選択用トランス
ファゲートＳ2 のソース側にキャパシタＣ2 を接続して
いる。
【００３１】図９は、第３の実施例における回路動作波
形図であり、図７のブロックＡのデータにアクセスする
場合のものである。ブロックＢの場合についても全く同
様である。セルデータに対する読み出し及び再書き込み
に関して、ＣA1〜ＣA8は第２の実施例と同様であり、Ｃ
1 ，Ｃ2 が第２の実施例とは異なっている。
形図であり、図７のブロックＡのデータにアクセスする
場合のものである。ブロックＢの場合についても全く同
様である。セルデータに対する読み出し及び再書き込み
に関して、ＣA1〜ＣA8は第２の実施例と同様であり、Ｃ
1 ，Ｃ2 が第２の実施例とは異なっている。
【００３２】この実施例のメモリセルアレイは、ビット
線ＢＬ1 につながるＮＡＮＤセルにおいて、ワード線Ｗ
Ｌ0 とＷＬ1Rの間に、またＢＬ2 につながるＮＡＮＤセ
ルではＷＬ0 とＷＬ1Lの間にそれぞれ１つずつのキャパ
シタＣ1 ，Ｃ2 を接続した構造となっている。
線ＢＬ1 につながるＮＡＮＤセルにおいて、ワード線Ｗ
Ｌ0 とＷＬ1Rの間に、またＢＬ2 につながるＮＡＮＤセ
ルではＷＬ0 とＷＬ1Lの間にそれぞれ１つずつのキャパ
シタＣ1 ，Ｃ2 を接続した構造となっている。
【００３３】これらのキャパシタをデータを保存するＤ
ＲＡＭセル用のキャパシタと見做した場合、そのトラン
スファゲートＳ1 ，Ｓ2 につながる共通のワード線ＷＬ
0 を立ちあげると、ＢＬ1 及びＢＬ2 にそれぞれのデー
タが同時に転送される。この２つのキャパシタを１組と
して、ＢＬ1 とＢＬ2 を互いに相補ビット線としてデー
タの読み出し、書き込みを行うことによって、従来より
１ビット余分なデータを記憶することができるので、実
効的な集積密度が向上する。よって、チップ全体の集積
度を同じに保つ場合には、チップ面積そのものを第２の
実施例に比べてさらに縮小することができる。 （実施例４）図１０は本発明の第４の実施例に係わるＮ
ＡＮＤ型ＤＲＡＭを示す回路構成図である。メモリセル
部の素子レイアウト及び素子構造は図８と同様であるの
で省略する。
ＲＡＭセル用のキャパシタと見做した場合、そのトラン
スファゲートＳ1 ，Ｓ2 につながる共通のワード線ＷＬ
0 を立ちあげると、ＢＬ1 及びＢＬ2 にそれぞれのデー
タが同時に転送される。この２つのキャパシタを１組と
して、ＢＬ1 とＢＬ2 を互いに相補ビット線としてデー
タの読み出し、書き込みを行うことによって、従来より
１ビット余分なデータを記憶することができるので、実
効的な集積密度が向上する。よって、チップ全体の集積
度を同じに保つ場合には、チップ面積そのものを第２の
実施例に比べてさらに縮小することができる。 （実施例４）図１０は本発明の第４の実施例に係わるＮ
ＡＮＤ型ＤＲＡＭを示す回路構成図である。メモリセル
部の素子レイアウト及び素子構造は図８と同様であるの
で省略する。
【００３４】この実施例では、メモリセルの構造として
は第３の実施例と同様にトランスファゲートＳ1 ，Ｓ2
にキャパシタＣ1 ，Ｃ2 を接続し、ＷＬ0 を立ちあげる
と同時にＢＬ1 及びＢＬ2 に転送されるＣ1 及びＣ2 の
データをそれぞれ１ビットの情報として、オープンビッ
ト線方式により読み出す。このために、読み出し／再書
き込み回路２０とビット線ＢＬ間に、φ1 〜φ4 によっ
て制御されるトランスファゲートを設けている。
は第３の実施例と同様にトランスファゲートＳ1 ，Ｓ2
にキャパシタＣ1 ，Ｃ2 を接続し、ＷＬ0 を立ちあげる
と同時にＢＬ1 及びＢＬ2 に転送されるＣ1 及びＣ2 の
データをそれぞれ１ビットの情報として、オープンビッ
ト線方式により読み出す。このために、読み出し／再書
き込み回路２０とビット線ＢＬ間に、φ1 〜φ4 によっ
て制御されるトランスファゲートを設けている。
【００３５】図１１は第４の実施例における回路動作波
形図であり、図１０のブロックＡのデータにアクセスす
る場合のものである。ブロックＢの場合についても全く
同様である。セルデータに対する読み出し及び再書き込
みに関して、ＣA1〜ＣA8は第２及び第３の実施例と同様
であるが、Ｃ1 ，Ｃ2 が第３の実施例とは異なってい
る。
形図であり、図１０のブロックＡのデータにアクセスす
る場合のものである。ブロックＢの場合についても全く
同様である。セルデータに対する読み出し及び再書き込
みに関して、ＣA1〜ＣA8は第２及び第３の実施例と同様
であるが、Ｃ1 ，Ｃ2 が第３の実施例とは異なってい
る。
【００３６】Ｃ1 及びＣ2 のセルデータを読み出す、或
いは書き込む際には、直列に接続されるＮＡＮＤ型セル
の１番奥のセルに対するアクセスの場合に比べて、ビッ
ト線の容量がセルのキャパシタの４つ分だけ軽くなる。
よって、これらのビット線に対するアクセスはノイズの
大きいオープン型ビット線方式を用い、ビット線の容量
がより大きくなるＮＡＮＤ型セルにアクセスする場合に
はノイズ耐性の大きなフォールデッドビット線方式を用
いる。
いは書き込む際には、直列に接続されるＮＡＮＤ型セル
の１番奥のセルに対するアクセスの場合に比べて、ビッ
ト線の容量がセルのキャパシタの４つ分だけ軽くなる。
よって、これらのビット線に対するアクセスはノイズの
大きいオープン型ビット線方式を用い、ビット線の容量
がより大きくなるＮＡＮＤ型セルにアクセスする場合に
はノイズ耐性の大きなフォールデッドビット線方式を用
いる。
【００３７】本実施例では、２つの余分なキャパシタを
それぞれ１ビットずつの情報を記憶するメモリセルとし
て使用するため、実効的な集積密度は第３の実施例に比
べてさらに向上し、従来全てのビット線をオープン型ビ
ット線方式でアクセスしていた場合と同じ集積密度を実
現できる。なお、本発明は上述した各実施例に限定され
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することができる。
それぞれ１ビットずつの情報を記憶するメモリセルとし
て使用するため、実効的な集積密度は第３の実施例に比
べてさらに向上し、従来全てのビット線をオープン型ビ
ット線方式でアクセスしていた場合と同じ集積密度を実
現できる。なお、本発明は上述した各実施例に限定され
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することができる。
【００３８】
【発明の効果】以上詳述したように本発明によれば、ト
ランスファーゲートを直列接続してＮＡＮＤセルを構成
することにより、ビット線ダイコンを低減してチップサ
イズを縮少することができ、さらにセンス方式をフォー
ルデッドビット線方式としているので、アレイノイズ及
びソフトエラーの低減とセンスアンプピッチの緩和が可
能となる。
ランスファーゲートを直列接続してＮＡＮＤセルを構成
することにより、ビット線ダイコンを低減してチップサ
イズを縮少することができ、さらにセンス方式をフォー
ルデッドビット線方式としているので、アレイノイズ及
びソフトエラーの低減とセンスアンプピッチの緩和が可
能となる。
【図１】第１の実施例に係わるＮＡＮＤ型ＤＲＡＭを示
す回路構成図。
す回路構成図。
【図２】第１の実施例における素子レイアウト及び素子
構造を示す図。
構造を示す図。
【図３】第１の実施例における動作波形図。
【図４】第２の実施例に係わるＮＡＮＤ型ＤＲＡＭを示
す回路構成図。
す回路構成図。
【図５】第２の実施例における素子レイアウト及び素子
構造を示す図。
構造を示す図。
【図６】第２の実施例における動作波形図。
【図７】第３の実施例に係わるＮＡＮＤ型ＤＲＡＭを示
す回路構成図。
す回路構成図。
【図８】第３の実施例における素子レイアウト及び素子
構造を示す図。
構造を示す図。
【図９】第３の実施例における動作波形図。
【図１０】第４の実施例に係わるＮＡＮＤ型ＤＲＡＭを
示す回路構成図。
示す回路構成図。
【図１１】第４の実施例における動作波形図。
【図１２】従来のＮＡＮＤ型ＤＲＡＭを示す回路構成
図。
図。
【図１３】従来例の素子レイアウト及び素子構造を示す
図。
図。
【図１４】従来の問題点を説明するための回路構成図。
１０…Ｓｉ基板 １１…ソース・ドレイン拡散層 １２…ワード線ＷＬ（ゲート電極） １３…ストレージノード電極 １４…プレート電極 １５…ビット線ＢＬ １６…ビット線コンタクト ２０…読み出し／再書き込み回路 Ｃ…キャパシタ Ｓ…選択用トランスファゲート
Claims (3)
- 【請求項１】複数個のＭＯＳトランジスタからなるトラ
ンスファゲートを直列に接続し、各々のＭＯＳトランジ
スタのソースにキャパシタを接続したメモリセル群が複
数個配列され、メモリセル群の各々の一方端が接続され
るビット線が複数本配置されたダイナミック型半導体記
憶装置において、 ビット線対をなす２本のビット線につながる２つのメモ
リセル群は、ビット線に最も近いＭＯＳトランジスタの
各々のゲートが異なるワード線に接続され、残りのＭＯ
Ｓトランジスタのゲートが２つのメモリセル群で対応す
るもの同士で共通のワード線に接続されてなることを特
徴とするダイナミック型半導体記憶装置。 - 【請求項２】複数個のＭＯＳトランジスタからなるセル
用トランスファゲートを直列に接続し、各々のＭＯＳト
ランジスタにキャパシタを接続したメモリセル群が複数
個配列され、メモリセル群の各々の一方端が接続される
ビット線が複数本配置されたダイナミック型半導体記憶
装置において、 ビット線対をなす２本のビット線に対して、共通のワー
ド線によって駆動される選択用トランスファゲートがそ
れぞれ設けられ、 第１の選択用トランスファゲートのソースと第２の選択
用トランスファゲートのソースに、各々のセル用トラン
スファゲートが対応するもの同士で共通のワード線に接
続されたメモリセル群がそれぞれ接続され、 第１の選択用トランスファゲートのドレインと第２の選
択用トランスファゲートのドレインに、各々のセル用ト
ランスファゲートが対応するもの同士で共通のワード線
に接続されたメモリセル群がそれぞれ接続され、 第１の選択用トランスファゲートのソースと前記ビット
線対の一方のビット線が接続され、第２の選択用トラン
スファゲートのドレインと前記ビット線対の他方のビッ
ト線が接続された構造を持つことを特徴とするダイナミ
ック型半導体記憶装置。 - 【請求項３】第１の選択用トランスファゲートのドレイ
ンと第２の選択用トランスファゲートのソースに、それ
ぞれキャパシタを接続したことを特徴とする請求項２記
載のダイナミック型半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21889393A JP3237971B2 (ja) | 1993-09-02 | 1993-09-02 | 半導体記憶装置 |
| US08/297,957 US5537347A (en) | 1993-09-02 | 1994-08-31 | Dynamic semiconductor memory device |
| KR1019940022101A KR0179682B1 (ko) | 1993-09-02 | 1994-09-02 | 다이나믹 랜덤 억세스 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21889393A JP3237971B2 (ja) | 1993-09-02 | 1993-09-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0773666A true JPH0773666A (ja) | 1995-03-17 |
| JP3237971B2 JP3237971B2 (ja) | 2001-12-10 |
Family
ID=16726962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21889393A Expired - Fee Related JP3237971B2 (ja) | 1993-09-02 | 1993-09-02 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5537347A (ja) |
| JP (1) | JP3237971B2 (ja) |
| KR (1) | KR0179682B1 (ja) |
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|---|---|---|---|---|
| JP2004200641A (ja) * | 2002-12-16 | 2004-07-15 | Hynix Semiconductor Inc | Ｎａｎｄ型磁気抵抗ラム |
| JP2012053971A (ja) * | 2010-08-06 | 2012-03-15 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08167285A (ja) * | 1994-12-07 | 1996-06-25 | Toshiba Corp | 半導体記憶装置 |
| US5532955A (en) * | 1994-12-30 | 1996-07-02 | Mosaid Technologies Incorporated | Method of multilevel dram sense and restore |
| JP2783271B2 (ja) * | 1995-01-30 | 1998-08-06 | 日本電気株式会社 | 半導体記憶装置 |
| US6297129B2 (en) * | 1997-04-22 | 2001-10-02 | Micron Technology, Inc. | Methods of forming integrated circuitry, and methods of forming dynamic random access memory circuitry |
| US6292387B1 (en) | 2000-01-20 | 2001-09-18 | Micron Technology, Inc. | Selective device coupling |
| JP3935139B2 (ja) * | 2002-11-29 | 2007-06-20 | 株式会社東芝 | 半導体記憶装置 |
| US7193898B2 (en) * | 2005-06-20 | 2007-03-20 | Sandisk Corporation | Compensation currents in non-volatile memory read operations |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122989B2 (ja) * | 1990-06-27 | 1995-12-25 | 株式会社東芝 | 半導体記憶装置 |
| JP2660111B2 (ja) * | 1991-02-13 | 1997-10-08 | 株式会社東芝 | 半導体メモリセル |
| JP2567177B2 (ja) * | 1991-03-14 | 1996-12-25 | 株式会社東芝 | 半導体記憶装置 |
-
1993
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1994
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| JP2012053971A (ja) * | 2010-08-06 | 2012-03-15 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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