JPH04212780A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04212780A JPH04212780A JP3041316A JP4131691A JPH04212780A JP H04212780 A JPH04212780 A JP H04212780A JP 3041316 A JP3041316 A JP 3041316A JP 4131691 A JP4131691 A JP 4131691A JP H04212780 A JPH04212780 A JP H04212780A
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- memory cell
- capacitor
- bit line
- semiconductor memory
- memory device
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Links
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係り
、特に直列接続された複数のＭＯＳトランジスタとそれ
らの各一端にそれぞれ一端が接続された情報記憶用のキ
ャパシタを備えたダイナミック型メモリセルのアレイを
有するダイナミック型ランダムアクセスメモリ（ＤＲＡ
Ｍ）において、メモリセルから時系列で読み出される情
報を一時格納する格納手段に関する。
、特に直列接続された複数のＭＯＳトランジスタとそれ
らの各一端にそれぞれ一端が接続された情報記憶用のキ
ャパシタを備えたダイナミック型メモリセルのアレイを
有するダイナミック型ランダムアクセスメモリ（ＤＲＡ
Ｍ）において、メモリセルから時系列で読み出される情
報を一時格納する格納手段に関する。
【０００２】
【従来の技術】従来のＤＲＡＭのメモリセルは、１個の
トランジスタと１個のキャパシタで構成されており、Ｒ
ＡＭのメモリセルとしては最小の面積で設計できる。従
って、ＤＲＡＭは、半導体ＲＡＭの中で常に最も高い集
積度が達成されてきた。そして、その集積度の向上は、
パターンの微細化やキャパシタ絶縁膜の薄膜化、さらに
は、メモリセルの構造的な工夫（例えばトレンチキャパ
シタセルやスタックトキャパシタセルのような３次元的
な構造）によって努力がなされてきた。
トランジスタと１個のキャパシタで構成されており、Ｒ
ＡＭのメモリセルとしては最小の面積で設計できる。従
って、ＤＲＡＭは、半導体ＲＡＭの中で常に最も高い集
積度が達成されてきた。そして、その集積度の向上は、
パターンの微細化やキャパシタ絶縁膜の薄膜化、さらに
は、メモリセルの構造的な工夫（例えばトレンチキャパ
シタセルやスタックトキャパシタセルのような３次元的
な構造）によって努力がなされてきた。
【０００３】しかし、近年、パターンの微細化は、光に
よる露光の限界に近づき、そのテンポは鈍っており、ま
た、複雑な構造のメモリセルは製造プロセスが大幅に複
雑になり、歩留りの低下を招き易いので、同様な手法を
今後とも取り続けることは困難を極めるものと予想され
る。しかも、ＤＲＡＭのビット単価（１ビット当りの値
段）低減の要求はますます強くなってきている。
よる露光の限界に近づき、そのテンポは鈍っており、ま
た、複雑な構造のメモリセルは製造プロセスが大幅に複
雑になり、歩留りの低下を招き易いので、同様な手法を
今後とも取り続けることは困難を極めるものと予想され
る。しかも、ＤＲＡＭのビット単価（１ビット当りの値
段）低減の要求はますます強くなってきている。
【０００４】一方、回路的な工夫で１個のメモリセルに
多値を記憶させることによって１セル当り２ビット以上
の情報を記憶させようとするアプローチもある（文献；
１９８５ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈ．
Ｐａｐｅｒｓ，” Ａ １６−Ｌｅｖｅｌｓ／ｃｅｌｌ
Ｄｙｎａｍｉｃ Ｍｅｍｏｒｙ ” ｐｐ．２４６−
２４７）。
多値を記憶させることによって１セル当り２ビット以上
の情報を記憶させようとするアプローチもある（文献；
１９８５ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈ．
Ｐａｐｅｒｓ，” Ａ １６−Ｌｅｖｅｌｓ／ｃｅｌｌ
Ｄｙｎａｍｉｃ Ｍｅｍｏｒｙ ” ｐｐ．２４６−
２４７）。
【０００５】しかし、この方法は、記憶保持、速度、周
辺回路の複雑さなどの点が障害になり、実用にはほど遠
い状態である。
辺回路の複雑さなどの点が障害になり、実用にはほど遠
い状態である。
【０００６】このような事情に鑑み、本願発明者は、例
えば図２３あるいは図２４に示すような新しい構成のダ
イナミック型メモリセルを提案した（本願出願人に係る
特願平２−１０４５７６号出願）。このメモリセルは、
複数のＭＯＳトランジスタＱ１ 〜Ｑ４ が直列接続さ
れ、その各一端にそれぞれ情報記憶用のキャパシタＣ１
〜Ｃ４ の一端が接続されてなり、既存の製造プロセ
スで、あるいは、製造プロセスは変えても微細化を伴わ
ずに、従来の１トランジスタ・１キャパシタ型のセルを
用いたＤＲＡＭよりも高い集積度を実現でき、ビット単
価を大幅に低減することができる。
えば図２３あるいは図２４に示すような新しい構成のダ
イナミック型メモリセルを提案した（本願出願人に係る
特願平２−１０４５７６号出願）。このメモリセルは、
複数のＭＯＳトランジスタＱ１ 〜Ｑ４ が直列接続さ
れ、その各一端にそれぞれ情報記憶用のキャパシタＣ１
〜Ｃ４ の一端が接続されてなり、既存の製造プロセ
スで、あるいは、製造プロセスは変えても微細化を伴わ
ずに、従来の１トランジスタ・１キャパシタ型のセルを
用いたＤＲＡＭよりも高い集積度を実現でき、ビット単
価を大幅に低減することができる。
【０００７】即ち、図２３に示したメモリセルは、直列
接続されたトランジスタＱ１ 〜Ｑ４ 群を所定の順序
でオン／オフ制御することにより、各キャパシタＣ１
〜Ｃ４ の記憶情報を複数のトランジスタの直列接続の
一端（第１の読み出し／書込みノードＮ１ ）に近い側
のキャパシタＣ１から各キャパシタＣ１ 〜Ｃ４ の記
憶情報を第１の読み出し／書込みノードＮ１ に順次読
み出し、第１の読み出し／書込みノードＮ１ に遠い側
のキャパシタＣ４ から各キャパシタＣ４ 〜Ｃ１ に
第１の読み出し／書込みノードＮ１ の情報を順次書込
むことが可能になる。
接続されたトランジスタＱ１ 〜Ｑ４ 群を所定の順序
でオン／オフ制御することにより、各キャパシタＣ１
〜Ｃ４ の記憶情報を複数のトランジスタの直列接続の
一端（第１の読み出し／書込みノードＮ１ ）に近い側
のキャパシタＣ１から各キャパシタＣ１ 〜Ｃ４ の記
憶情報を第１の読み出し／書込みノードＮ１ に順次読
み出し、第１の読み出し／書込みノードＮ１ に遠い側
のキャパシタＣ４ から各キャパシタＣ４ 〜Ｃ１ に
第１の読み出し／書込みノードＮ１ の情報を順次書込
むことが可能になる。
【０００８】これに対して、図２４に示したメモリセル
は、複数のトランジスタＱ１ 〜Ｑ４ の直列接続の他
端と第２の読み出し／書込みノードＮ２ との間にさら
にＭＯＳトランジスタＱ５ を接続しており、これらの
直列接続されたトランジスタ群を所定の順序でオン／オ
フ制御することにより、第１の読み出し／書込みノード
Ｎ１ に近い側のキャパシタＣ１ から各キャパシタＣ
１ 〜Ｃ４ の記憶情報を第１の読み出し／書込みノー
ドＮ１ に順次読み出し、第１の読み出し／書込みノー
ドＮ１ に近い側のキャパシタＣ１ から各キャパシタ
Ｃ１ 〜Ｃ４ に第２の読み出し／書込みノードＮ２
の情報を順次書込むことが可能になる。この場合、直列
接続されたトランジスタ群のオン／オフ制御の順序を上
記とは逆にすれば、第２の読み出し／書込みノードＮ２
に近い側のキャパシタＣ４ から各キャパシタＣ４
〜Ｃ１ の記憶情報を第２の読み出し／書込みノードＮ
２ に順次読み出し、第２の読み出し／書込みノードＮ
２ に近い側のキャパシタＣ４ から各キャパシタＣ４
〜Ｃ１ に第１の読み出し／書込みノードＮ１ の情
報を順次書き込むことが可能になる。
は、複数のトランジスタＱ１ 〜Ｑ４ の直列接続の他
端と第２の読み出し／書込みノードＮ２ との間にさら
にＭＯＳトランジスタＱ５ を接続しており、これらの
直列接続されたトランジスタ群を所定の順序でオン／オ
フ制御することにより、第１の読み出し／書込みノード
Ｎ１ に近い側のキャパシタＣ１ から各キャパシタＣ
１ 〜Ｃ４ の記憶情報を第１の読み出し／書込みノー
ドＮ１ に順次読み出し、第１の読み出し／書込みノー
ドＮ１ に近い側のキャパシタＣ１ から各キャパシタ
Ｃ１ 〜Ｃ４ に第２の読み出し／書込みノードＮ２
の情報を順次書込むことが可能になる。この場合、直列
接続されたトランジスタ群のオン／オフ制御の順序を上
記とは逆にすれば、第２の読み出し／書込みノードＮ２
に近い側のキャパシタＣ４ から各キャパシタＣ４
〜Ｃ１ の記憶情報を第２の読み出し／書込みノードＮ
２ に順次読み出し、第２の読み出し／書込みノードＮ
２ に近い側のキャパシタＣ４ から各キャパシタＣ４
〜Ｃ１ に第１の読み出し／書込みノードＮ１ の情
報を順次書き込むことが可能になる。
【０００９】また、直列接続されたトランジスタ群の両
端のトランジスタＱ１、Ｑ５ を選択的に使用するよう
にスイッチ制御し、直列接続されたトランジスタ群を所
定の順序でオン／オフ制御することにより、メモリセル
と第１の読み出し／書込みノードＮ１ または第２の読
み出し／書込みノードＮ２との間で選択的に情報のやり
とりを行うことが可能になる。
端のトランジスタＱ１、Ｑ５ を選択的に使用するよう
にスイッチ制御し、直列接続されたトランジスタ群を所
定の順序でオン／オフ制御することにより、メモリセル
と第１の読み出し／書込みノードＮ１ または第２の読
み出し／書込みノードＮ２との間で選択的に情報のやり
とりを行うことが可能になる。
【００１０】ところで、ＤＲＡＭの記憶情報は破壊読み
出しされるのが特徴であり、常に再書込みする必要があ
る。しかし、図２３あるいは図２４に示したメモリセル
は、１つのメモリセル内のキャパシタの読み出し、書込
みの順序が規定されるので、任意のキャパシタについて
みると、記憶情報を読み出した直後に再書込みすること
は許されない。即ち、任意のキャパシタからの読み出し
に続く同一セル内の他のキャパシタからの読み出しを待
たないと、再書込みすることができない。従って、図２
３あるいは図２４に示したメモリセルを使用するＤＲＡ
Ｍにおいては、メモリセルから必要な読み出しが終了し
た後に順に再書込み（あるいは書込み）する必要がある
ので、メモリセルから時系列で読み出される情報を一時
格納する格納手段が必要になる。
出しされるのが特徴であり、常に再書込みする必要があ
る。しかし、図２３あるいは図２４に示したメモリセル
は、１つのメモリセル内のキャパシタの読み出し、書込
みの順序が規定されるので、任意のキャパシタについて
みると、記憶情報を読み出した直後に再書込みすること
は許されない。即ち、任意のキャパシタからの読み出し
に続く同一セル内の他のキャパシタからの読み出しを待
たないと、再書込みすることができない。従って、図２
３あるいは図２４に示したメモリセルを使用するＤＲＡ
Ｍにおいては、メモリセルから必要な読み出しが終了し
た後に順に再書込み（あるいは書込み）する必要がある
ので、メモリセルから時系列で読み出される情報を一時
格納する格納手段が必要になる。
【００１１】
【発明が解決しようとする課題】本発明は、上記の問題
点を解決すべくなされたもので、直列接続された複数の
ＭＯＳトランジスタとそれらの各一端にそれぞれ一端が
接続された情報記憶用のキャパシタを備えたダイナミッ
ク型メモリセルから時系列で読み出される情報を一時格
納する格納手段を具備し、既存の製造プロセスで、ある
いは、製造プロセスは変えても微細化を伴わずに、従来
の１トランジスタ・１キャパシタ型のセルを用いたＤＲ
ＡＭよりも格段に高い集積度を実現でき、ビット単価を
大幅に低減することができる半導体記憶装置を提供する
ことを目的とする。
点を解決すべくなされたもので、直列接続された複数の
ＭＯＳトランジスタとそれらの各一端にそれぞれ一端が
接続された情報記憶用のキャパシタを備えたダイナミッ
ク型メモリセルから時系列で読み出される情報を一時格
納する格納手段を具備し、既存の製造プロセスで、ある
いは、製造プロセスは変えても微細化を伴わずに、従来
の１トランジスタ・１キャパシタ型のセルを用いたＤＲ
ＡＭよりも格段に高い集積度を実現でき、ビット単価を
大幅に低減することができる半導体記憶装置を提供する
ことを目的とする。
【００１２】
【課題を解決するための手段】本発明は、直列接続され
た複数のＭＯＳトランジスタとそれらの各一端にそれぞ
れ一端が接続された情報記憶用のキャパシタを備えたダ
イナミック型メモリセルのアレイを有する半導体記憶装
置において、上記メモリセルのアレイのカラムに設けら
れ、上記メモリセルから時系列で読み出される情報を一
時格納する格納手段を具備することを特徴とする。
た複数のＭＯＳトランジスタとそれらの各一端にそれぞ
れ一端が接続された情報記憶用のキャパシタを備えたダ
イナミック型メモリセルのアレイを有する半導体記憶装
置において、上記メモリセルのアレイのカラムに設けら
れ、上記メモリセルから時系列で読み出される情報を一
時格納する格納手段を具備することを特徴とする。
【００１３】上記格納手段は、上記メモリセル１個当り
のキャパシタ数より１個少ないまたは上記キャパシタ数
と同数の格納エレメントを有するレジスタ、あるいは、
上記メモリセル１個当りのキャパシタ数と同数のビット
線センスアンプを用いることができる。
のキャパシタ数より１個少ないまたは上記キャパシタ数
と同数の格納エレメントを有するレジスタ、あるいは、
上記メモリセル１個当りのキャパシタ数と同数のビット
線センスアンプを用いることができる。
【００１４】
【作用】メモリセルの一端側に近い側のキャパシタから
順に各キャパシタの記憶情報をビット線に読み出すと共
に記憶情報を格納手段に格納し、上記メモリセルの一端
側に遠い側あるいは近い側のキャパシタから順に各キャ
パシタに上記ビット線の情報を書込むことが可能になる
。
順に各キャパシタの記憶情報をビット線に読み出すと共
に記憶情報を格納手段に格納し、上記メモリセルの一端
側に遠い側あるいは近い側のキャパシタから順に各キャ
パシタに上記ビット線の情報を書込むことが可能になる
。
【００１５】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１６】図１は、図２３に示したようなメモリセル
のアレイを有する第１実施例に係るＤＲＡＭの１カラム
を抜き出し、説明の簡単化のため、相補的なビット線Ｂ
Ｌ、／ＢＬと、１個のメモリセルＭＣと、ビット線セン
スアンプＳＡと、メモリセルＭＣから時系列で読み出さ
れる情報を一時格納するレジスタＲＥＧとを示している
。
のアレイを有する第１実施例に係るＤＲＡＭの１カラム
を抜き出し、説明の簡単化のため、相補的なビット線Ｂ
Ｌ、／ＢＬと、１個のメモリセルＭＣと、ビット線セン
スアンプＳＡと、メモリセルＭＣから時系列で読み出さ
れる情報を一時格納するレジスタＲＥＧとを示している
。
【００１７】上記メモリセルＭＣは、第１の読み出し／
書込みノードＮ１ にドレインが接続された第１のＭＯ
ＳトランジスタＱ１ と、この第１のＭＯＳトランジス
タＱ１ のソース側に直列接続された１個以上（本例で
は３個）の第２のＭＯＳトランジスタＱ２ 〜Ｑ４ と
、これらの４個のトランジスタＱ１ 〜Ｑ４ の各ソー
スにそれぞれ一端が接続された情報記憶用のキャパシタ
Ｃ１ 〜Ｃ４ とからなり、本例では４ビットのメモリ
セルを示している。上記４個のトランジスタＱ１ 〜Ｑ
４ の各ゲートは対応してワード線ＷＬ１ 〜ＷＬ４
に接続されており、上記第１の読み出し／書込みノード
Ｎ１ は一方のビット線ＢＬに接続されており、上記キ
ャパシタＣ１ 〜Ｃ４ の各他端は例えば同じキャパシ
タプレート電位ＶＰＬに接続されている。
書込みノードＮ１ にドレインが接続された第１のＭＯ
ＳトランジスタＱ１ と、この第１のＭＯＳトランジス
タＱ１ のソース側に直列接続された１個以上（本例で
は３個）の第２のＭＯＳトランジスタＱ２ 〜Ｑ４ と
、これらの４個のトランジスタＱ１ 〜Ｑ４ の各ソー
スにそれぞれ一端が接続された情報記憶用のキャパシタ
Ｃ１ 〜Ｃ４ とからなり、本例では４ビットのメモリ
セルを示している。上記４個のトランジスタＱ１ 〜Ｑ
４ の各ゲートは対応してワード線ＷＬ１ 〜ＷＬ４
に接続されており、上記第１の読み出し／書込みノード
Ｎ１ は一方のビット線ＢＬに接続されており、上記キ
ャパシタＣ１ 〜Ｃ４ の各他端は例えば同じキャパシ
タプレート電位ＶＰＬに接続されている。
【００１８】前記レジスタＲＥＧは、上記メモリセルＭ
Ｃのキャパシタ数（ビット数）より１個少ない、または
、メモリセルＭＣのキャパシタ数と同数の格納エレメン
トを有する。ここで、メモリセルＭＣのキャパシタ数よ
り１個少ない３エレメントのレジスタの構成例を、図２
、図３、図４に示し、図４のレジスタの個々の格納エレ
メントの構成例を、図５、図６に示している。
Ｃのキャパシタ数（ビット数）より１個少ない、または
、メモリセルＭＣのキャパシタ数と同数の格納エレメン
トを有する。ここで、メモリセルＭＣのキャパシタ数よ
り１個少ない３エレメントのレジスタの構成例を、図２
、図３、図４に示し、図４のレジスタの個々の格納エレ
メントの構成例を、図５、図６に示している。
【００１９】図２に示すレジスタは、それぞれ１トラン
ジスタ・１キャパシタのダイナミック型メモリセルから
なる１ビットの格納エレメントが３個（第１エレメント
ＲＥＧ１ 〜第３エレメントＲＥＧ３ ）用いられ、各
エレメントのトランジスタの一端が一方のビット線ＢＬ
（または／ＢＬ）に接続され、各エレメントのトランジ
スタのゲートが対応して制御信号線ＲＬ１ 〜ＲＬ３
に接続されており、各エレメントのキャパシタＲＣ１
〜ＲＣ３ の各他端が例えば同じキャパシタプレート電
位ＶＰＬに接続されている。
ジスタ・１キャパシタのダイナミック型メモリセルから
なる１ビットの格納エレメントが３個（第１エレメント
ＲＥＧ１ 〜第３エレメントＲＥＧ３ ）用いられ、各
エレメントのトランジスタの一端が一方のビット線ＢＬ
（または／ＢＬ）に接続され、各エレメントのトランジ
スタのゲートが対応して制御信号線ＲＬ１ 〜ＲＬ３
に接続されており、各エレメントのキャパシタＲＣ１
〜ＲＣ３ の各他端が例えば同じキャパシタプレート電
位ＶＰＬに接続されている。
【００２０】図３に示すレジスタは、図２に示した第１
エレメントＲＥＧ１ 〜第３エレメントＲＥＧ３ の一
部（本例では第１、第３エレメント）のトランジスタの
一端が一方のビット線ＢＬ（または／ＢＬ）に接続され
、残りのエレメント（本例では第２エレメント）のトラ
ンジスタの一端が他方のビット線／ＢＬ（またはＢＬ）
に接続され、各エレメントのトランジスタのゲートが対
応して制御信号線ＲＬ１ 〜ＲＬ３ に接続されており
、各エレメントのキャパシタＲＣ１ 〜ＲＣ３ の各他
端が例えば同じキャパシタプレート電位ＶＰＬに接続さ
れている。
エレメントＲＥＧ１ 〜第３エレメントＲＥＧ３ の一
部（本例では第１、第３エレメント）のトランジスタの
一端が一方のビット線ＢＬ（または／ＢＬ）に接続され
、残りのエレメント（本例では第２エレメント）のトラ
ンジスタの一端が他方のビット線／ＢＬ（またはＢＬ）
に接続され、各エレメントのトランジスタのゲートが対
応して制御信号線ＲＬ１ 〜ＲＬ３ に接続されており
、各エレメントのキャパシタＲＣ１ 〜ＲＣ３ の各他
端が例えば同じキャパシタプレート電位ＶＰＬに接続さ
れている。
【００２１】図４に示すレジスタは、それぞれビット線
対ＢＬ、／ＢＬに接続されると共に対応して制御信号線
ＲＬ１ 〜ＲＬ３ に接続される第１エレメントＲＥＧ
１ 〜第３エレメントＲＥＧ３ が用いられている。
対ＢＬ、／ＢＬに接続されると共に対応して制御信号線
ＲＬ１ 〜ＲＬ３ に接続される第１エレメントＲＥＧ
１ 〜第３エレメントＲＥＧ３ が用いられている。
【００２２】図４中の各エレメントは、図５に示すよう
に、例えば抵抗負荷を有するフリップフロップ回路と２
個のトランスファゲートとからなるスタティック型メモ
リセル（ＳＲＡＭセル）を用いたり、図６に示すように
、２個のトランジスタの間に１個のキャパシタが接続さ
れた２トランジスタ・１キャパシタのダイナミック型メ
モリセル（文献； Ｙ．Ｏｈｔａ，ｅｔ ａｌ ”Ａ
Ｎｏｖｅｌ Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｃｈｉｔ
ｅｃｔｕｒｅ ｆｏｒ Ｈｉｇｈ−Ｄｅｎｓｉｔｙ
ＤＲＡＭｓ” １９８９ Ｓｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ Ｃｉｒｃｕｉｔｓ， Ｄｉｇｅｓｔ ｏｆ
ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ｐｐ．１０１−１０
２，Ｍａｙ １９８９ ）を用いることができる。
に、例えば抵抗負荷を有するフリップフロップ回路と２
個のトランスファゲートとからなるスタティック型メモ
リセル（ＳＲＡＭセル）を用いたり、図６に示すように
、２個のトランジスタの間に１個のキャパシタが接続さ
れた２トランジスタ・１キャパシタのダイナミック型メ
モリセル（文献； Ｙ．Ｏｈｔａ，ｅｔ ａｌ ”Ａ
Ｎｏｖｅｌ Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｃｈｉｔ
ｅｃｔｕｒｅ ｆｏｒ Ｈｉｇｈ−Ｄｅｎｓｉｔｙ
ＤＲＡＭｓ” １９８９ Ｓｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ Ｃｉｒｃｕｉｔｓ， Ｄｉｇｅｓｔ ｏｆ
ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ｐｐ．１０１−１０
２，Ｍａｙ １９８９ ）を用いることができる。
【００２３】図７のタイミング波形は、図１のＤＲＡＭ
におけるセンスアンプＳＡ・メモリセルＭＣ・レジスタ
ＲＥＧの動作の一例を示している。即ち、ワード線ＷＬ
１ 〜ＷＬ４ を図示のようなタイミングでオン／オフ
制御してトランジスタＱ１ 〜Ｑ４ の順序でオン、ト
ランジスタＱ４ 〜Ｑ１ の順序でオフさせるものとす
る。また、制御信号線ＲＬ１ 〜ＲＬ３ を図示のよう
なタイミングでオン／オフ制御することにより、１回目
は第１〜第３エレメントの順序で動作させ、２回目は第
３〜第１エレメントの順序で動作させるものとする。ま
た、ｔ１ はセンスアンプＳＡを動作させるタイミング
、ｔ２ はビット線対ＢＬ、／ＢＬを所定の電位（例え
ば電源電位の１／２）にプリチャージ・イコライズする
タイミングを示している。
におけるセンスアンプＳＡ・メモリセルＭＣ・レジスタ
ＲＥＧの動作の一例を示している。即ち、ワード線ＷＬ
１ 〜ＷＬ４ を図示のようなタイミングでオン／オフ
制御してトランジスタＱ１ 〜Ｑ４ の順序でオン、ト
ランジスタＱ４ 〜Ｑ１ の順序でオフさせるものとす
る。また、制御信号線ＲＬ１ 〜ＲＬ３ を図示のよう
なタイミングでオン／オフ制御することにより、１回目
は第１〜第３エレメントの順序で動作させ、２回目は第
３〜第１エレメントの順序で動作させるものとする。ま
た、ｔ１ はセンスアンプＳＡを動作させるタイミング
、ｔ２ はビット線対ＢＬ、／ＢＬを所定の電位（例え
ば電源電位の１／２）にプリチャージ・イコライズする
タイミングを示している。
【００２４】このような制御により、メモリセルＭＣの
第１の読み出し／書込みノードＮ１ （メモリセルＭＣ
が接続されているビット線ＢＬ）に近い側のキャパシタ
Ｃ１ から順に各キャパシタＣ１ 〜Ｃ４ の記憶情報
を上記ビット線ＢＬに順次読み出すと共にキャパシタＣ
１ 〜Ｃ３ の記憶情報をレジスタＲＥＧに格納し、上
記ビット線ＢＬに遠い側のキャパシタＣ４ から順に各
キャパシタＣ４ 〜Ｃ１ に上記ビット線ＢＬの情報を
順次書込むことが可能になる。
第１の読み出し／書込みノードＮ１ （メモリセルＭＣ
が接続されているビット線ＢＬ）に近い側のキャパシタ
Ｃ１ から順に各キャパシタＣ１ 〜Ｃ４ の記憶情報
を上記ビット線ＢＬに順次読み出すと共にキャパシタＣ
１ 〜Ｃ３ の記憶情報をレジスタＲＥＧに格納し、上
記ビット線ＢＬに遠い側のキャパシタＣ４ から順に各
キャパシタＣ４ 〜Ｃ１ に上記ビット線ＢＬの情報を
順次書込むことが可能になる。
【００２５】次に、上記動作を詳述する。いま、ビット
線対ＢＬ、／ＢＬがプリチャージ・イコライズされた状
態で、ワード線ＷＬ１ がオンになると、メモリセルＭ
ＣのトランジスタＱ１ がオンになってキャパシタＣ１
の記憶情報がトランジスタＱ１ を経てビット線ＢＬ
に読み出され、ｔ１ のタイミングでセンスアンプＳＡ
が動作して読み出し情報が電源振幅まで増幅される。次
に、制御信号線ＲＬ１ がオンになり、増幅されたキャ
パシタＣ１ の記憶情報がレジスタＲＥＧの第１エレメ
ントＲＥＧ１ に格納された後に制御信号線ＲＬ１ が
オフになる。次に、ｔ２ のタイミングで再びビット線
対ＢＬ、／ＢＬがプリチャージ・イコライズされる。そ
して、前記ワード線ＷＬ１ がオンになったままの状態
で、ワード線ＷＬ２ がオンになると、メモリセルＭＣ
のトランジスタＱ２ がオンになってキャパシタＣ２
の記憶情報がトランジスタＱ１ およびＱ２ を経てビ
ット線ＢＬに読み出され、ｔ１ のタイミングでセンス
アンプＳＡが動作して読み出し情報が増幅される。次に
、制御信号線ＲＬ２ がオンになり、増幅されたキャパ
シタＣ２ の記憶情報がレジスタＲＥＧの第２エレメン
トＲＥＧ２ に格納された後に制御信号線ＲＬ２ がオ
フになる。同様な要領で、キャパシタＣ３ の記憶情報
がレジスタＲＥＧの第３エレメントＲＥＧ３ に格納さ
れる。さらに、ｔ２ のタイミングで再びビット線対Ｂ
Ｌ、／ＢＬがプリチャージ・イコライズされた後、ワー
ド線ＷＬ４ がオンになると、メモリセルＭＣのトラン
ジスタＱ４ がオンになってキャパシタＣ４ の記憶情
報がトランジスタＱ１ 〜Ｑ４ を経てビット線ＢＬに
読み出され、ｔ１ のタイミングでセンスアンプＳＡが
動作して読み出し情報が増幅される。この時、ビット線
対ＢＬ、／ＢＬにはキャパシタＣ４ からの読み出し情
報に準じた再書込み電位が設定されているので、ワード
線ＷＬ４ がオフになってトランジスタＱ４ がオフに
なると、キャパシタＣ４ の再書込みが行われる。次に
、ｔ２ のタイミングで再びビット線対ＢＬ、／ＢＬが
プリチャージ・イコライズされた後、制御信号線ＲＬ３
がオンになり、ｔ１ のタイミングでセンスアンプＳ
Ａが動作すると、前記第３エレメントＲＥＧ３ に一時
格納されていたデータにしたがってビット線対ＢＬ、／
ＢＬに再書込み電位が設定される。この状態で、ワード
線ＷＬ３ がオフになると、トランジスタＱ３ がオフ
になってキャパシタＣ３ の再書込みが行われる。同様
な要領で、キャパシタＣ２ 、Ｃ１ の再書込みが順次
行われる。
線対ＢＬ、／ＢＬがプリチャージ・イコライズされた状
態で、ワード線ＷＬ１ がオンになると、メモリセルＭ
ＣのトランジスタＱ１ がオンになってキャパシタＣ１
の記憶情報がトランジスタＱ１ を経てビット線ＢＬ
に読み出され、ｔ１ のタイミングでセンスアンプＳＡ
が動作して読み出し情報が電源振幅まで増幅される。次
に、制御信号線ＲＬ１ がオンになり、増幅されたキャ
パシタＣ１ の記憶情報がレジスタＲＥＧの第１エレメ
ントＲＥＧ１ に格納された後に制御信号線ＲＬ１ が
オフになる。次に、ｔ２ のタイミングで再びビット線
対ＢＬ、／ＢＬがプリチャージ・イコライズされる。そ
して、前記ワード線ＷＬ１ がオンになったままの状態
で、ワード線ＷＬ２ がオンになると、メモリセルＭＣ
のトランジスタＱ２ がオンになってキャパシタＣ２
の記憶情報がトランジスタＱ１ およびＱ２ を経てビ
ット線ＢＬに読み出され、ｔ１ のタイミングでセンス
アンプＳＡが動作して読み出し情報が増幅される。次に
、制御信号線ＲＬ２ がオンになり、増幅されたキャパ
シタＣ２ の記憶情報がレジスタＲＥＧの第２エレメン
トＲＥＧ２ に格納された後に制御信号線ＲＬ２ がオ
フになる。同様な要領で、キャパシタＣ３ の記憶情報
がレジスタＲＥＧの第３エレメントＲＥＧ３ に格納さ
れる。さらに、ｔ２ のタイミングで再びビット線対Ｂ
Ｌ、／ＢＬがプリチャージ・イコライズされた後、ワー
ド線ＷＬ４ がオンになると、メモリセルＭＣのトラン
ジスタＱ４ がオンになってキャパシタＣ４ の記憶情
報がトランジスタＱ１ 〜Ｑ４ を経てビット線ＢＬに
読み出され、ｔ１ のタイミングでセンスアンプＳＡが
動作して読み出し情報が増幅される。この時、ビット線
対ＢＬ、／ＢＬにはキャパシタＣ４ からの読み出し情
報に準じた再書込み電位が設定されているので、ワード
線ＷＬ４ がオフになってトランジスタＱ４ がオフに
なると、キャパシタＣ４ の再書込みが行われる。次に
、ｔ２ のタイミングで再びビット線対ＢＬ、／ＢＬが
プリチャージ・イコライズされた後、制御信号線ＲＬ３
がオンになり、ｔ１ のタイミングでセンスアンプＳ
Ａが動作すると、前記第３エレメントＲＥＧ３ に一時
格納されていたデータにしたがってビット線対ＢＬ、／
ＢＬに再書込み電位が設定される。この状態で、ワード
線ＷＬ３ がオフになると、トランジスタＱ３ がオフ
になってキャパシタＣ３ の再書込みが行われる。同様
な要領で、キャパシタＣ２ 、Ｃ１ の再書込みが順次
行われる。
【００２６】このような第１実施例のＤＲＡＭによれば
、メモリセルＭＣの各キャパシタＣ１ 〜Ｃ４ の記憶
情報は、各対応するワード線ＷＬ１ 〜ＷＬ４ がオン
になってセンスアンプＳＡが動作した時点でＤＲＡＭチ
ップ外への読み出しが可能になる、つまり、４つのディ
ジタル情報（４ビット）が決められた順に読み出し可能
になる。従って、ＤＲＡＭのランダムアクセス性やアク
セスタイムにある程度の制限が加わることになる。しか
し、このような制限も、実際にＤＲＡＭを設計する際に
、読み出された４ビットをビットデータをシリアル・パ
ラレル変換して×４ビット構成のＤＡＲＭを実現すれば
、完全にランダムアクセス性を保つことができる。また
、シリアル・パラレル変換をせずに必要なデータだけ読
み出すランダムアクセスに際しては、常に読み出しノー
ドから最も遠いキャパシタまで読み出す必然性はなく、
メモリセル内の何番目のキャパシタの情報がアクセスさ
れているかによって該当するキャパシタまで読み出して
そのデータを出力すればよい。
、メモリセルＭＣの各キャパシタＣ１ 〜Ｃ４ の記憶
情報は、各対応するワード線ＷＬ１ 〜ＷＬ４ がオン
になってセンスアンプＳＡが動作した時点でＤＲＡＭチ
ップ外への読み出しが可能になる、つまり、４つのディ
ジタル情報（４ビット）が決められた順に読み出し可能
になる。従って、ＤＲＡＭのランダムアクセス性やアク
セスタイムにある程度の制限が加わることになる。しか
し、このような制限も、実際にＤＲＡＭを設計する際に
、読み出された４ビットをビットデータをシリアル・パ
ラレル変換して×４ビット構成のＤＡＲＭを実現すれば
、完全にランダムアクセス性を保つことができる。また
、シリアル・パラレル変換をせずに必要なデータだけ読
み出すランダムアクセスに際しては、常に読み出しノー
ドから最も遠いキャパシタまで読み出す必然性はなく、
メモリセル内の何番目のキャパシタの情報がアクセスさ
れているかによって該当するキャパシタまで読み出して
そのデータを出力すればよい。
【００２７】この場合、アクセスタイムは、選択された
キャパシタと読み出しノード（ビット線）との距離によ
って変わる。これに対応するためには、（ａ）最も遅い
アクセスタイムで仕様を規定する方法とか、（ｂ）ＤＲ
ＡＭから読み出しデータが出力するまでウェイト信号を
出力し、読み出しデータが出力したらウェイト信号を解
除する方法などが考えられる。
キャパシタと読み出しノード（ビット線）との距離によ
って変わる。これに対応するためには、（ａ）最も遅い
アクセスタイムで仕様を規定する方法とか、（ｂ）ＤＲ
ＡＭから読み出しデータが出力するまでウェイト信号を
出力し、読み出しデータが出力したらウェイト信号を解
除する方法などが考えられる。
【００２８】なお、既存のＤＲＡＭにもニブルモードの
ような４ビットシリアルアクセスの動作があり、さらに
、近年のＤＲＡＭの応用をみれば、キャッシュメモリと
の間のブロック転送や画像用データの処理、保持などの
ようにシリアルアクセスで対応可能な分野が急速に拡大
しており、前記したようなシリアルアクセス性をそのま
ま活かすこともできる。
ような４ビットシリアルアクセスの動作があり、さらに
、近年のＤＲＡＭの応用をみれば、キャッシュメモリと
の間のブロック転送や画像用データの処理、保持などの
ようにシリアルアクセスで対応可能な分野が急速に拡大
しており、前記したようなシリアルアクセス性をそのま
ま活かすこともできる。
【００２９】また、上記第１実施例のＤＲＡＭにおける
書込みは、前述したような再書込みのタイミングで、必
要なデータをビット線対に設定すればよい。各カラムと
データ入出力回路との間はデータ転送線によって選択的
に接続されることにより、入力データの書込みや読み出
しデータの出力側への転送が行われる。上記データ転送
線は入出力兼用でもよいし、入力用、出力用に分けても
よい。
書込みは、前述したような再書込みのタイミングで、必
要なデータをビット線対に設定すればよい。各カラムと
データ入出力回路との間はデータ転送線によって選択的
に接続されることにより、入力データの書込みや読み出
しデータの出力側への転送が行われる。上記データ転送
線は入出力兼用でもよいし、入力用、出力用に分けても
よい。
【００３０】また、制御信号線ＲＬ１ 〜ＲＬ３ によ
りレジスタのエレメントが２回目に開いてキャパシタの
書込みが終了した後にオフになるタイミングは、必ずし
も図７に示した通りでなくてもよく、ビット線対のプリ
チャージ・イコライズが済んでからでもよい。但し、レ
ジスタをキャッシュメモリとして使用する場合などのよ
うに、メモリセルの書込み終了後もレジスタに正確なデ
ータを保存する必要がある場合には、図７のような制御
信号線ＲＬ１ 〜ＲＬ３ のタイミングでレジスタのエ
レメントを閉じることが望ましい。さらに、厳密にいえ
ば、メモリセルのキャパシタからの読み出し情報を格納
するために制御信号線ＲＬ１ 〜ＲＬ３ によりレジス
タのエレメントを１回目に開くタイミングも、必ずしも
図７に示した通りでなくてもよく、キャパシタからの読
み出し情報を誤りなく格納し得る限り、さらに早いタイ
ミングでもよい。
りレジスタのエレメントが２回目に開いてキャパシタの
書込みが終了した後にオフになるタイミングは、必ずし
も図７に示した通りでなくてもよく、ビット線対のプリ
チャージ・イコライズが済んでからでもよい。但し、レ
ジスタをキャッシュメモリとして使用する場合などのよ
うに、メモリセルの書込み終了後もレジスタに正確なデ
ータを保存する必要がある場合には、図７のような制御
信号線ＲＬ１ 〜ＲＬ３ のタイミングでレジスタのエ
レメントを閉じることが望ましい。さらに、厳密にいえ
ば、メモリセルのキャパシタからの読み出し情報を格納
するために制御信号線ＲＬ１ 〜ＲＬ３ によりレジス
タのエレメントを１回目に開くタイミングも、必ずしも
図７に示した通りでなくてもよく、キャパシタからの読
み出し情報を誤りなく格納し得る限り、さらに早いタイ
ミングでもよい。
【００３１】なお、前記した図２３のキャパシタ群の各
キャパシタの容量値の関係として、情報の読み出し順と
関係する規則を与え、情報の読み出し順に容量値が大き
くなるように設定しておくと、各キャパシタの記憶情報
を順次読み出す場合の読み出し／書込みノードの電圧変
化分が次第に減少することを緩和または防止し、それぞ
れの電圧変化分をほぼ等しくすることが可能になり、情
報の読み出し誤りを防止することができる。
キャパシタの容量値の関係として、情報の読み出し順と
関係する規則を与え、情報の読み出し順に容量値が大き
くなるように設定しておくと、各キャパシタの記憶情報
を順次読み出す場合の読み出し／書込みノードの電圧変
化分が次第に減少することを緩和または防止し、それぞ
れの電圧変化分をほぼ等しくすることが可能になり、情
報の読み出し誤りを防止することができる。
【００３２】また、上記第１実施例では、レジスタのエ
レメント数（記憶セル数）が３個の場合を示したが、エ
レメント数を４個にしてもよい。この場合には、４個の
エレメントに対応してメモリセルの４個のキャパシタの
情報を一時格納するようにする。このような４個のエレ
メントを有するレジスタは、図２４に示したようなメモ
リセルのアレイを有するＤＲＡＭにも使用することがで
き、この場合の一例を図８に示す。
レメント数（記憶セル数）が３個の場合を示したが、エ
レメント数を４個にしてもよい。この場合には、４個の
エレメントに対応してメモリセルの４個のキャパシタの
情報を一時格納するようにする。このような４個のエレ
メントを有するレジスタは、図２４に示したようなメモ
リセルのアレイを有するＤＲＡＭにも使用することがで
き、この場合の一例を図８に示す。
【００３３】図８は、図２４に示したようなメモリセル
のアレイを有する第２実施例に係るＤＲＡＭの１カラム
を抜き出し、相補的なビット線ＢＬ、／ＢＬと、１個の
メモリセルＭＣと、ビット線センスアンプＳＡと、メモ
リセルＭＣから時系列で読み出される情報を一時格納す
るレジスタＲＥＧとを示している。上記メモリセルＭＣ
は、図１中のメモリセルと比べて、直列接続されたトラ
ンジスタＱ１ 〜Ｑ４ のうち第１のトランジスタＱ１
に対して他端側の第２のトランジスタＱ４ のソース
と第２の読み出し／書込みノードＮ２ との間に第３の
ＭＯＳトランジスタＱ５ が接続され、この第３のトラ
ンジスタＱ５ のゲートはワード線ＷＬ５ に接続され
、第２の読み出し／書込みノードＮ２ は前記ビット線
ＢＬに第１の読み出し／書込みノードＮ１ と共通に接
続されている点が異なり、その他は同じであるので図１
中と同じ符号を付している。上記レジスタＲＥＧは、４
個のエレメントＲＥＧ１〜ＲＥＧ４ のゲートが対応し
て制御信号線ＲＬ１ 〜ＲＬ４ に接続されている。
のアレイを有する第２実施例に係るＤＲＡＭの１カラム
を抜き出し、相補的なビット線ＢＬ、／ＢＬと、１個の
メモリセルＭＣと、ビット線センスアンプＳＡと、メモ
リセルＭＣから時系列で読み出される情報を一時格納す
るレジスタＲＥＧとを示している。上記メモリセルＭＣ
は、図１中のメモリセルと比べて、直列接続されたトラ
ンジスタＱ１ 〜Ｑ４ のうち第１のトランジスタＱ１
に対して他端側の第２のトランジスタＱ４ のソース
と第２の読み出し／書込みノードＮ２ との間に第３の
ＭＯＳトランジスタＱ５ が接続され、この第３のトラ
ンジスタＱ５ のゲートはワード線ＷＬ５ に接続され
、第２の読み出し／書込みノードＮ２ は前記ビット線
ＢＬに第１の読み出し／書込みノードＮ１ と共通に接
続されている点が異なり、その他は同じであるので図１
中と同じ符号を付している。上記レジスタＲＥＧは、４
個のエレメントＲＥＧ１〜ＲＥＧ４ のゲートが対応し
て制御信号線ＲＬ１ 〜ＲＬ４ に接続されている。
【００３４】図９のタイミング波形は、図８のＤＲＡＭ
におけるセンスアンプＳＡ・メモリセルＭＣ・レジスタ
ＲＥＧの動作の一例を示しており、図中のタイミングｔ
１ 、ｔ２ は図７中と同じ意味を有する。この動作は
図７を参照して前述した動作に準じて行われるので、そ
の詳述は省略するが、各キャパシタＣ１ 〜Ｃ４ の記
憶情報をビット線ＢＬに順次読み出すと共にレジスタＲ
ＥＧに格納し、引き続いて各キャパシタＣ１ 〜Ｃ４
にビット線ＢＬの情報を順次書込むことが可能になる。 この場合、メモリセルのトランジスタ群およびレジスタ
のエレメント群のオン／オフ制御の順序を上記とは逆に
すれば、各キャパシタＣ４ 〜Ｃ１ の記憶情報をビッ
ト線ＢＬに順次読み出すと共にレジスタＲＥＧに格納し
、引き続いて各キャパシタＣ４ 〜Ｃ１ にビット線Ｂ
Ｌの情報を順次書き込むことが可能になる。
におけるセンスアンプＳＡ・メモリセルＭＣ・レジスタ
ＲＥＧの動作の一例を示しており、図中のタイミングｔ
１ 、ｔ２ は図７中と同じ意味を有する。この動作は
図７を参照して前述した動作に準じて行われるので、そ
の詳述は省略するが、各キャパシタＣ１ 〜Ｃ４ の記
憶情報をビット線ＢＬに順次読み出すと共にレジスタＲ
ＥＧに格納し、引き続いて各キャパシタＣ１ 〜Ｃ４
にビット線ＢＬの情報を順次書込むことが可能になる。 この場合、メモリセルのトランジスタ群およびレジスタ
のエレメント群のオン／オフ制御の順序を上記とは逆に
すれば、各キャパシタＣ４ 〜Ｃ１ の記憶情報をビッ
ト線ＢＬに順次読み出すと共にレジスタＲＥＧに格納し
、引き続いて各キャパシタＣ４ 〜Ｃ１ にビット線Ｂ
Ｌの情報を順次書き込むことが可能になる。
【００３５】なお、上記各実施例において、レジスタＲ
ＥＧを４個のＳＲＡＭセルで構成すれば、このＳＲＡＭ
セルをキャッシュメモリとしてキャッシュメモリ付きＤ
ＲＡＭを実現することができる。この場合、上記各実施
例で使用されるメモリセルＭＣがシリアルアクセス性を
持つという制限が、キャッシュメモリによって大幅に補
完される。
ＥＧを４個のＳＲＡＭセルで構成すれば、このＳＲＡＭ
セルをキャッシュメモリとしてキャッシュメモリ付きＤ
ＲＡＭを実現することができる。この場合、上記各実施
例で使用されるメモリセルＭＣがシリアルアクセス性を
持つという制限が、キャッシュメモリによって大幅に補
完される。
【００３６】また、本発明で使用されるレジスタとして
は、例えば図１０あるいは図１１に示すように、図２３
あるいは図２４に示したメモリセルと同様の構成の例え
ば３個の格納エレメントを用い、制御信号線ＲＬ１ 〜
ＲＬ３ あるいはＲＬ１ 〜ＲＬ４ を接続するように
してもよい。ここで、図２３に示したメモリセルおよび
図１０に示したレジスタを用いた場合の動作タイミング
例を図１２に示しており、図中のタイミングｔ１ 、ｔ
２ は図７中と同じ意味を有する。
は、例えば図１０あるいは図１１に示すように、図２３
あるいは図２４に示したメモリセルと同様の構成の例え
ば３個の格納エレメントを用い、制御信号線ＲＬ１ 〜
ＲＬ３ あるいはＲＬ１ 〜ＲＬ４ を接続するように
してもよい。ここで、図２３に示したメモリセルおよび
図１０に示したレジスタを用いた場合の動作タイミング
例を図１２に示しており、図中のタイミングｔ１ 、ｔ
２ は図７中と同じ意味を有する。
【００３７】また、上記各実施例においては、ｔ１ の
タイミングでセンスアンプＳＡを動作させているが、こ
のセンスアンプＳＡの動作時にビット線対ＢＬ、／ＢＬ
の充放電まで伴うとすると、１つのメモリセルＭＣの読
み出しの間にビット線対ＢＬ、／ＢＬの電位が最低７回
は電源振幅まで変化することになり、消費電力が増大す
るおそれがある。そこで、図１３に示すように、センス
アンプＳＡとビット線対ＢＬ、／ＢＬとの間にトランス
ファゲート（ＭＯＳトランジスタ）対ＴＧ、ＴＧを挿入
しておき、ワード線が立ち上がることによってメモリセ
ルＭＣのキャパシタの情報を読み出してレジスタＲＥＧ
に格納する際は、キャパシタの情報がセンスアンプＳＡ
に伝達された後は上記トランスファゲート対ＴＧ、ＴＧ
をオフにしてセンスアンプＳＡを動作させるという手法
を用いることにより、ビット線対ＢＬ、／ＢＬの電位を
電源振幅まで変化させずに済ませることができる。これ
により、ビット線対ＢＬ、／ＢＬの充放電は、キャパシ
タへの再書込み（または書込み）する時のみ、即ち、４
回で済ませることができ、消費電力を削減することがで
きる。
タイミングでセンスアンプＳＡを動作させているが、こ
のセンスアンプＳＡの動作時にビット線対ＢＬ、／ＢＬ
の充放電まで伴うとすると、１つのメモリセルＭＣの読
み出しの間にビット線対ＢＬ、／ＢＬの電位が最低７回
は電源振幅まで変化することになり、消費電力が増大す
るおそれがある。そこで、図１３に示すように、センス
アンプＳＡとビット線対ＢＬ、／ＢＬとの間にトランス
ファゲート（ＭＯＳトランジスタ）対ＴＧ、ＴＧを挿入
しておき、ワード線が立ち上がることによってメモリセ
ルＭＣのキャパシタの情報を読み出してレジスタＲＥＧ
に格納する際は、キャパシタの情報がセンスアンプＳＡ
に伝達された後は上記トランスファゲート対ＴＧ、ＴＧ
をオフにしてセンスアンプＳＡを動作させるという手法
を用いることにより、ビット線対ＢＬ、／ＢＬの電位を
電源振幅まで変化させずに済ませることができる。これ
により、ビット線対ＢＬ、／ＢＬの充放電は、キャパシ
タへの再書込み（または書込み）する時のみ、即ち、４
回で済ませることができ、消費電力を削減することがで
きる。
【００３８】また、上記各実施例では、キャパシタＣ１
〜Ｃ４ の各他端をキャパシタプレート電位ＶＰＬに
共通に接続している場合を示したが、キャパシタＣ１
〜Ｃ４ の各他端を外部から与えられる電源電位Ｖｃｃ
や接地電位Ｖｓｓに共通に接続してもよく、文献；
ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡ
ＴＥ ＣＩＲＣＵＩＴＳ ” ＶＯＬ．ＳＣ−１７，Ｎ
Ｏ．５，ｐ．８７２ ＯＣＴ．１９８２ ” Ａ Ｓｔ
ｏｒａｇｅ−Ｎｏｄｅ−Ｂｏｏｓｔｅｄ ＲＡＭ ｗｉ
ｔｈ Ｗｏｒｄ−Ｌｉｎｅ Ｄｅｌａｙ Ｃｏｍｐｅｎ
ｓａｔｉｏｎ ” に示されているような、キャパシタ
プレートをクロック動作させる技術を用いてもよい。ま
た、文献；１９８９ Ｓｙｍｐｏｓｉｕｍ ｏｆ ＶＬ
ＳＩ Ｃｉｒｃｕｉｔｓ， Ｄｉｇｅｓｔｏｆ Ｔｅｃ
ｈ．Ｐａｐｅｒｓ， ｐｐ．１０１−１０２ ” Ａ
Ｎｏｖｅｌ Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｃｈｉｔｅ
ｃｔｕｒｅ ｆｏｒ Ｈｉｇｈ−Ｄｅｎｓｉｔｙ ＤＲ
ＡＭｓ ”Ｆｉｇ．１（ｂ） に示されているようなキ
ャパシタ両端に転送ゲートを接続する技術を用いてもよ
い。
〜Ｃ４ の各他端をキャパシタプレート電位ＶＰＬに
共通に接続している場合を示したが、キャパシタＣ１
〜Ｃ４ の各他端を外部から与えられる電源電位Ｖｃｃ
や接地電位Ｖｓｓに共通に接続してもよく、文献；
ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡ
ＴＥ ＣＩＲＣＵＩＴＳ ” ＶＯＬ．ＳＣ−１７，Ｎ
Ｏ．５，ｐ．８７２ ＯＣＴ．１９８２ ” Ａ Ｓｔ
ｏｒａｇｅ−Ｎｏｄｅ−Ｂｏｏｓｔｅｄ ＲＡＭ ｗｉ
ｔｈ Ｗｏｒｄ−Ｌｉｎｅ Ｄｅｌａｙ Ｃｏｍｐｅｎ
ｓａｔｉｏｎ ” に示されているような、キャパシタ
プレートをクロック動作させる技術を用いてもよい。ま
た、文献；１９８９ Ｓｙｍｐｏｓｉｕｍ ｏｆ ＶＬ
ＳＩ Ｃｉｒｃｕｉｔｓ， Ｄｉｇｅｓｔｏｆ Ｔｅｃ
ｈ．Ｐａｐｅｒｓ， ｐｐ．１０１−１０２ ” Ａ
Ｎｏｖｅｌ Ｍｅｍｏｒｙ Ｃｅｌｌ Ａｒｃｈｉｔｅ
ｃｔｕｒｅ ｆｏｒ Ｈｉｇｈ−Ｄｅｎｓｉｔｙ ＤＲ
ＡＭｓ ”Ｆｉｇ．１（ｂ） に示されているようなキ
ャパシタ両端に転送ゲートを接続する技術を用いてもよ
い。
【００３９】また、上記各実施例では、メモリセルから
時系列で読み出される情報を一時格納する格納手段とし
てレジスタを設けたが、メモリセル１個当りのキャパシ
タ数と同数のビット線センスアンプを設けて格納手段と
兼用するようにしてもよく、その例を図１４に示す。図
１４は、本発明に係るＤＲＡＭの１カラムの模式図であ
り、相補的なビット線ＢＬ、／ＢＬと、複数個のメモリ
セルＭＣ…と、４個のビット線センスアンプＳＡ１ 〜
ＳＡ４ とを示しており、４個のセンスアンプＳＡ１
〜ＳＡ４ は各対応して制御信号線φ１〜φ４ により
開閉制御されるトランスファゲート対ＴＧ、ＴＧを介し
てビット線対ＢＬ、／ＢＬに接続されている。
時系列で読み出される情報を一時格納する格納手段とし
てレジスタを設けたが、メモリセル１個当りのキャパシ
タ数と同数のビット線センスアンプを設けて格納手段と
兼用するようにしてもよく、その例を図１４に示す。図
１４は、本発明に係るＤＲＡＭの１カラムの模式図であ
り、相補的なビット線ＢＬ、／ＢＬと、複数個のメモリ
セルＭＣ…と、４個のビット線センスアンプＳＡ１ 〜
ＳＡ４ とを示しており、４個のセンスアンプＳＡ１
〜ＳＡ４ は各対応して制御信号線φ１〜φ４ により
開閉制御されるトランスファゲート対ＴＧ、ＴＧを介し
てビット線対ＢＬ、／ＢＬに接続されている。
【００４０】図１５のタイミング波形は、図１４に示し
たＤＲＡＭのメモリセルＭＣとして例えば図２３に示し
たようなメモリセルが使用されている場合におけるセン
スアンプＳＡ１ 〜ＳＡ４ ・メモリセルＭＣの動作の
一例を示しており、図中のタイミングｔ１ 、ｔ２ は
図７中と同じ意味を有する。即ち、例えば制御信号線φ
１ がオンになり、ビット線対ＢＬ、／ＢＬとセンスア
ンプＳＡ１ とがプリチャージされた状態でワード線Ｗ
Ｌ１ がオンになり、メモリセルＭＣのキャパシタＣ１
からの読み出し情報がセンスアンプＳＡ１ に伝達さ
れる。次に、上記制御信号線φ１ がオフになった後、
上記センスアンプＳＡ１ を動作させ、キャパシタＣ１
からの読み出し情報を増幅すると同時にセンスアンプ
ＳＡ１ にラッチする。再書込み（または書込み）は、
ビット線対ＢＬ、／ＢＬをプリチャージした後、該当す
るセンスアンプを接続し、ビット線対ＢＬ、／ＢＬを所
定の電位に充放電し、該当するワード線をオフにするこ
とにより達成される。センスアンプＳＡ１ 〜ＳＡ４
が例えばＣＭＯＳ構成であって、ビット線対ＢＬ、／Ｂ
Ｌの電位をＶｃｃ電源側にもＶｓｓ電源（接地電位）側
にも設定できる自由度があれば、再書込み（または書込
み）時のビット線対ＢＬ、／ＢＬのプリチャージは省略
することも可能である。また、このセンスアンプＳＡ１
〜ＳＡ４ をＳＲＡＭセルのように扱うことにより、
キャッシュメモリの役割を担わせることも可能である。
たＤＲＡＭのメモリセルＭＣとして例えば図２３に示し
たようなメモリセルが使用されている場合におけるセン
スアンプＳＡ１ 〜ＳＡ４ ・メモリセルＭＣの動作の
一例を示しており、図中のタイミングｔ１ 、ｔ２ は
図７中と同じ意味を有する。即ち、例えば制御信号線φ
１ がオンになり、ビット線対ＢＬ、／ＢＬとセンスア
ンプＳＡ１ とがプリチャージされた状態でワード線Ｗ
Ｌ１ がオンになり、メモリセルＭＣのキャパシタＣ１
からの読み出し情報がセンスアンプＳＡ１ に伝達さ
れる。次に、上記制御信号線φ１ がオフになった後、
上記センスアンプＳＡ１ を動作させ、キャパシタＣ１
からの読み出し情報を増幅すると同時にセンスアンプ
ＳＡ１ にラッチする。再書込み（または書込み）は、
ビット線対ＢＬ、／ＢＬをプリチャージした後、該当す
るセンスアンプを接続し、ビット線対ＢＬ、／ＢＬを所
定の電位に充放電し、該当するワード線をオフにするこ
とにより達成される。センスアンプＳＡ１ 〜ＳＡ４
が例えばＣＭＯＳ構成であって、ビット線対ＢＬ、／Ｂ
Ｌの電位をＶｃｃ電源側にもＶｓｓ電源（接地電位）側
にも設定できる自由度があれば、再書込み（または書込
み）時のビット線対ＢＬ、／ＢＬのプリチャージは省略
することも可能である。また、このセンスアンプＳＡ１
〜ＳＡ４ をＳＲＡＭセルのように扱うことにより、
キャッシュメモリの役割を担わせることも可能である。
【００４１】図１６は、第５実施例に係るＤＲＡＭとし
て、レジスタの各エレメントＲＥＧｉにＳＲＡＭセルを
用い、かつ各エレメントＲＥＧｉとデジット線ＤＬとの
間に接続されて制御信号線ＲＬｉによりゲートが制御さ
れるトランスファゲートＴＧの他に、各エレメントＲＥ
Ｇｉと入出力線Ｉ／Ｏｉとの間にそれぞれ対応して接続
され、カラム選択線ＣＳＬによりゲートが制御されるト
ランスファゲートＴＧ２ を設けた場合を示している。 この第５実施例のＤＲＡＭにおいては、１カラムから４
ビット分のデータが一斉に読み出される。
て、レジスタの各エレメントＲＥＧｉにＳＲＡＭセルを
用い、かつ各エレメントＲＥＧｉとデジット線ＤＬとの
間に接続されて制御信号線ＲＬｉによりゲートが制御さ
れるトランスファゲートＴＧの他に、各エレメントＲＥ
Ｇｉと入出力線Ｉ／Ｏｉとの間にそれぞれ対応して接続
され、カラム選択線ＣＳＬによりゲートが制御されるト
ランスファゲートＴＧ２ を設けた場合を示している。 この第５実施例のＤＲＡＭにおいては、１カラムから４
ビット分のデータが一斉に読み出される。
【００４２】図１７は図１６のＤＲＡＭにおけるレジス
タの各エレメントＲＥＧｉとして、ＳＲＡＭセルをセン
スアンプＳＡｉに置き換えた場合のエレメント１個分を
示しており、図１６中と同一部分には同一符号を付して
いる。
タの各エレメントＲＥＧｉとして、ＳＲＡＭセルをセン
スアンプＳＡｉに置き換えた場合のエレメント１個分を
示しており、図１６中と同一部分には同一符号を付して
いる。
【００４３】なお、前記実施例では、セルアレイの構成
がフォールデッド・ビット線構造であるようなレイアウ
トを図示しているが、これに限らず、セルアレイの構成
がフォールデッド・ビット線構造である必然性はなく、
オープン・ビット線構造の場合でも本発明を適用できる
。
がフォールデッド・ビット線構造であるようなレイアウ
トを図示しているが、これに限らず、セルアレイの構成
がフォールデッド・ビット線構造である必然性はなく、
オープン・ビット線構造の場合でも本発明を適用できる
。
【００４４】また、前記実施例では、各センスアンプの
一対の入力ノードが直接あるいはトランスファゲートな
どを経由して間接に相補的なビット線対に接続されてい
るように図示しているが、これに限らず、センスアンプ
の一方の入力ノードにビット線ＢＬのみが直接あるいは
間接に接続される（いわゆる、シングルエンド型センス
アンプ）構成でも本発明を適用でき、その例を図１８乃
至図２２に示す。
一対の入力ノードが直接あるいはトランスファゲートな
どを経由して間接に相補的なビット線対に接続されてい
るように図示しているが、これに限らず、センスアンプ
の一方の入力ノードにビット線ＢＬのみが直接あるいは
間接に接続される（いわゆる、シングルエンド型センス
アンプ）構成でも本発明を適用でき、その例を図１８乃
至図２２に示す。
【００４５】図１８は、図１に示した回路をシングルエ
ンド型センスアンプ構成にした場合を示しており、図１
中と同一部分には同一符号を付している。
ンド型センスアンプ構成にした場合を示しており、図１
中と同一部分には同一符号を付している。
【００４６】図１９は、図８に示した回路をシングルエ
ンド型センスアンプ構成にした場合を示しており、図８
中と同一部分には同一符号を付している。
ンド型センスアンプ構成にした場合を示しており、図８
中と同一部分には同一符号を付している。
【００４７】図２０は、図１３に示した回路をシングル
エンド型センスアンプ構成にした場合を示しており、図
１３中と同一部分には同一符号を付している。ここで、
一方のデータ線／ＤＬの一端部に接続されているトラン
スファゲートＴＧ１ ´は、ビット線ＢＬと他方のセン
スアンプＳＡとの間に挿入されているトランスファゲー
トＴＧ１ による影響とのバランスをとるために付加さ
れているが、必ずしも必要ではないので削除してもよく
、あるいは、このトランスファゲートＴＧ１ ´を介し
てセンスアンプＳＡに比較基準電位Ｖｒｅｆを与えるよ
うにしてもよい。
エンド型センスアンプ構成にした場合を示しており、図
１３中と同一部分には同一符号を付している。ここで、
一方のデータ線／ＤＬの一端部に接続されているトラン
スファゲートＴＧ１ ´は、ビット線ＢＬと他方のセン
スアンプＳＡとの間に挿入されているトランスファゲー
トＴＧ１ による影響とのバランスをとるために付加さ
れているが、必ずしも必要ではないので削除してもよく
、あるいは、このトランスファゲートＴＧ１ ´を介し
てセンスアンプＳＡに比較基準電位Ｖｒｅｆを与えるよ
うにしてもよい。
【００４８】図２１は、図１４に示した回路をシングル
エンド型センスアンプ構成にした場合を示しており、図
１４中と同一部分には同一符号を付している。
エンド型センスアンプ構成にした場合を示しており、図
１４中と同一部分には同一符号を付している。
【００４９】図２２は、図１７に示した回路をシングル
エンド型センスアンプ構成にした場合を示しており、図
１７中と同一部分には同一符号を付している。ここで、
トランスファゲートＴＧ１ ′は、ビット線ＢＬとセン
スアンプＳＡｉとの間に挿入されているトランスファゲ
ートＴＧ１ による影響とのバランスをとるために付加
されているが、必ずしも必要ではないので削除してもよ
く、あるいは、このトランスファゲートＴＧ１ ´を介
してセンスアンプＳＡに比較基準電位Ｖｒｅｆを与える
ようにしてもよい。
エンド型センスアンプ構成にした場合を示しており、図
１７中と同一部分には同一符号を付している。ここで、
トランスファゲートＴＧ１ ′は、ビット線ＢＬとセン
スアンプＳＡｉとの間に挿入されているトランスファゲ
ートＴＧ１ による影響とのバランスをとるために付加
されているが、必ずしも必要ではないので削除してもよ
く、あるいは、このトランスファゲートＴＧ１ ´を介
してセンスアンプＳＡに比較基準電位Ｖｒｅｆを与える
ようにしてもよい。
【００５０】また、前記実施例において、ビット線とセ
ンスアンプとの間にトランスファゲートを設ける場合に
は、複数（シングル・エンド型構造の場合）または複数
対（フォールデッド・ビット線構造またはオープン・ビ
ット線構造の場合）のビット線とトランスファゲートが
１つのセンスアンプを共有し、このトランスファゲート
の制御により複数（シングル・エンド型構造の場合）ま
たは複数対（フォールデッド・ビット線構造またはオー
プン・ビット線構造の場合）のビット線のうちの一本ま
たは一対のみが選択的にセンスアンプに接続されるよう
な構成（いわゆる、シェアード・センスアンプ方式）で
も本発明を適用できる。
ンスアンプとの間にトランスファゲートを設ける場合に
は、複数（シングル・エンド型構造の場合）または複数
対（フォールデッド・ビット線構造またはオープン・ビ
ット線構造の場合）のビット線とトランスファゲートが
１つのセンスアンプを共有し、このトランスファゲート
の制御により複数（シングル・エンド型構造の場合）ま
たは複数対（フォールデッド・ビット線構造またはオー
プン・ビット線構造の場合）のビット線のうちの一本ま
たは一対のみが選択的にセンスアンプに接続されるよう
な構成（いわゆる、シェアード・センスアンプ方式）で
も本発明を適用できる。
【００５１】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、直列接続された複数のＭＯＳトランジスタと
それらの各一端にそれぞれ一端が接続された情報記憶用
のキャパシタを備えたメモリセルのアレイを有し、この
メモリセルから時系列で読み出される情報を一時格納す
る格納手段を具備しているので、従来の１トランジスタ
・１キャパシタ型のセルを用いたＤＲＡＭよりも格段に
高い集積度を実現でき、ビット単価を大幅に低減するこ
とができる。
によれば、直列接続された複数のＭＯＳトランジスタと
それらの各一端にそれぞれ一端が接続された情報記憶用
のキャパシタを備えたメモリセルのアレイを有し、この
メモリセルから時系列で読み出される情報を一時格納す
る格納手段を具備しているので、従来の１トランジスタ
・１キャパシタ型のセルを用いたＤＲＡＭよりも格段に
高い集積度を実現でき、ビット単価を大幅に低減するこ
とができる。
【００５２】従って、磁気ディスクなどの記憶媒体の代
替として使用するために低価格で大容量のＤＲＡＭを既
存の技術で実現したい場合には好適である。しかも、メ
モリセルから時系列で読み出される情報を一時格納する
格納手段をキャッシュメモリとして用いることにより、
ＤＲＡＭ上にキャッシュメモリが搭載された複合メモリ
を実現することも可能である。
替として使用するために低価格で大容量のＤＲＡＭを既
存の技術で実現したい場合には好適である。しかも、メ
モリセルから時系列で読み出される情報を一時格納する
格納手段をキャッシュメモリとして用いることにより、
ＤＲＡＭ上にキャッシュメモリが搭載された複合メモリ
を実現することも可能である。
【図１】本発明の第１実施例に係るＤＲＡＭの一部を示
す回路図。
す回路図。
【図２】図１中のレジスタのエレメントの一例を示す回
路図。
路図。
【図３】図１中のレジスタのエレメントの他の例を示す
回路図。
回路図。
【図４】図１中のレジスタのエレメントのさらに他の例
を示す回路図。
を示す回路図。
【図５】図４のエレメントの一具体例を示す回路図。
【図６】図４のエレメントの他の具体例を示す回路図。
【図７】図１のＤＲＡＭの動作の一例を示すタイミング
波形図。
波形図。
【図８】本発明の第２実施例に係るＤＲＡＭの一部を示
す回路図。
す回路図。
【図９】図８のＤＲＡＭの動作の一例を示すタイミング
波形図
波形図
【図１０】本発明で使用されるレジスタの他の例を示す
回路図。
回路図。
【図１１】本発明で使用されるレジスタのさらに他の例
を示す回路図。
を示す回路図。
【図１２】図１０のレジスタを使用したＤＲＡＭの動作
の一例を示すタイミング波形図。
の一例を示すタイミング波形図。
【図１３】本発明の第３実施例に係るＤＲＡＭの一部を
示す回路図。
示す回路図。
【図１４】本発明の第４実施例に係るＤＲＡＭの一部を
示す回路図。
示す回路図。
【図１５】図１４のＤＲＡＭの動作の一例を示すタイミ
ング波形図。
ング波形図。
【図１６】本発明の第５実施例に係るＤＲＡＭの一部を
示す回路図。
示す回路図。
【図１７】図１６のレジスタのエレメントの他の例を示
す回路図。
す回路図。
【図１８】図１の回路をシングルエンド型センスアンプ
構成にした例を示す回路図。
構成にした例を示す回路図。
【図１９】図８の回路をシングルエンド型センスアンプ
構成にした例を示す回路図。
構成にした例を示す回路図。
【図２０】図１３の回路をシングルエンド型センスアン
プ構成にした例を示す回路図。
プ構成にした例を示す回路図。
【図２１】図１４の回路をシングルエンド型センスアン
プ構成にした一例を示す回路図。
プ構成にした一例を示す回路図。
【図２２】図１４の回路をシングルエンド型センスアン
プ構成にした他の例を示す回路図。
プ構成にした他の例を示す回路図。
【図２３】現在提案されている半導体メモリセルの一例
を示す等価回路図。
を示す等価回路図。
【図２４】現在提案されている半導体メモリセルの他の
例を示す等価回路図。
例を示す等価回路図。
ＭＣ…メモリセル、Ｎ１ …第１の読み出し／書込みノ
ード、Ｎ２ …第２の読み出し／書込みノード、Ｑ１
〜Ｑ５ …メモリセルのＭＯＳトランジスタ、Ｃ１ 〜
Ｃ４ …メモリセルの情報記憶用のキャパシタ、ＷＬ１
〜ＷＬ５ …ワード線、ＢＬ、／ＢＬ…ビット線、Ｒ
ＥＧ…レジスタ、ＲＥＧ１ 〜ＲＥＧ４ …レジスタの
格納エレメント、ＲＬ１ 〜ＲＬ４ …レジスタの制御
信号線、ＳＡ、ＳＡ１ 〜ＳＡ４ …センスアンプ、φ
１ 〜φ４ …センスアンプ制御信号線。
ード、Ｎ２ …第２の読み出し／書込みノード、Ｑ１
〜Ｑ５ …メモリセルのＭＯＳトランジスタ、Ｃ１ 〜
Ｃ４ …メモリセルの情報記憶用のキャパシタ、ＷＬ１
〜ＷＬ５ …ワード線、ＢＬ、／ＢＬ…ビット線、Ｒ
ＥＧ…レジスタ、ＲＥＧ１ 〜ＲＥＧ４ …レジスタの
格納エレメント、ＲＬ１ 〜ＲＬ４ …レジスタの制御
信号線、ＳＡ、ＳＡ１ 〜ＳＡ４ …センスアンプ、φ
１ 〜φ４ …センスアンプ制御信号線。
Claims (8)
- 【請求項１】 直列接続された複数のＭＯＳトランジ
スタとそれらの各一端にそれぞれ一端が接続された情報
記憶用のキャパシタを備えたダイナミック型メモリセル
のアレイを有する半導体記憶装置において、上記メモリ
セルのアレイのカラムに設けられ、上記メモリセルから
時系列で読み出される情報を一時格納する格納手段を具
備することを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、前記格納手段は、前記メモリセル１個当りのキャパ
シタ数より１個少ないまたは上記キャパシタ数と同数の
格納エレメントを有するレジスタであることを特徴とす
る半導体記憶装置。 - 【請求項３】 請求項２記載の半導体記憶装置におい
て、前記格納エレメントは、１トランジスタ・１キャパ
シタのダイナミック型メモリセルによって構成されてい
ることを特徴とする半導体記憶装置。 - 【請求項４】 請求項２記載の半導体記憶装置におい
て、前記格納エレメントは、スタティック型メモリセル
によって構成されていることを特徴とする半導体記憶装
置。 - 【請求項５】 請求項２記載の半導体記憶装置におい
て、前記格納エレメントは、２個のトランジスタの間に
１個のキャパシタが接続されたダイナミック型メモリセ
ルによって構成されていることを特徴とする半導体記憶
装置。 - 【請求項６】 請求項１記載の半導体記憶装置におい
て、前記格納手段は、前記メモリセルと同じ構造のメモ
リセルからなることを特徴とする半導体記憶装置。 - 【請求項７】 請求項１記載の半導体記憶装置におい
て、前記格納手段は、前記メモリセル１個当りのキャパ
シタ数と同数のセンスアンプが用いられ、この複数個の
センスアンプにより前記メモリセルのキャパシタの記憶
情報の読み出し／書込みを制御すると共にデータの一時
格納も行うことを特徴とする半導体記憶装置。 - 【請求項８】 請求項１乃至７のいずれか１項に記載
の半導体記憶装置において、前記カラムのビット線とビ
ット線センスアンプとの間にトランスファゲートが挿入
され、このトランスファゲートが選択的にオン／オフ制
御されることにより、前記メモリセルのキャパシタから
の情報読み出しの際には上記ビット線センスアンプによ
る上記ビット線の充放電を行わず、再書込み（あるいは
書込み）の際のみ上記ビット線センスアンプによる上記
ビット線の充放電を行うことを特徴とする半導体記憶装
置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041316A JPH07122989B2 (ja) | 1990-06-27 | 1991-02-13 | 半導体記憶装置 |
| KR1019910010660A KR950009389B1 (ko) | 1990-06-27 | 1991-06-26 | 반도체기억장치 |
| EP91110563A EP0463617B1 (en) | 1990-06-27 | 1991-06-26 | Semiconductor memory device |
| DE69121801T DE69121801T2 (de) | 1990-06-27 | 1991-06-26 | Halbleiterspeicheranordnung |
| US08/172,742 US5369612A (en) | 1990-06-27 | 1993-12-27 | Semiconductor memory device |
| US08/201,090 US5410505A (en) | 1990-06-27 | 1994-02-24 | Semiconductor memory device having a memory cell unit including a plurality of transistors connected in series |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-166914 | 1990-06-27 | ||
| JP16691490 | 1990-06-27 | ||
| JP3041316A JPH07122989B2 (ja) | 1990-06-27 | 1991-02-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04212780A true JPH04212780A (ja) | 1992-08-04 |
| JPH07122989B2 JPH07122989B2 (ja) | 1995-12-25 |
Family
ID=26380902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3041316A Expired - Lifetime JPH07122989B2 (ja) | 1990-06-27 | 1991-02-13 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5369612A (ja) |
| EP (1) | EP0463617B1 (ja) |
| JP (1) | JPH07122989B2 (ja) |
| KR (1) | KR950009389B1 (ja) |
| DE (1) | DE69121801T2 (ja) |
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| CN108346445A (zh) * | 2017-01-25 | 2018-07-31 | 华邦电子股份有限公司 | 存储器装置、数据处理装置及存储器装置的操作方法 |
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| JP3272888B2 (ja) * | 1993-12-28 | 2002-04-08 | 株式会社東芝 | 半導体記憶装置 |
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| US5936874A (en) | 1997-06-19 | 1999-08-10 | Micron Technology, Inc. | High density semiconductor memory and method of making |
| FR2773634B1 (fr) * | 1998-01-15 | 2004-01-02 | Sgs Thomson Microelectronics | Amelioration des memoires a rafraichissement |
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| TWI596769B (zh) * | 2011-01-13 | 2017-08-21 | 半導體能源研究所股份有限公司 | 半導體裝置及半導體儲存裝置 |
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