JP2018125058A - メモリデバイス及びメモリデバイスの動作方法 - Google Patents
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Abstract
Description
に保持する。センスアンプ330自体がラッチ回路であるため、メモリセルのデータは、センスアンプ330にラッチされる。センスアンプ330は、電力がセンスアンプ330に供給されるとともにSA有効信号によりセンスアンプ330が有効になっている限り、データをセンスアンプ330にラッチする。
を通じてメモリセルに復元する。
に接続され、これらビット線にセンスアンプ330が接続される。言い換えれば、この例では、センスアンプ回路130はラッチ540及びラッチスイッチ520を更に含む。ラッチスイッチ520は、ラッチスイッチ520を有効にする信号SW1がアクティブ化されているときに、ラッチ540が、データを接続されたビット線上に保持できるようにする。ラッチ540は例えば、図5に表すようにクロスカップル接続された、2つのカスケード接続されたp型のMOSFETと、2つのカスケード接続されたn型のMOFFETとを含む。モードコントローラ120は、制御信号(例えばNCS1及びPCS1)を発生させて、ラッチ540を作動し駆動して、データを接続されたビット線上に保持する。いくつかの実施形態では、ラッチ540は、様々な数、種類及び/又はカップリングのトランジスタを含むことができる。
に保持する。図6に表すように、モードコントローラ120は、ビット線に接続されたラッチ540及びラッチスイッチ520をそれぞれ、ラッチ−540有効信号及びSW1信号によって作動させる。メモリセルのデータは、ラッチ540に渡される。ラッチスイッチ520が非アクティブ化した後に、ラッチ540はデータを保持する。電力がラッチ540に供給されるとともに、ラッチ540がラッチ−540有効信号によって有効になっている限り、ラッチ540はデータを保持する。
を通じてメモリセルに復元する。
に接続されたセンスアンプ330に保持できる。この動作は、図4のセンスアンプ330にデータを保持する上述した動作に類似する。
を通じて、ワード線jに接続されたメモリセルに復元する。また図7に表すように、モードコントローラ120は、WL(i)及びSW1をアクティブ化させて、ラッチ540に保持されたデータを、ビット線
を通じて、ワード線iに接続されたメモリセルに復元することができる。
に接続される。ラッチスイッチ820は、ラッチスイッチ820を有効にする信号SW1がアクティブ化されているときに、ラッチ840が、データを接続されたビット線上に保持できるようにする。モードコントローラ120は、制御信号(例えばNCS1及びPCS1)を発生させて、ラッチ840を作動し駆動して、データを接続されたビット線に保持する。ラッチ840及び880のそれぞれは例えば、図8に表すようにクロスカップル接続された、2つのカスケード接続されたp型のMOSFETと、2つのカスケード接続されたn型のMOFFETとを含む。いくつかの実施形態では、センスアンプ840及び880は、様々な数、種類及び/又はカップリングのトランジスタを含むことができる。
ト線
に接続される。ラッチスイッチ860とラッチスイッチ820との組み合わせは、有効信号SW1及びSW2の両方がアクティブ化されているときに、ラッチ880が、データを接続されたビット線上に保持できるようにする。モードコントローラ120は、制御信号(例えばNCS2及びPCS2)を発生させて、ラッチ880を作動し駆動して、データを接続されたビット線に保持する。言い換えれば、この例では、センスアンプ回路130は、ラッチ840及び880並びにこれらに対応するラッチスイッチ820及び860を更に含む。
を通じてメモリセルに復元する。そのあと、図9に表すように、モードコントローラ120はまた、WL(i)、SW1及びSW2をアクティブ化させて、ラッチ880に保持されたデータを、ビット線
を通じてメモリセルに復元する。
に接続される。ラッチスイッチ1020は、ラッチスイッチ1020を有効にする信号SW1がアクティブ化されているときに、ラッチ1040が、データを接続されたビット線上に保持できるようにする。モードコントローラ120は、制御信号を発生させて、ラッチ1040を作動し駆動して、データを接続されたビット線上に保持する。ラッチ1040及び1080のそれぞれは例えば、図10に表すようにクロスカップル接続された、2つのカスケード接続されたp型のMOSFETと、2つのカスケード接続されたn型のMOFFETとを含む。いくつかの実施形態では、センスアンプ1040, 1080は、様々な数、種類及び/又はカップリングのトランジスタを含むことができる。
に接続される。ラッチスイッチ1060は、ラッチスイッチ1060を有効にする信号SW2がアクティブ化されているときに、ラッチ1080が、データを接続されたビット線上に保持できるようにする。モードコントローラ120は、制御信号を発生させて、ラッチ1080を作動し駆動して、データを接続されたビット線上に保持する。言い換えれば、センスアンプ回路130は、2つのラッチ1040及び1080並びにこれらに対応するラッチスイッチ1020及び1060を更に含む。
によって有効になる。Latch Enable信号は、例えば、図6、7、9、11及び13を参照して説明した、ラッチ−540有効信号、ラッチ−840有効信号、ラッチ−880有効信号、ラッチ−1040有効信号、ラッチ−1080有効信号、ラッチ−1有効信号又はラッチ−2有効信号である。またラッチドライバ及びイコライザ1320はイコライザ1460を含み、ラッチドライバ及びイコライザ1320が発生させる、制御信号PCS(i)と制御信号NCS(i)とが釣り合っていることを確保する。モードコントローラ120の信号発生器125は、Latch Enable信号を発生させて、ラッチドライバ及びイコライザ1320を有効して、制御信号PCS(i)及びNCS(i)を発生させて、各信号に対応するラッチを駆動し、データをビット線に保持する。
100, 1620 メモリデバイス
120 モードコントローラ
125 信号発生器
130 センスアンプ回路
140 アドレスデコーダ
150 データバッファ
160 リフレッシュコントローラ
180 メモリアレイ
201, 202 メモリセル
211, 212, 213, 214, 215, 216, 217, 218, WL(i), WL(j) ワード線
221, 222, 223, 224, 321, 322 ビット線
251, 252, 253, 254, 330 センスアンプ
310 スイッチ
320, 1460 イコライザ
520, 820, 860, 1020, 1060 ラッチスイッチ
540, 840, 880, 1040, 1080, ラッチ1, ラッチ2 ラッチ
1201, 1202 交差部
1320, 1340, 1360, 1380 ラッチドライバ及びイコライザ
1420 p型MOSFET
1440 n型MOSFET
1520 電圧クランプ回路
1600 データ処理機器
1610 入出力インタフェース
1640 記憶装置
1660 プロセッサ
1700 方法
1710, 1720, 1730, 1740, 1750, 1760, 1770, 1780, 1790 ステップ
Bitline,
ビット線
CSL 制御信号
EQ 信号又は制御信号
ラッチ1有効, ラッチ2有効, ラッチ−540有効, ラッチ−840有効, ラッチ−880 有効, ラッチ−1040有効, ラッチ−1080有効, Latch Enable,
, NCS(i), PCS(i), SA 有効 信号
SW1, SW2 有効信号
Vcore 電源電圧
Vcore, DPD 電源電圧
Claims (20)
- メモリデバイスであり、前記メモリデバイスは、
複数のビット線及び複数のワード線に接続された複数のメモリセルを含むメモリアレイと、
前記複数のビット線に接続された複数のセンスアンプ回路と、
前記メモリセルのアドレスを受取り復号して、前記ビット線及び前記ワード線のうち対応するビット線及びワード線を有効にするアドレスデコーダと、
前記メモリセルをリフレッシュするデータを制御するリフレッシュコントローラと、
前記メモリデバイスを制御して、ディープパワーダウンモードを含む様々な動作モードで動作させるモードコントローラと、
を備え、
各センスアンプ回路は、センスアンプを含み、センスアンプ回路に接続された前記ビット線の2つの間の電圧差を感知し増幅するように構成され、
前記モードコントローラは、前記センスアンプ回路のうち対応するセンスアンプ回路が感知する、前記メモリセルの群のデータを制御して、前記メモリデバイスがディープパワーダウンモードに移行するときに、前記データを前記対応するセンスアンプ回路にラッチする、メモリデバイス。 - 前記モードコントローラは、前記センスアンプ回路のうち前記対応するセンスアンプ回路を制御して、メモリセルの前記群の前記データを、前記ビット線を通じてメモリセルの前記群に接続された対応するセンスアンプにラッチする、請求項1に記載のメモリデバイス。
- 前記複数のセンスアンプ回路が、
メモリセルの前記群が接続する前記ビット線の対応するビット線に接続される、複数のラッチスイッチと、
前記複数のラッチスイッチを通じて、メモリセルの前記群が接続する前記ビット線に接続された複数のラッチと、を更に含み、
各センスアンプ回路は、前記ラッチスイッチの1つと前記ラッチの1つとを含み、
各ラッチスイッチは、ラッチスイッチに接続された前記ラッチにラッチするデータを有効にし、
前記モードコントローラは、前記センスアンプ回路のうち対応するセンスアンプ回路を制御して、メモリセルの前記群の前記データが、前記ビット線を通じてメモリセルの前記群に接続される前記複数のラッチにラッチされる、請求項1に記載のメモリデバイス。 - メモリセルの前記群は第1群であり、
メモリセルの第2群が、メモリセルの前記第1群が接続される前記ビット線に接続され、
前記モードコントローラは、前記センスアンプ回路のうち対応するセンスアンプ回路を制御して、前記メモリデバイスがディープパワーダウンモードに移行するときに、メモリセルの前記第2群のデータを、前記ビット線を通じてメモリセルの前記第2群に接続される対応するセンスアンプにラッチする、請求項3に記載のメモリデバイス。 - 前記複数のラッチスイッチ及び前記複数のラッチが、第1ラッチスイッチ及び第1ラッチであり、
メモリセルの前記群は第1群であり、
メモリセルの第2群が、メモリセルの前記第1群が接続される前記ビット線に接続され、
前記複数のセンスアンプ回路が、
メモリセルの前記第1群が接続する前記ビット線に接続される、複数の第2ラッチスイッチと、
前記複数の第2ラッチスイッチを通じて、メモリセルの前記第1群が接続する前記ビット線に接続された複数の第2ラッチと、を更に含み、
各第2ラッチスイッチは、第2ラッチスイッチに接続された前記第2ラッチにラッチするデータを有効にし、
前記モードコントローラは、前記センスアンプ回路のうち対応するセンスアンプ回路を制御して、前記メモリデバイスが前記ディープパワーダウンモードに移行するときに、メモリセルの前記第2群のデータが、前記複数の第2ラッチにラッチされる、請求項3に記載のメモリデバイス。 - メモリセルの第3群が、メモリセルの前記第1群が接続される前記ビット線に接続され、
前記モードコントローラは、前記センスアンプ回路のうち対応するセンスアンプ回路を制御して、前記メモリデバイスがディープパワーダウンモードに移行するときに、メモリセルの前記第3群のデータが、前記ビット線を通じてメモリセルの前記第3群に接続される、対応するセンスアンプにラッチされる、請求項5に記載のメモリデバイス。 - 前記複数の第2ラッチが、複数の前記第1ラッチスイッチ及び前記複数の第2ラッチスイッチを通じて、メモリセルの前記第1群が接続する前記ビット線に接続され、
前記第1ラッチスイッチの1つと前記第2ラッチスイッチの1つとの組み合わせのそれぞれが、データを、メモリセルの前記第2群に接続される前記第2ラッチにラッチできるようにする、請求項5に記載のメモリデバイス。 - 前記モードコントローラは、前記ディープパワーダウンモードで、前記センスアンプの電源を制御してオンにし、
前記モードコントローラは、前記ディープパワーダウンモードで、前記メモリアレイ、前記アドレスデコーダ及び前記リフレッシュコントローラの少なくとも1つの電源を制御してオフにし、
前記モードコントローラは、前記センスアンプの電源を制御して、前記ディープパワーダウンモードにおける電圧を、他の動作モードの少なくとも1つにおける電圧よりも低くする、請求項2に記載のメモリデバイス。 - 前記モードコントローラは、前記ディープパワーダウンモードで、前記ラッチの電源を制御してオンにし、
前記モードコントローラは、前記ディープパワーダウンモードで、前記メモリアレイ、前記センスアンプ、前記アドレスデコーダ及び前記リフレッシュコントローラの少なくとも1つの電源を制御してオフにし、
前記モードコントローラは、前記ラッチの電源を制御して、前記ディープパワーダウンモードにおける電圧を、他の動作モードの少なくとも1つにおける、前記メモリアレイ、前記センスアンプ、前記アドレスデコーダ及び前記リフレッシュコントローラの少なくとも1つの電圧よりも低くする、請求項3に記載のメモリデバイス。 - 前記モードコントローラは、前記ディープパワーダウンモードで、前記センスアンプ及び前記ラッチの電源を制御してオンにし、
前記モードコントローラは、前記ディープパワーダウンモードで、前記メモリアレイ、前記アドレスデコーダ及び前記リフレッシュコントローラの少なくとも1つの電源を制御してオフにし、
前記モードコントローラは、前記センスアンプ及び前記ラッチの電源を制御して、前記ディープパワーダウンモードにおける電圧を、他の動作モードの少なくとも1つにおける、前記メモリアレイ、前記アドレスデコーダ及び前記リフレッシュコントローラの少なくとも1つの電圧よりも低くする、請求項4に記載のメモリデバイス。 - 前記複数のワード線に接続された複数の選択回路を更に備え、
前記複数の選択回路は、前記メモリデバイスが前記ディープパワーダウンモードに移行するときにデータをラッチするメモリセルの前記群を選択できるようにする、請求項1に記載のメモリデバイス。 - メモリアレイを含むメモリデバイスの動作方法であり、前記方法は、
ディープパワーダウンモードに移行する信号を受信する移行信号受信ステップと、
前記メモリデバイスを制御して、前記ディープパワーダウンモードに移行する移行ステップと、
前記メモリデバイスが前記ディープパワーダウンモードに移行するときに、前記メモリデバイスにラッチすることで、前記メモリアレイのメモリセルの群のデータを保持する保持ステップと、
前記ディープパワーダウンモードを終了する信号を受信する終了信号受信ステップと、
保持された前記データをメモリセルの前記群に復元する復元ステップと、
前記メモリデバイスを制御して、前記ディープパワーダウンモードを終了する終了ステップと、
前記メモリデバイスを制御して、前記ディープパワーダウンモード以外の動作モードで動作させる他モード動作ステップと、
を含む、メモリアレイを含むメモリデバイスの動作方法。 - 前記保持ステップは、前記データを、前記メモリデバイスのビット線を通じてメモリセルの前記群に接続されるセンスアンプにラッチすることを含む、請求項12に記載の方法。
- 前記保持ステップは、メモリセルの前記群の前記データを、前記メモリデバイスのビット線を通じてメモリセルの前記群に接続される複数のラッチにラッチすることを含む、請求項12に記載の方法。
- メモリセルの前記群は第1群であり、前記方法は更に、
メモリセルの前記第1群に接続される、ビット線に接続されるメモリセルの第2群のデータを保持するステップを含み、
メモリセルの前記第1群の前記データを保持するステップは、メモリセルの前記第1群の前記データを、前記メモリデバイスのビット線を通じてメモリセルの前記第1群に接続される複数のラッチにラッチすることを含み、
メモリセルの前記第2群の前記データを保持するステップは、メモリセルの前記第2群の前記データを、前記メモリデバイスのビット線を通じてメモリセルの前記第2群に接続されるセンスアンプにラッチすることを含む、請求項12に記載の方法。 - 前記ディープパワーダウンモードで、前記センスアンプの電源を制御してオンにするステップと、
前記ディープパワーダウンモードで、前記メモリデバイスの前記メモリセル、アドレスデコーダ及びリフレッシュコントローラの少なくとも1つの電源を制御してオフにするステップと、
を更に含む、請求項13に記載の方法。 - 前記ディープパワーダウンモードで、前記ラッチの電源を制御してオンにするステップと、
前記ディープパワーダウンモードで、前記メモリアレイ、センスアンプ、アドレスデコーダ及びリフレッシュコントローラの少なくとも1つの電源を制御してオフにするステップと、
を更に含む、請求項14に記載の方法。 - 前記ディープパワーダウンモードで、前記センスアンプの前記電源を制御して、他の動作モードの少なくとも1つにおける電圧よりも低い電圧とするステップを更に含む、請求項16に記載の方法。
- 前記ディープパワーダウンモードで、前記ラッチの前記電源を制御して、他の動作モードの少なくとも1つにおける、前記メモリアレイ、前記センスアンプ、前記アドレスデコーダ及び前記リフレッシュコントローラの少なくとも1つ電圧よりも低い電圧とするステップを更に含む、請求項17に記載の方法。
- メモリセルの前記群の前記データを保持する前に、前記ディープパワーダウンモードでデータが保持されるメモリセルの前記群を選択するステップを更に含み、
前記保持ステップは、メモリセルの選択される前記群の前記データを保持するステップを含む、請求項12に記載の方法。
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