JP3933769B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、DRAM等の半導体記憶装置に関し、特に読み出しと書き込みにおけるセンスアンプの制御を統一し且つ書き込みを高速化した半導体記憶装置に関する。
【0002】
【従来の技術】
ダイナミック・ランダム・アクセス・メモリは、大容量化と高速化の一途をたどっている。メモリの大容量化は、メモリセルアレイの増大、それに伴うアドレスデコーダの増大等を伴い、それらの回路を制御する制御回路の簡素化を要求する。また、一方、メモリの高速化は、読み出し速度や書き込み速度を高くすることであり、その為にそれぞれの動作に最適な異なる制御回路を設ける傾向にある。かかる相矛盾する課題を解決することが、半導体記憶装置の大容量化と高速化の要求を同時に満足させることに必要である。
【0003】
図1は、従来の半導体記憶装置の一部概略図である。この図には、メモリセル領域MCRとその周辺回路とが示されている。メモリセル領域MCRは、複数のワード線WL、それに交差する複数のビット線対BL、及びそれらの交差位置に図示されない複数のメモリセルが設けられたセルアレイ1と、ビット線対にそれぞれ接続されたセンスアンプSAのアレイ5,6とを有する。図示しないワード線駆動回路によりワード線WLが選択されて駆動され、そこに接続されたメモリセルの状態がビット線対BLに読み出され、そのビット線対BLの電位がセンスアンプSAにて検出され増幅される。
【0004】
ビット線対BLは、図示しないコラムゲートを経由してデータバス対DBX、DBZに接続され、データバスアンプ4に接続される。データバスアンプ4には、データバスDBX/Zに読み出されたデータを更に増幅してメインデータバスMDBX/Zに出力する読み出し用アンプと、外部からの書き込みデータに従って、データバスDBX/Zを駆動する書き込みアンプとを有する。
【0005】
コラムゲートを選択するコラムゲート選択信号CL0Z〜CL3Zは、それぞれコラムアドレスをデコードして得られたコラム選択信号CA0Z〜CA3Zを供給されるコラムデコーダ・ドライバ回路3により生成される。また、センスアンプ活性化のタイミング信号TWLZは、図示しないワード線選択信号から生成され、選択されたワード線の駆動から所定時間後に活性化する信号である。このタイミング信号TWLZに応答して、ラッチイネーブル生成回路2は、センスアンプの活性化を行うラッチイネーブル信号(活性化信号)LEX,LEZを生成する。このラッチイネーブル信号LEX,LEZにより、上下のセンスアンプアレイ5,6内のセンスアンプSAが活性化される。
【0006】
上記の構成の半導体記憶装置の動作は、スタンバイ状態からアクティブ状態になると、先ずローアドレスが入力されてワード線WLが選択され、所定時間後に活性化するタイミング信号TWLZに応答して、センスアンプSAが活性化される。その後、コラムアドレスが供給されると共に、読み出しまたは書き込みのコマンドに応じて、センスアンプにより検出されたデータがデータバスアンプで増幅されて読み出されるか、或いは、外部からの書き込みデータに応じてデータバスアンプによりビット線対を介してメモリセルに書き込まれる。書き込みの場合は、コラムゲート選択信号CLにより選択されないビット線対に対しては、センスアンプにより増幅された電位でメモリセルへの再書き込みが行われる。
【0007】
【発明が解決しようとする課題】
しかしながら、上記の通り、読み出し動作において、センスアンプSAはデータバスDBを駆動しながらデータバスアンプ4内の読み出しアンプに読み出しデータを伝える。一方、書き込み動作時において、メモリセルに保持されていたデータの反転データを書き込む場合は、データバスアンプ4内の書き込みアンプが、センスアンプSAの状態を反転駆動しながらビット線の電位を書き込みデータに応じたレベルに駆動する。従って、書き込み動作時において、選択されたビット線に接続されるセンスアンプの動作は書き込み動作を遅らせる要因になる。一方で、非選択のビット線に接続されるセンスアンプは、非選択のメモリセルに対して再書き込みを行う必要があり、ワード線WLを駆動した時にセンスアンプSAの動作は必要である。
【0008】
上記の書き込み動作の遅れを解決する手段として、例えば、書き込み時には選択されたビット線のセンスアンプの活性化を停止することが提案されている。しかしながら、かかる提案は、読み出し時のセンスアンプの動作と書き込み時のセンスアンプの動作とを異ならせる必要がある。その為に、その動作の制御信号を生成する回路を追加し、各センスアンプの活性化の制御信号を個別に生成できるようにする必要がある。しかも、選択コラムと非選択コラムとでセンスアンプSAの制御を異ならせる必要がある。
【0009】
そこで、本発明の目的は、上記従来の課題を解決して、センスアンプは読み出し時と書き込み時とで同じ動作を行い、且つ書き込み時の高速化を実現できる半導体記憶装置を提供することにある。
【0010】
更に、本発明の別の目的は、センスアンプは読み出し時と書き込み時で同じ動作を行い、且つ読み出し及び書き込みが共に高速化された半導体記憶装置を提供することにある。
【0011】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、半導体記憶装置において、
複数のビット線対と、
前記ビット線対に交差する複数のワード線と、
前記ビット線対とワード線との交差位置に配置される複数のメモリセルと、
前記ビット線対に接続され、一方のビット線を第1のレベルに駆動する第1のセンスアンプ回路部と、前記他方のビット線を前記第1のレベルより高い第2のレベルに駆動する第2のセンスアンプ回路部とを有するセンスアンプと、
前記ビット線対のそれぞれ設けられたコラムゲートと、
前記コラムゲートを介していずれかの前記ビット線対に接続されるデータバス線対と、
前記データバス線対に接続され、前記データバス線対のレベルを検出する読み出しアンプと、前記データバス線対を駆動する書き込みアンプとを有するデータバスアンプと、
前記コラムゲートが開かれるタイミングで、前記センスアンプの第1または第2のセンスアンプ回路部のいずれか一方を非活性化するセンスアンプ制御回路とを有することを特徴とする。
【0012】
上記発明によれば、コラムゲートが開かれてセンスアンプがデータバスを介してデータバスアンプに接続されたとき、センスアンプの一方のセンスアンプ回路部が非活性化されるので、データバスアンプ内の書き込みアンプとセンスアンプとの競合する動作が避けられ、書き込みを高速に行うことができる。また、書き込み時と読み出し時とで、センスアンプの制御を変更することなく、読み出しに影響を与えずに書き込み速度を上げることができる。
【0013】
更に、本発明は、前記データバス線対に接続され、前記コラムゲートが開かれる期間以外の時に前記データバス線対をHレベルに駆動するクランプ回路を有し、前記センスアンプ制御回路は、前記コラムゲートが開かれるタイミングで、前記第2のセンスアンプ回路部を非活性化することを特徴とする。
【0014】
上記のクランプ回路を有する場合は、Hレベル側にビット線対の一方を駆動する第2のセンスアンプ回路部を非活性化しても、読み出し動作に支障を与えることはない。
【0015】
更に、本発明は、前記データバス線対に接続され、前記コラムゲートが開かれる期間以外の時に前記データバス線対をLレベルに駆動するクランプ回路を有し、前記センスアンプ制御回路は、前記コラムゲートが開かれるタイミングで、前記第1のセンスアンプ回路部を非活性化することを特徴とする。
【0016】
上記のクランプ回路を有する場合は、Lレベル側にビット線対の一方を駆動する第1のセンスアンプ回路部を非活性化しても、読み出し動作に支障を与えることはない。
【0017】
更に、本発明では、センスアンプ制御回路は、前記第1及び第2のセンスアンプ回路部をそれぞれ活性化する第1及び第2の活性化信号を前記センスアンプに供給し、前記コラムゲートが開かれるタイミングで前記第1または第2の活性化信号の一方を非活性レベルに駆動し、更に、前記第1または第2の活性化信号の一方の非活性レベルへの駆動が、所定数のセンスアンプを有する様にワード線方向に分割されたセグメント毎に行われることを特徴とする。
【0018】
上記の構成によれば、第1または第2の活性化信号線の負荷を軽くし、コラムゲートが開かれるタイミングに同期して高速に非活性化レベルへ駆動することを可能にする。
【0019】
更に、本発明では、メモリセル領域が複数のブロック領域に分割される場合は、選択されたブロック領域内においてのみ、上記の第1または第2の活性化信号の一方の非活性化がレベルへの駆動が行われる。
【0020】
選択されたブロック領域のコラムゲートのみが開かれてセンスアンプがデータバス線に接続されるので、そのブロック領域のセンスアンプだけ一部非活性化するだけでよい。
【0021】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面を参照しながら説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。本発明はDRAMに限定されずにセンスアンプとデータバスアンプを有するメモリ回路に適用可能であるが、以下の実施の形態例ではDRAMを例にして説明する。また、一般に以下に説明する制御信号において、引用番号にZが付与される制御信号は活性化レベルがHレベルであり、引用番号にXが付与される制御信号は活性化レベルがLレベルである。但し、ビット線やデータバスなどは、X、Zにより一対の構成を示す。
【0022】
図2は、本発明の実施の形態例の半導体記憶装置の一部構成図である。図1と対応する部分には同じ引用番号を与えた。この実施の形態例は、図1と異なり、センスアンプを活性化するラッチイネーブル信号LEX/Zを生成するラッチイネーブル生成回路15には、ワード線駆動から一定時間後に発生するタイミング信号TWLZに加えて、コラムアドレスをデコードしたコラム選択信号CA0Z〜CA3Zも供給される。そして、後で説明するラッチイネーブル生成回路から明らかな通り、ラッチイネーブル生成回路15は、コラム選択信号CA0Z〜CA3Zのいずれかが選択状態のHレベルになってコラムゲートが開かれる時に、ラッチイネーブル信号LEX/Zのいずれか一方の活性化状態を解除する。その結果、センスアンプSAの増幅機能の一部が停止し、データバスアンプ内の書き込みアンプの駆動動作の遅延をなくすことができる。しかも、読み出し動作には何らの支障も与えない。
【0023】
図2には、半導体記憶装置の一部のメモリセル領域MCRが示されているが、図示されないメモリセル領域のコラムが選択されて、図2に示されたメモリセル領域MCRのコラムが選択されない場合は、ラッチイネーブル生成回路15に供給されるコラム選択信号CA0Z〜CA3Zは全てLレベルとなり、センスアンプのラッチイネーブル信号の一方の非活性化は行われない。
【0024】
但し、全てのメモリセル領域MCR内で活性化されるワード線に従属するセンスアンプSAのいずれかが必ず選択される場合は、ラッチイネーブル生成回路15は、コラム選択信号CA0Z〜CA3Zのうちいずれかが必ずHレベルになるので、活性化されたワード線に従属する全てのセンスアンプSAに対してその一方のラッチイネーブル信号LEX/Zを非活性化する。その結果、同様に読み出しの支障を与えずに書き込みの速度を上げることができる。
【0025】
図3は、メモリセル領域MCRの一部の詳細回路図である。図3では、ビット線対BLX,BLZとワード線WL(n)、WL(n+1)との交差位置に、メモリセルMCn、MCn+1 とが設けられる。メモリセルMCn、MCn+1 とは、それぞれ選択トランジスタとキャパシタとから構成される。
【0026】
ビット線対BLX、BLZにはセンスアンプSAが接続される。図3に示されたセンスアンプSAは、CMOS回路で構成される最も一般的な回路であり、一方のビット線をグランドレベルに引き下げる第1のセンスアンプNASと、一方のビット線を高い電源レベルに引き上げる第2のセンスアンプPSAとで構成される。そして、これらのセンスアンプNSA,PSAは、それぞれ活性化の為のラッチイネーブル信号LEZ,LEXにより活性化される。
【0027】
より具体的には、第1のセンスアンプNSAは、ソース端子が共通に接続され、それぞれのゲートがビット線BLZ,BLXに接続されたN型のトランジスタN11,N12と、その共通ソース端子n2をグランドVssに引き下げる活性化トランジスタN10とを有する。そして、第1のラッチイネーブル信号LEZがHレベルに制御される時に、活性化トランジスタN10が導通し、共通ソース端子n1をグランドに引き下げて、ビット線BLX、BLZのうち電気的に高い側のビット線にゲートが接続されたトランジスタN11またはN12が導通し、電気的に低い側のビット線をグランドレベルに引き下げる。
【0028】
一方、第2のセンスアンプPSAは、ソース端子が共通に接続され、それぞれのゲートがビット線BLZ,BLXに接続されたP型のトランジスタP11,P12と、その共通ソース端子n2を電源VDDのレベルに引き上げる活性化トランジスタP10とを有する。そして、第2のラッチイネーブル信号LEXがLレベルに制御される時に、活性化トランジスタP10が導通し、共通ソース端子n2を電源VDDのレベルに引き上げて、ビット線BLX、BLZのうち電気的に低い側のビット線にゲートが接続されたトランジスタP11またはP12が導通し、電気的に高い側のビット線を電源VDDレベルに引き上げる。尚、電源VDDは、チップに供給された外部電源であっても、外部電源からチップ内部で生成した内部電源であってもよい。
【0029】
上記の通り、CMOS回路構成のセンスアンプSAは、ビット線をグランドレベルに引き下げる機能を有する第1のセンスアンプNSAと、ビット線を電源VDDに引き上げる機能を有する第2のセンスアンプPSAとを有する。そして、通常のビット線BLX、BLZ間の微小電圧差を検出する為に、両ラッチイネーブル信号LEZ,LEXにより両センスアンプNSA、PSAを活性化して、ビット線BLX、BLZを上下のレベルに引き上げ及び引き下げる。
【0030】
選択されたコラムのビット線対BLZ、BLXは、コラムゲート選択信号CLのHレベルに応答して導通するコラムゲートトランジスタN13,N14を介して、データバス線対DBZ、DBXにそれぞれ接続される。データバスDBX、DBZには、後述するクランプ回路、読み出しアンプ及び書き込みアンプが接続される。
【0031】
図4は、データバスに接続されるクランプ回路、読み出しアンプ及び書き込みアンプの例を示す詳細回路図である。クランプ回路20は、データバスDBX/Zが逆相信号に駆動される時を除いて、両データバスDBX、DBZのレベルをHレベルまたはLレベルにクランプする回路である。図4の例では、クランプ回路20は、3つのP型トランジスタP20,P21,P22を有する。クランプ制御信号CLMPXのLレベルにより、それらのトランジスタP20〜P22が同時に導通し、両データバスDBX、DBZ間をトランジスタP20で短絡してイコライズすると共に、プルアップトランジスタP21,P22により電源VDDレベルに引き上げる。このクランプ回路20は、読み出しまたは書き込み動作時にセンスアンプSAまたは書き込みアンプ50によりデータバスが駆動される時には、非活性化され、データバスの駆動が終了すると活性化される。
【0032】
データバスアンプDBAMPに設けられた読み出しアンプ30と書き込みアンプ50とは、図4の例では同じ回路構成であり、読み出しアンプ30は、データバスDBX/Zの電位差を検出して、メインデータバスMDBX/Zを駆動する。一方、書き込みアンプ50は、メインデータバスMDBX/Zに供給された書き込みデータに対応する電位差を検出して、データバスDBX/Zを駆動する。
【0033】
読み出しアンプ30は、リセット用のP型トランジスタP30,P31と、データバスDBX/Zの電位差を検出するP型トランジスタP32,P33,N型トランジスタN34〜38からなる差動増幅回路と、差動増幅回路の出力に応答してメインデータバスMDBX/Zを駆動する駆動回路とを有する。この駆動回路は、インバータ25,26と、P型トランジスタP39,P40及びN型トランジスタN41,N42とを有する。
【0034】
読み出しアンプ30の動作は、非活性時は活性化信号SBEZがLレベルとなり、トランジスタP30,P31が共に導通状態にあり、ノードn10、n11が共にHレベル状態にある。これがリセット状態である。そこで、コラムゲートが開かれて読み出しアンプ30が活性化される時は、活性化信号SBEZがHレベルとなり、トランジスタP30,P31が共に非導通、トランジスタN38が導通する。その結果、トランジスタN36,N37からなる差動増幅回路が活性化されて、データバス線DBX/Zの電位差を検出する。
【0035】
今仮に、データバス線DBZがHレベル、データバス線DBXがLレベルとすると、トランジスタN36がより導通しノードn11をLレベルに引き下げる。一方、ノードn11のLレベルへの引き下げにより、トランジスタN35は非導通状態になり、ノードn10の引き下げはなくなる。トランジスタP32,P33,N34,N35はラッチ回路構成をなし、上記のノードn11がLレベル、ノードn10がHレベルの状態が保持される。
【0036】
そして、上記のノードn10とn11のHレベル及びLレベルにより、駆動回路が動作し、トランジスタP39がメインデータバスMDBZをHレベルに駆動し、トランジスタN42がメインデータバスMDBXをLレベルに駆動する。
【0037】
やがて、活性化信号SBEZがLレベルに戻ると、P型トランジスタP30,P31が共に導通して、両ノードn10,n11がリセット状態のHレベルに駆動される。
【0038】
書き込みアンプ50は、上記の読み出しアンプ30と同様の回路構成であり、同様の動作を行う。書き込みアンプ50は、リセット用のP型トランジスタP50,P51と、メインデータバスMDBX/Zの電位差を検出するP型トランジスタP52,P53,N型トランジスタN54〜58からなる差動増幅回路と、差動増幅回路の出力に応答してデータバスDBX/Zを駆動する駆動回路とを有する。この駆動回路は、インバータ27,28と、P型トランジスタP59,P60及びN型トランジスタN61,N62とを有する。
【0039】
書き込みアンプ50の動作は、非活性時は活性化信号WAEZがLレベルとなり、トランジスタP50,P51が共に導通状態にあり、ノードn12、n13が共にHレベル状態にある。これがリセット状態である。活性化される時は、活性化信号WAEZがHレベルとなり、トランジスタP50,P51が共に非導通、トランジスタN58が導通する。その結果、トランジスタN56,N57からなる差動増幅回路が活性化されて、メインデータバス線MDBX/Zの電位差を検出する。その後の動作は、上記の読み出しアンプ30の場合と同様である。
【0040】
ここで、ワード線が駆動されてからメモリセルが開かれ、センスアンプSAによりビット線対がHレベルとLレベルに駆動された後に、書き込みアンプ50が、それとは反対のデータをコラムゲート及びビット線対を介してメモリセルに書き込む場合に、書き込みアンプ50とセンスアンプSAとの動作の競合により書き込み動作が遅くなる。
【0041】
図5は、本実施の形態例のセンスアンプSAと書き込みアンプ50とを示す回路図である。この図を利用して上記の書き込み動作が遅くなる理由を説明する。図5に示される通り、書き込み動作において、センスアンプSAと書き込みアンプ50とがコラムゲートN13,N14及びデータバスDBX/Zを介して接続される。今仮に、メモリセルMCにHレベルが記憶されていて、センスアンプSAの活性化によりビット線BLXがHレベルにビット線BLZがLレベルに駆動されているとする。即ち、センスアンプSAのトランジスタP11によりビット線BLXが駆動され、トランジスタN12によりビット線BLZが駆動される。
【0042】
そこで、メインデータバスMDBXにLレベル、MDBZにHレベルが駆動されると、書き込みアンプ50はノードn12がHレベル、ノードn13がLレベルに駆動し、データバス線DBXをLレベル側に引き下げ、データバス線DBZをHレベルに引き上げる。この時、図中破線で示した通り、センスアンプSAのトランジスタP11から書き込みアンプ50のトランジスタN62に貫通電流が流れ、書き込みアンプ50のトランジスタN62の大きい駆動能力により、強制的にビット線BLXがLレベル側に駆動される。同様に、図中一点鎖線で示した通り、書き込みアンプ50のトランジスタP59からセンスアンプSAのトランジスタN12に貫通電流が流れ、書き込みアンプ50のトランジスタP59の大きい駆動能力により、強制的にビット線BLZがHレベル側に駆動される。
【0043】
上記の通り、書き込みアンプ50は、ビット線を反転駆動させる場合は、ビット線に接続されたセンスアンプSAを反転する必要があり、かかる駆動動作は書き込み速度の遅延をもたらすと共に、上記の貫通電流は消費電流の増大を招く。
【0044】
そこで、本実施の形態例では、センスアンプSAが活性化された後に、コラムゲートが開かれるタイミングでセンスアンプSAの一方の活性化信号LEX/Zを非活性レベルにする。その結果、センスアンプSAのHレベル引き上げ用の回路PSAまたはLレベル引き下げ用の回路NSAの一方が非活性状態になる。従って、少なくとも上記した破線または一点鎖線の駆動トランジスタ同士のコンフリクトの一方がなくなり、書き込み動作を高速にすることができる。また、読み出しにおいては何ら支障を与えない。上記の動作は、書き込み時と読み出し時において同様であるので、書き込みと読み出しを区別してセンスアンプSAを制御する必要はない。
【0045】
センスアンプSAの活性化信号LEX/Zのいずれを非活性化するかについては、データバスクランプ回路が、Hレベルにクランプするか、Lレベルをクランプするかで選択される。データバスクランプ回路が、図4,5の様なHレベルクランプである場合は、センスアンプSAの活性化信号LEXが非活性化され、Hレベルに引き上げる第2のセンスアンプPSAが非活性化される。一方、データクランプ回路が、Lレベルクランプである場合は、センスアンプSAの活性化信号LEZが非活性化され、Lレベルに引き下げる第1のセンスアンプNSAが非活性化される。
【0046】
図5に示された実施の形態例では、データバスクランプ回路20がHレベルクランプタイプであるので、センスアンプSAが活性化された後、コラムゲート選択信号CL0ZがHレベルになるタイミングで、活性化信号であるラッチイネーブル信号LEXが一旦Hレベルに非活性化され、センスアンプPSA側が非活性状態になる。図5には、その為のラッチイネーブル生成回路15が示される。ラッチイネーブル生成回路15には、ワード線WLが属するコラムに対するコラム選択信号CA0Z〜CA3Zとタイミング信号TWLZとが供給される。更に、NORゲート61,62、NANDゲート63、インバータ64,65を有する。
【0047】
図6は、図5の動作を示す信号波形図である。スタンドバイ状態で、データバス線対DBX/Zは共にクランプ回路20によりHレベルに維持されている。アクティブ状態にて、ロー・アドレス・ストローブ信号/RASに同期して供給されるコマンドがアクティブの場合、同時に供給されるローアドレスにより選択されたワード線WLが立ち上がる。その結果、メモリセルMCのトランジスタが導通し、ビット線対BLX、BLZに微小な電圧差が生成される。今仮に、ビット線BLXのほうが電気的に高いレベルにあるとする。
【0048】
そこで、ビット線WLの立ち上がりから所定の時間後に生成されるタイミング信号TWLZの立ち上がりにより、ラッチイネーブル生成回路15は、活性化信号LEZ、LEXをそれぞれHレベル、Lレベルに駆動する。その結果、センスアンプSAの活性化トランジスタN10、P10は共に導通し、ビット線対の電圧差が検出され、Hレベル側センスアンプPSAのトランジスタP11によりビット線BLXはHレベルに引き上げられ、Lレベル側センスアンプNSAのトランジスタN12によりビット線BLZはLレベルに引き下げられる。
【0049】
センスアンプSAが十分にビット線対BLX、BLZを駆動してから、コラム・アドレス・ストローブ信号/CASに同期してコラムアドレスが供給される。また、同時にコマンドとして書き込みまたは読み出しコマンドが与えられる。コラムアドレス信号から生成されるコラム選択信号CA0Z〜CA3ZのいずれかがHレベルに立ち上がり、それに応答してコラムデコーダドライバ3によりコラムゲート選択信号CL0Z〜CL3Zのいずれかが立ち上がり、ビット線対とデータバス線対との間のコラムゲートが開かれる。
【0050】
本実施の形態例では、コラムゲートが開かれるタイミングで、センスアンプSAの一方の活性化信号LEXの活性化状態が解除される。具体的には、図5中で示す活性化信号LEXがNANDゲート63によりHレベルに駆動される。
【0051】
読み出し動作の場合は、センスアンプSAはデータバス線DBX/Zを駆動する。より具体的には、図4中で示すデータバス線DBZをHレベルからLレベルに駆動する。そして、データバスアンプDBAMPの読み出しアンプ30が活性化され、データバス線DBX/Zの電位差が検出され、メインデータバス線MDBX/Zが更に駆動される。この時、センスアンプSAの活性化信号LEXの活性化が解除されても、Hレベルクランプ状態のデータバス線をLレベル側に駆動するセンスアンプNSAの活性化状態は解除されないので、読み出し動作時のセンスアンプSAによるデータバス線の駆動動作に何らの支障も与えない。
【0052】
一方、書き込み動作の場合は、図5中で示す書き込みアンプ50が活性化される。今仮に、メインデータバス線MDBXにLレベル、MDBZにHレベルが供給されていたとすると、書き込みアンプ50により、データバス線DBXがLレベルにDBZがHレベルにそれぞれ駆動される。但し、その時、センスアンプSAのHレベルに引き上げる側のセンスアンプPSAが非活性状態にあるので、トランジスタP11は非導通状態にあり、書き込みアンプ50のトランジスタN62とセンスアンプSAのトランジスタP11との競合動作はない。その結果、データバス線DBXとビット線BLXのLレベルへの駆動は高速に行われる。そして、ビット線BLXは急速にLレベルになり、トランジスタN12を非導通状態にし、書き込みアンプ50のトランジスタP59とセンスアンプSAのトランジスタN12との競合動作も少なくなる。
【0053】
その後、非活性化されたセンスアンプの活性化信号LEX/Zは、再度活性化レベルに駆動され、センスアンプSAによるメモリセルへの再書き込み動作が確実に行われる。
【0054】
以上の通り、データバス線DBX/ZのHレベルクランプの場合は、コラムゲートが開かれるタイミングでセンスアンプSAのHレベル側の回路PASを非活性化することで、読み出し動作に支障を与えることなく、書き込み動作を高速化することができる。しかも、読み出し時と書き込み時とでセンスアンプSAの制御方法を異ならせる必要はないので、その制御回路15はシンプルな構成となる。
【0055】
図7は、データバス線クランプ回路20がLレベルクランプ動作する場合のラッチイネーブル生成回路を示す回路図である。この回路におけるラッチイネーブル信号の動作は、図6の破線にて示される。即ち、クランプ回路20は、クランプ信号CLMPZが立ち上がることにより、データバス線DBX/ZをLレベルに駆動する。そして、ラッチイネーブル生成回路15は、コラムゲート選択信号CLが立ち上がってコラムゲートが開かれるタイミングで、活性化信号LEZをLレベルの非活性化状態にし、センスアンプSAのLレベル側に駆動する回路NSAの活性化状態を解除する。その結果、トランジスタN12の導通状態はなくなり、書き込みアンプ50のトランジスタP59とトランジスタN12との競合動作はなくなる。それ以外の動作は、図5、6にて説明したのと同じである。
【0056】
以上の通り、データバス線DBX/Zのクランプレベルに応じて、センスアンプSAのHレベル駆動側の回路又はLレベル駆動側の回路の活性化状態を一時的に解除することで、読み出し動作に支障を与えることなく、書き込み動作を高速化し、書き込み動作時のトランジスタ同士の競合動作による無駄な貫通電流を減らすことができる。
【0057】
[第2の実施の形態例]
上記の実施の形態例では、コラムゲートが開かれるタイミングに同期して、センスアンプSAの一方の活性化信号(ラッチイネーブル信号)LEX/Zを非活性のレベルに駆動した。しかしながら、ラッチイネーブル信号生成回路16は、複数のセンスアンプSAに接続される活性化信号LEX/Zを駆動する必要がある。従って、活性化信号線の容量負荷が大きいと高速に駆動することが困難になる。一方で、センスアンプSAの活性化信号の駆動は、コラムゲートが開かれるビット線に接続されるセンスアンプSAに対して行えば良く、無関係のセンスアンプSAの活性化信号の駆動は、消費電流の無駄である。そこで、第2の実施の形態例では、一時的に非活性化されるセンスアンプSAの活性化信号をセグメント毎に分割し、各セグメント毎にその活性化信号を駆動するラッチイネーブルデコーダ回路を設ける。
【0058】
図8は、第2の実施の形態例の全体回路図である。この例では、メモリセル領域MCRを左右のセグメントSEG0,SEG1に分割し、それぞれにセンスアンプSAの活性化信号を駆動するラッチイネーブルデコーダ17を設ける。ラッチイネーブル生成回路16は、ワード線WLの立ち上がりから所定時間後のタイミング信号TWLZによって制御され、センスアンプSAの活性化信号LEX/Zを生成する。そして、コラムゲートが開かれるタイミングで駆動される活性化信号は、ラッチイネーブルデコーダ17によりセグメント毎に生成される。
【0059】
ラッチイネーブルセット回路18は、各セグメント毎に設けられ、そのセグメントに属するコラムゲートが選択される場合に活性化信号LEX/Zの一方の駆動を許可するラッチイネーブルセット信号LESXを生成する。図8の例では、セグメントSEG0,SEG1に設けられたラッチイネーブルセット回路18には、同じコラム選択信号CA0Z〜CA3Zが与えられる。しかしながら、このコラム選択信号は、選択されたセグメントに対して与えられる信号セットにのみ選択状態のレベルの信号を有する。そして、その制御は、図示されないセグメント選択信号により行われる。従って、例えばセグメントSEG0側のコラムゲートが選択される場合は、セグメントSEG0側の活性化信号ラッチイネーブルセット回路18にだけ、Hレベルになるコラム選択信号CA0Z〜CA3Zが与えられる。そして、セグメントSEG0側の活性化信号(ラッチイネーブル信号)LEX/Zだけが駆動される。
【0060】
図8の実施の形態例では、各セグメントのデータバスDBX/Zにそれぞれデータバスアンプ4が接続される。また、図中下側のセンスアンプSA列は、データバスアンプ4を介してメインデータバスMDB0X/Zに接続され、上側のセンスアンプSA列は、データバスアンプ4を介してメインデータバスMDB1X/Zに接続される。また、コラムデコーダ・ドライバ回路3は、コラムゲート選択信号を上側と下側のセンスアンプSAに同時に与える。従って、上下のセンスアンプSA列からそれぞれ1個のセンスアンプSAがデータバス線のデータバスアンプに接続される。
【0061】
図9は、ラッチイネーブル生成回路、ラッチイネーブルセット回路及びラッチイネーブルデコーダ回路の構成を示す図である。この例は、データバス線にHレベルクランプ回路が設けられる場合の例である。タイミング信号TWLZが供給されるラッチイネーブル生成回路16は、2つのインバータ70,71により活性化信号LEZを生成する。また、ラッチイネーブルセット回路18は、NORゲート72,73とNANDゲート74及びインバータ75により構成され、コラム選択信号CA0Z〜CA3ZのいずれかがHレベルになる時に、ラッチイネーブルセット信号LESXを駆動する。その信号に応答して、ラッチイネーブルデコーダ17は、NANDゲート76により、活性化信号LEXを一時的に非活性状態(Hレベル)に駆動する。
【0062】
図10は、ラッチイネーブル生成回路、ラッチイネーブルセット回路及びラッチイネーブルデコーダ回路の他の構成を示す図である。この例は、データバス線にLレベルクランプ回路が設けられる場合の例である。タイミング信号TWLZが供給されるラッチイネーブル生成回路16は、インバータ70により活性化信号LEXを駆動する。また、ラッチイネーブルセット回路18は、NORゲート72,73とNANDゲート74により構成され、コラム選択信号CA0Z〜CA3ZのいずれかがHレベルになる時に、ラッチイネーブルセット信号LESZを生成する。その信号に応答して、ラッチイネーブルデコーダ17は、NANDゲート76により、活性化信号LEZを一時的に非活性状態(Lレベル)に駆動する。
【0063】
上記の第2の実施の形態例では、センスアンプSAの一方の活性化信号を、セグメント毎にコラムゲートが開かれるタイミングで一次的に非活性化レベルに駆動する。従って、必要なセグメントの活性化信号だけを駆動すればよく、また駆動負荷も少ない。よって、消費電流が少なく、高速に駆動することができる。
【0064】
[第3の実施の形態例]
上記の第2の実施の形態例では、コラム方向に分割されたセグメントに対して、選択されたセグメント毎に活性化信号LEX/Zの一方の駆動を行うラッチイネーブルデコーダLEDECを設けた。一方、第3の実施の形態例では、ロー方向に分割されたブロックに対して、それぞれラッチイネーブルデコーダLEDECを設ける。そして、ブロックデコーダにより選択されたブロックに対するコラムゲート選択信号を利用して、ラッチイネーブルデコーダLEDECが、選択されたブロックにおけるセンスアンプSAの活性化信号LEX/Zの一方を非活性化状態に駆動する。
【0065】
図11は、第3の実施の形態例の全体回路図である。この例では、メモリセル領域MCRは、左右のセグメントSEG0,SEG1に分割され、更に、上下のブロックBLK0,BLK1に分割される。この例では、セグメント内の4つのビット線対は、それぞれ同時に4つのデータバスDBX/Zに接続され、それぞれのデータバスDBX/Zは、データバスアンプ4を介して4対のメインデータバスMDBX/Zに接続される。従って、4ビット出力の構成である。
【0066】
また、ブロックBLK0,BLK1は、ブロックデコーダ80により選択される。ブロックデコーダ80は、ローアドレスから生成されるブロック選択信号BLKEX0,1を供給され、ブロックコラムゲート選択信号BCLX0,1を生成する。また、セグメントSEG0,1は、メインコラムデコーダ82により選択される。メインコラムデコーダ82は、コラム選択信号CA0Z、CA1Zを供給され、メインコラムゲート選択信号MCLX0,1を生成する。
【0067】
そして、サブコラムデコーダ回路84は、ブロックコラムゲート選択信号BCLXとメインコラムゲート選択信号MCLXを供給され、選択されたブロック内の選択されたセグメント内の4つのビット線対に対して、サブコラム選択信号SCLZ00〜SCLZ11を生成する。
【0068】
本実施の形態例で特徴的な点は、ブロックデコーダBDECとメインコラムデコーダ82及びサブコラムデコーダ84により生成されるサブコラムゲート選択信号SCLZを利用して、必要なセンスアンプSAへの活性化信号LEX/Zの一方を一時的に非活性化レベルに駆動することにある。その為に、サブコラムゲート選択信号SCLZを利用して、ラッチイネーブル生成回路16により生成される活性化信号LEX/Zを一時的に非活性状態に駆動する。従って、図11の例では、4分の1のセルアレイのビット線対に接続されたセンスアンプSAに対して、その活性化信号LEX/Zの一方がコラムゲートが開かれるタイミングで一時的に非活性化される。
【0069】
図12は、ラッチイネーブル生成回路やブロックデコーダなどの構成例を示す回路図である。図12の例は、データバス内のクランプ回路がデータバスをHレベルクランプする場合の例であり、センスアンプSAの活性化信号のうち、Hレベルに引き上げる回路PSAを活性化する信号LEXを一時的に非活性状態に駆動する。
【0070】
ラッチイネーブル生成回路16は、インバータ90,91で構成され、タイミング信号TWLZを供給され、活性化信号LEZを生成する。ブロックデコーダ回路80は、インバータ92,93で構成され、ブロック選択信号BLK0Xを供給され、ブロックコラムゲート選択信号BCLX0を生成する。
【0071】
メインコラムデコーダ回路82は、インバータ94で構成され、コラム選択信号CA0Zを供給されて、メインコラムゲート選択信号MCLX0を生成する。サブコラムデコーダ回路84は、NORゲート95で構成され、ブロックコラムゲート選択信号BCLX0とメインコラムゲート選択信号MCLX0を供給され、両信号が選択状態のLレベルの時にHレベルとなるサブコラムゲート選択信号SCLZ00を生成する。更に、ラッチイネーブルデコーダ回路17は、インバータ96とNANDゲート97で構成され、活性化信号LEZとサブコラムゲート選択信号SCLZ00を供給されて、活性化信号LEXを、コラムゲートが開くタイミングで一時的に非活性状態のHレベルに駆動する。
【0072】
図13は、ラッチイネーブル生成回路やブロックデコーダなどの他の構成例を示す回路図である。図13の例は、データバス内のクランプ回路がデータバスをLレベルクランプの場合の例であり、センスアンプSAの活性化信号のうち、Lレベルに引き下げる回路NSAを活性化する信号LEZを一時的に非活性状態に駆動する例である。
【0073】
ラッチイネーブル生成回路16は、インバータ90で構成され、タイミング信号TWLZを供給され、活性化信号LEXを生成する。ブロックデコーダ回路80、メインコラムデコーダ回路82、及びサブコラムデコーダ回路84は、図12の例と同じである。更に、ラッチイネーブルデコーダ回路17は、NORゲート98で構成され、活性化信号LEXとサブコラムゲート選択信号SCLZ00を供給されて、活性化信号LEZを、コラムゲートが開くタイミングで一時的に非活性状態のLレベルに駆動する。
【0074】
【発明の効果】
以上説明した通り、本発明によれば、ビット線対に接続されたセンスアンプSAが、ビット線をHレベルに引き上げるセンスアンプPSAとビット線をLレベルに引き下げるセンスアンプNSAで構成される場合、コラムゲートが開くタイミングでいずれか一方のセンスアンプPSA、NSAを非活性化することで、読み出し動作に支障を与えることなく、書き込み動作を高速化することできる。従って、読み出し時と書き込み時とでセンスアンプSAを同様に制御し、且つ書き込み速度を上げることができる。
【0075】
また、一方のセンスアンプを非活性化する為に、活性化信号が一時的に非活性状態に駆動される。そして、この活性化信号の駆動は、メモリセル領域をコラム方向に分割したセグメント毎に行われる。或いは、活性化信号の駆動は、メモリセル領域をロー方向に分割したブロック毎に行われる。従って、必要なセンスアンプ活性化信号の非活性状態への駆動を行うことで、より高速駆動を可能にし、且つ無駄な消費電流を防止することができる。
【図面の簡単な説明】
【図1】従来の半導体記憶装置の一部概略図である。
【図2】本発明の実施の形態例の半導体記憶装置の全体構成図である。
【図3】メモリセル領域MCRの一部の詳細回路図である。
【図4】データバスに接続されるクランプ回路、読み出しアンプ及び書き込みアンプの例を示す詳細回路図である。
【図5】本実施の形態例のセンスアンプと書き込みアンプとを示す回路図である。
【図6】図5の動作を示す信号波形図である。
【図7】データバス線クランプ回路20がLレベルクランプ動作する場合のラッチイネーブル生成回路を示す回路図である。
【図8】第2の実施の形態例の全体回路図である。
【図9】ラッチイネーブル生成回路、ラッチイネーブルセット回路及びラッチイネーブルデコーダ回路の構成を示す図である。
【図10】ラッチイネーブル生成回路、ラッチイネーブルセット回路及びラッチイネーブルデコーダ回路の別の構成を示す図である。
【図11】第3の実施の形態例の全体回路図である。
【図12】ラッチイネーブル生成回路やブロックデコーダなどの構成例を示す回路図である。
【図13】ラッチイネーブル生成回路やブロックデコーダなどの他の構成例を示す回路図である。
【符号の説明】
MCR メモリセル領域
WL ワード線
BLX/Z ビット線対
DBX/Z データバス線対
SA センスアンプ
NSA 第1のセンスアンプ回路部
PSA 第2のセンスアンプ回路部
1 セルアレイ
3 コラムデコーダドライバ
4 データバスアンプ
15、16 センスアンプ制御回路(ラッチイネーブル信号生成回路)
Claims (5)
- 半導体記憶装置において、
複数のビット線対と、
前記ビット線対に交差する複数のワード線と、
前記ビット線対とワード線との交差位置に配置される複数のメモリセルと、
前記ビット線対に接続され、一方のビット線を第1のレベルに駆動する第1のセンスアンプ回路部と、前記他方のビット線を前記第1のレベルより高い第2のレベルに駆動する第2のセンスアンプ回路部とを有するセンスアンプと、
前記ビット線対のそれぞれ設けられたコラムゲートと、
前記コラムゲートを介していずれかの前記ビット線対に接続されるデータバス線対と、
前記データバス線対に接続され、前記データバス線対のレベルを検出する読み出しアンプと、前記データバス線対を駆動する書き込みアンプとを有するデータバスアンプと、
前記データバス線対に接続され、前記コラムゲートが開かれる期間以外の時に前記データバス線対をHまたはLレベルに駆動するクランプ回路と、
前記コラムゲートが開かれるタイミングで、前記センスアンプの第1または第2のセンスアンプ回路部のいずれか一方を非活性化するセンスアンプ制御回路とを有し、
前記センスアンプ制御回路は、読み出し時と書き込み時の両方において、前記クランプ回路がHレベル駆動なら第2のセンスアンプ回路部を非活性化し、前記クランプ回路がLレベル駆動なら第1のセンスアンプ回路部を非活性化することを特徴とする半導体記憶装置。 - 請求項1において、前記センスアンプ制御回路は、前記第1及び第2のセンスアンプ回路部をそれぞれ活性化する第1及び第2の活性化信号を前記センスアンプに供給し、前記コラムゲートが開かれるタイミングで前記第1または第2の活性化信号の一方を非活性レベルに駆動することを特徴とする半導体記憶装置。
- 請求項1または2において、前記センスアンプ制御回路は、前記第1及び第2のセンスアンプ回路部を活性化した後に、前記コラムゲートが開かれるタイミングで、前記センスアンプの第1または第2のセンスアンプ回路部のいずれか一方を非活性化し、その後当該非活性化された第1または第2のセンスアンプ回路部のいずれか一方を活性化状態にすることを特徴とする半導体記憶装置。
- 半導体記憶装置において、
複数のビット線対と、
前記ビット線対に交差する複数のワード線と、
前記ビット線対とワード線との交差位置に配置される複数のメモリセルと、
前記ビット線対に接続され、一方のビット線を第1のレベルに駆動する第1のセンスアンプ回路部と、前記他方のビット線を前記第1のレベルより高い第2のレベルに駆動する第2のセンスアンプ回路部とを有するセンスアンプと、
前記ビット線対のそれぞれ設けられたコラムゲートと、
前記コラムゲートを介していずれかの前記ビット線対に接続されるデータバス線対と、
前記データバス線対に接続され、前記データバス線対のレベルを検出する読み出しアンプと、前記データバス線対を駆動する書き込みアンプとを有するデータバスアンプと、
前記データバス線対に接続され、前記コラムゲートが開かれる期間以外の時に前記データバス線対をHまたはLレベルに駆動するクランプ回路と、
前記第1及び第2のセンスアンプ回路部をそれぞれ活性化する第1及び第2の活性化信号を前記センスアンプに供給し、前記コラムゲートが開かれるタイミングで前記第1または第2の活性化信号の一方を非活性レベルに駆動するセンスアンプ制御回路とを有し、
前記センスアンプ制御回路は、読み出し時と書き込み時の両方において、前記クランプ 回路がHレベル駆動なら第2のセンスアンプ回路部を非活性化し、前記クランプ回路がLレベル駆動なら第1のセンスアンプ回路部を非活性化し、
更に、前記第1または第2の活性化信号の一方の非活性レベルへの駆動が、所定数のセンスアンプを有する様にワード線方向に分割されたセグメント毎に行われることを特徴とする半導体記憶装置。 - 半導体記憶装置において、
複数のビット線対と、前記ビット線対に交差する複数のワード線と、前記ビット線対とワード線との交差位置に配置される複数のメモリセルと、前記ビット線対に接続され一方のビット線を第1のレベルに駆動する第1のセンスアンプ回路部及び前記他方のビット線を前記第1のレベルより高い第2のレベルに駆動する第2のセンスアンプ回路部とを有するセンスアンプと、前記ビット線対のそれぞれ設けられたコラムゲートとを有する複数のメモリブロックと、
前記コラムゲートを介していずれかの前記ビット線対の接続されるデータバス線対と、
前記データバス線対に接続され、前記データバス線対のレベルを検出する読み出しアンプと、前記データバス線対を駆動する書き込みアンプとを有するデータバスアンプと、
前記データバス線対に接続され、前記コラムゲートが開かれる期間以外の時に前記データバス線対をHまたはLレベルに駆動するクランプ回路と、
前記第1及び第2のセンスアンプ回路部をそれぞれ活性化する第1及び第2の活性化信号を前記センスアンプに供給し、前記コラムゲートが開かれるタイミングで前記第1または第2の活性化信号の一方を非活性レベルに駆動するセンスアンプ制御回路とを有し、
前記センスアンプ制御回路は、読み出し時と書き込み時の両方において、前記クランプ回路がHレベル駆動なら第2のセンスアンプ回路部を非活性化し、前記クランプ回路がLレベル駆動なら第1のセンスアンプ回路部を非活性化し、
更に、前記センスアンプ制御回路は、前記第1または第2の活性化信号の一方の非活性レベルへの駆動を、選択された前記メモリブロックに対して行うことを特徴とする半導体記憶装置。
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