JP2007095254A

JP2007095254A - 半導体メモリ装置

Info

Publication number: JP2007095254A
Application number: JP2006180488A
Authority: JP
Inventors: Sung Joo Ha; 成周河
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2005-09-28
Filing date: 2006-06-29
Publication date: 2007-04-12
Also published as: US7443752B2; US20070014171A1

Abstract

【課題】入／出力ラインのデータを感知及び増幅する入出力ライン感知増幅器を提供すること。
【解決手段】第１の入出力ラインと、該第１の入出力ラインに接続され、第１の感知増幅制御信号の入力に応答し、前記第１の入出力ラインに載置された信号を増幅する入出力ライン第１の感知増幅器と、第２の感知増幅制御信号の入力に応答し、前記第１の感知増幅器の出力信号を増幅する入出力ライン第２の感知増幅器と、該第２の感知増幅器の出力信号に応答し、前記第１の感知増幅器に対する前記第１の感知増幅制御信号の入力をディセーブル手段とを備える半導体メモリ装置を提供する。
【選択図】図３

Description

本発明は、半導体メモリ装置に関し、特に、入／出力ラインのデータを感知し、かつ増幅する入出力ライン感知増幅器に関する。

一般に、半導体メモリ装置内におけるデータ伝送のため、データ入／出力ラインを使用している。データ入／出力パッドとメモリセル領域（cell area又はcore area）間のデータ伝送のための入／出力データラインを、普通、グローバルデータラインＧＩＯと呼んでいる。通常、グローバルデータラインは、複数のバンクにかけて包括的に配置される。一方、メモリセル領域内において出力されるビットライン感知増幅器の出力は、ローカルデータラインＬＩＯを経由し、前記グローバルデータラインに伝送される。

ここで、グローバルデータラインとローカルデータラインとの間のデータ伝送のための回路が必要となる。通常、ＤＲＡＭの場合、読み出し動作においてローカルデータラインに載置されたデータをグローバルデータラインに伝送するため、入／出力感知増幅器ＩＯＳＡを使用し、書き込み動作においては、グローバルデータラインに載置されたデータをローカルデータバスに移すため、書き込みドライバーＷＤを使用している。

特に、読み出し動作は、チップ内部のデータをチップ外部に出力する動作に関するものであり、チップの動作速度に大きな影響を及ぼす。したがって、読み出し動作の高速化のため、入出力ラインの感知増幅器を２段階増幅方式により構成された技術が提案されたことがある。

これと係り、図１は、従来の２段階増幅方式の入出力ライン感知増幅器及びその周辺回路の構成を簡略に示すブロック図である。

同図に示すように、ビットラインＢＬ、ＢＬｂのデータを感知増幅し、ローカル入出力ラインＬＩＯ、ＬＩＯｂに伝送するビットライン感知増幅器１０と、カラムアドレスＹＡｄｄｒｅｓｓとカラムパルス信号ＹＰｕｌｓｅを入力し、これをデコーディングしてカラムアドレスパルスＹｉＰｕｌｓｅを前記ビットライン感知増幅器１０に出力するカラムデコーダ２０と、ローカル入出力ラインＬＩＯ、ＬＩＯｂに伝送されたデータを１次に感知増幅する入出力ライン第１の感知増幅器３０と、前記入出力ライン第１の感知増幅器３０の出力信号Ｄ０、Ｄ０ｂを２次に感知増幅する入出力ライン第２の感知増幅器４０と、前記入出力ライン第２の感知増幅器４０の出力信号Ｄ１、Ｄ１ｂが入力され、これに応答してグローバル入出力ラインにデータを出力するグローバル入出力ラインドライバー５０と、前記カラムパルス信号ＹＰｕｌｓｅが入力され、前記第１の感知増幅器３０の制御信号ＩＯＳＴＢ１Ｐｕｌｓｅを出力する第１の感知増幅制御信号発生部６０と、前記カラムパルス信号ＹＰｕｌｓｅが入力され、前記第２の感知増幅器４０の制御信号ＩＯＳＴＢ２Ｐｕｌｓｅを出力する第２の感知増幅制御信号発生部７０とが開示されている。

同図に示すように、点線ブロック１００として表示された部分が、２段階増幅方式の感知増幅器１００である。

図２は、図１の動作タイミングチャートである。同図を参照して、図１の読み出し動作を説明する。読み出し動作の際、カラムデコーダ２０は、カラムアドレスＹＡｄｄｒｅｓｓ及びカラムパルスＹＰｕｌｓｅを受信し、当該ビットライン感知増幅器１０にカラムアドレスパルスＹｉＰｕｌｓｅを出力する。カラムアドレスパルスＹｉＰｕｌｓｅを受信したビットライン感知増幅器１０は、ビットラインＢＬ、ＢＬｂを感知かつ増幅したデータをローカル入出力ラインＬＩＯ、ＬＩＯｂに出力する。ここで、ビットライン感知増幅器１０の駆動能力に比べ、ローカル入出力ラインＬＩＯ、ＬＩＯｂの線路抵抗は相対的に非常に大きいため、ローカル入出力ラインＬＩＯ及びＬＩＯｂ間のレベル差はわずかである。そこで、入出力ライン第１の感知増幅器３０（これは、通常、差動増幅型感知増幅器からなる）にローカル入出力ラインＬＩＯ、ＬＩＯｂのレベル差を一定の利得分増幅する。その後、このように増幅された信号は、さらに入出力ライン第２の感知増幅器４０（これは、通常、相互接続型感知増幅器からなる）において、フルスイング（Full swing又はFull logic）レベルに増幅される。このように増幅された信号は、最終的に、グローバル入出力ラインドライバー５０を通してグローバル入出力ラインに伝達される。

図１に示すように、入出力ライン第１の感知増幅器３０及び第２の感知増幅器４０は、それぞれ第１の感知増幅制御信号ＩＯＳＴＢ１Ｐｕｌｓｅ及び第２の感知増幅制御信号ＩＯＳＴＢ２Ｐｕｌｓｅにより制御される。第１の感知増幅制御信号発生部６０の場合、カラムパルスＹＰｕｌｓｅを受信した後、これを遅延させ、第１の感知増幅制御信号ＩＯＳＴＢ１Ｐｕｌｓｅを発生させる。ここで、遅延時間は、ＹｉＰｕｌｓｅが出力され、ローカル入出力ラインＬＩＯ、ＬＩＯｂ間のレベルがある程度差異をみせた後、第１の感知増幅器が動作できる時間を保障するようになる。一方、第２の感知増幅制御信号発生部７０は、入出力ライン第１の感知増幅器３０が増幅を行った後、入出力ライン第２の感知増幅器４０が動作するように、第２の感知増幅制御信号の出力タイミングを調節して発生させる。このような動作タイミングは、図２を参照すれば明確になるであろう。
特開２０００−１９５２７５

しかしながら、図１のような従来の入出力ライン感知増幅器の場合は、次のような問題が発生している。

図１の構成を図２のタイミングチャートにしたがって説明すれば、入出力ライン第２の感知増幅器４０が駆動されてから、入出力ライン第１の感知増幅器３０が動作する必要はないものの、２個の感知増幅器が、共に動作するという問題が発生する。すなわち、入出力ライン第２の感知増幅器４０が相互接続型増幅器であるため、一方向に増幅動作し始めると、両方向へのフィードバックが発生する。そのため、この時、入出力ライン第１の感知増幅器３０が動作しなくて良いのにも拘わらず、動作してしまうという問題が発生する。具体的に言及すれば、第１の感知増幅制御信号及び第２の感知増幅制御信号ＩＯＳＴＢ１Ｐｕｌｓｅ、ＩＯＳＴＢ２Ｐｕｌｓｅの幅が固定されており、これによるパルス幅の間に入出力ライン第１の感知増幅器３０及び入出力ライン第２の感知増幅器４０が無条件に動作する。これは、図２のタイミングチャートによっても、容易に確認することができる。特に、入出力ライン第２の感知増幅器４０が相互接続型であるため、一度感知動作を始めれば、それ以上は電力を消費しなくなるのとは異なり、入出力ライン第１の感知増幅器３０の場合は、差動型であり、ＩＯＳＡが動作する間は、電力を消費し続けるようになる。したがって、図１のような従来の技術の場合、入出力ライン第２の感知増幅器４０が、両方向フィードバックが起こった後、残りの期間においては、第１の感知増幅制御信号ＩＯＳＴＢ１Ｐｕｌｓｅのパルス幅の分、不要な電力を消費するようになる。

このような電力の消費は、半導体メモリ装置の低電力化の達成に対し、大きな負担として作用し、特に、移動型メモリ装置の場合は、その負担が相当大きなものとならざるを得ない。

本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、低電力消費がなされる半導体メモリ装置を提供することにある。

また、本発明の他の目的は、読み出し動作時に不要な動作を遮断することにより、特に、読み出し動作時の電力消費を大きく抑制する半導体メモリ装置を提供することにある。

また、本発明のさらに他の目的は、読み出し動作時に入出力ラインセンスアンプの動作を効率的に制御し、動作消費電力を大幅に低減させた半導体メモリ装置を提供することにある。

なお、本発明のさらに他の目的は、２段階入出力ラインセンシング構造を有する入出力ラインセンスアンプが同時に動作する期間は、誤動作しない範囲内において最小に減少させた半導体メモリ装置を提供することにある。

そこで、上記の目的を達成するための本発明は、第一の発明としては、半導体メモリ装置において、第１の入出力ラインと、該第１の入出力ラインに接続され、前記第１の入出力ラインに載置された信号を増幅する入出力ライン第１の感知増幅器と、該第１の感知増幅器の出力信号を増幅する入出力ライン第２の感知増幅器と、該第２の感知増幅器の出力をフィードバックし、前記第１の感知増幅器を制御する第１の感知増幅器駆動制御手段とを備えることを特徴とする半導体メモリ装置を提供する。

第二の発明としては、前記第１の感知増幅器駆動制御手段が、前記第２の感知増幅器の出力信号に応答し、前記第１の感知増幅器の動作を停止させることを特徴とする半導体メモリ装置を提供する。

第三の発明としては、前記第１の感知増幅器駆動制御手段により、前記第１の感知増幅器の動作が停止したとき、前記第２の感知増幅器の駆動が続けて行えるように、第１の感知増幅器と第２の感知増幅器との間にバイアス手段を備えることを特徴とする半導体メモリ装置を提供する。

第四の発明としては、前記手段が、前記第２の感知増幅器の出力を直接受信せず、途中にドライバー手段を経由して受信することを特徴とする半導体メモリ装置を提供する。

第五の発明としては、前記第１の入出力ラインが、ローカル入出力ラインであることを特徴とする半導体メモリ装置を提供する。

第六の発明としては、半導体メモリ装置において、第１の入出力ラインと、該第１の入出力ラインに接続され、前記第１の入出力ラインに載置された信号を増幅する入出力ライン第１の感知増幅器と、該第１の感知増幅器の出力信号を増幅する入出力ライン第２の感知増幅器と、該第２の感知増幅器の出力信号に応答し、前記第１の感知増幅器の駆動を制御する第１の感知増幅器イネーブルタイミング制御手段とを備えることを特徴とする半導体メモリ装置を提供する。

第七の発明としては、前記第１の感知増幅器イネーブルタイミング制御手段が、前記第２の感知増幅器の出力信号に応答し、前記第１の感知増幅器の動作を停止させることを特徴とする半導体メモリ装置を提供する。

第八の発明としては、前記第１の感知増幅器イネーブルタイミング制御手段により、前記第１の感知増幅器の動作が停止したとき、前記第２の感知増幅器の駆動が続けて行えるように、第１の感知増幅器と第２の感知増幅器との間にバイアス手段を備えることを特徴とする半導体メモリ装置を提供する。

第九の発明としては、前記第１の感知増幅器イネーブルタイミング制御手段が、前記第２の感知増幅器の出力を直接受信せず、途中にドライバー手段を経由して受信することを特徴とする半導体メモリ装置を提供する。

第十の発明としては、前記第１の入出力ラインが、ローカル入出力ラインであることを特徴とする半導体メモリ装置を提供する。

第十一の発明としては、半導体メモリ装置において、第１の入出力ラインと、該第１の入出力ラインに接続され、第１の感知増幅制御信号の入力に応答し、前記第１の入出力ラインに載置された信号を増幅する入出力ライン第１の感知増幅器と、第２の感知増幅制御信号の入力に応答し、前記第１の感知増幅器の出力信号を増幅する入出力ライン第２の感知増幅器と、該第２の感知増幅器の出力信号に応答し、前記第１の感知増幅器に対する前記第１の感知増幅制御信号の入力をディセーブルさせるディセーブル手段とを備えることを特徴とする半導体メモリ装置を提供する。

第十二の発明としては、前記ディセーブル手段が、前記第２の感知増幅器の出力信号に応答し、前記第１の感知増幅器の動作を停止させることを特徴とする請求項１１に記載の半導体メモリ装置を提供する。

第十三の発明としては、前記ディセーブル手段により、前記第１の感知増幅器の動作が停止したとき、前記第２の感知増幅器の駆動が続けて行えるように、第１の感知増幅器と第２の感知増幅器との間にバイアス手段を備えることを特徴とする半導体メモリ装置を提供する。

第十四の発明としては、前記ディセーブル手段が、前記第２の感知増幅器の出力を直接受信せず、途中にドライバー手段を経由して受信することを特徴とする半導体メモリ装置を提供する。

第十五の発明としては、前記第１の入出力ラインが、ローカル入出力ラインであることを特徴とする半導体メモリ装置を提供する。

第十六の発明としては、半導体メモリ装置において、入出力ラインに伝送されたデータを１次に感知増幅する入出力ライン第１の感知増幅器と、該入出力ライン第１の感知増幅器の出力信号を２次に感知増幅する入出力ライン第２の感知増幅器と、カラムパルス信号を入力し、前記入出力ライン第１の感知増幅器の制御信号を出力する第１の感知増幅制御信号発生部と、前記カラムパルス信号を入力し、前記入出力ライン第２の感知増幅器の制御信号を出力する第２の感知増幅制御信号発生部と、前記入出力ライン第２の感知増幅器の出力信号をフィードバック入力し、これに応答し、前記入出力ライン第１の感知増幅器の駆動を制御する第１の感知増幅器駆動制御手段とを備えることを特徴とする半導体メモリ装置を提供する。

第十七の発明としては、前記入出力ラインが、ローカル入出力ラインであることを特徴とする半導体メモリ装置を提供する。

第十八の発明としては、前記入出力ライン第２の感知増幅器の出力信号を入力し、これに応答し、グローバル入出力ラインにデータを出力するグローバル入出力ラインドライバーをさらに備えることを特徴とする半導体メモリ装置を提供する。

第十九の発明としては、前記入出力ライン第１の感知増幅器が、前記第１の感知増幅器駆動制御手段の出力によって駆動される差動増幅型回路からなることを特徴とする半導体メモリ装置を提供する。

第二十の発明としては、前記入出力ライン第２の感知増幅器が、前記第２の感知増幅制御信号発生部の出力信号によって駆動される相互接続型回路からなることを特徴とする半導体メモリ装置を提供する。

第二十一の発明としては、前記入出力ライン第２の感知増幅器と入出力ライン第１の感知増幅器との間に、入出力ライン第１の感知増幅器の出力信号に対するリセット回路をさらに備えることを特徴とする半導体メモリ装置を提供する。

第二十二の発明としては、入出力ライン第２の感知増幅器が、出力信号をドライブする第１の出力経路及び第２の出力経路を備えることを特徴とする半導体メモリ装置を提供する。

第二十三の発明としては、前記第１の感知増幅器駆動制御手段が、前記入出力ライン第２の感知増幅器の第１の出力経路及び第２の出力経路を経由した信号を直接入力することを特徴とする半導体メモリ装置を提供する。

第二十四の発明としては、前記入出力ライン第２の感知増幅器の第１の出力経路及び第２の出力経路を経由した信号が、少なくとも１段のインバータを経由した信号であることを特徴とする半導体メモリ装置を提供する。

第二十五の発明としては、前記第１の感知増幅器駆動制御手段が、前記入出力ライン第２の感知増幅器の２個の出力信号を用いて、前記入出力ライン第２の感知増幅器が十分に感知動作を行ったか否かを判断してから、前記入出力ライン第１の感知増幅器の駆動を制御することを特徴とする半導体メモリ装置を提供する。

第二十六の発明としては、前記第１の感知増幅器駆動制御手段が、前記入出力ライン第２の感知増幅器の２個の出力信号が互いに異なるレベルを有するときに、前記入出力ライン第１の感知増幅器の駆動を停止させることを特徴とする半導体メモリ装置を提供する。

第二十七の発明としては、前記第２の感知増幅制御信号発生部の出力が、２個のインバータを経て増幅された後、前記入出力ライン第２の感知増幅器に伝送されることを特徴とする半導体メモリ装置を提供する。

第二十八の発明としては、前記入出力ライン第１の感知増幅器が、前記第１の感知増幅器駆動制御手段の出力によって駆動される２個の単位差動増幅型回路からなり、前記２個の単位差動増幅型回路の各出力が前記入出力ライン第１の感知増幅器の２個の２出力からなることを特徴とする半導体メモリ装置を提供する。

本発明は、固定パルス幅を有する第１の感知増幅制御信号ＩＯＳＴＢ１Ｐｕｌｓｅ及び第２の感知増幅制御信号ＩＯＳＴＢ２Ｐｕｌｓｅのみにより、特に、２段階入出力ライン感知増幅器を制御する場合、ＰＶＴ変化（Process／Voltage／Temperature Variation）に備えて感知動作に対する利得を与えなければならないため、利得として入出力ライン感知増幅器が動作する期間分、電力を浪費するという問題が解決される。すなわち、入出力ライン第２の感知増幅器の出力信号をフィードバック受信し、入出力ライン第１の感知増幅器を制御するため、不要な電力の消費無しに入出力ライン感知増幅器の動作を保障することができる。

また、本発明は、読み出し動作時に入出力ラインセンスアンプの動作を効率的に制御することにより、不要な感知増幅器の動作を遮断し、特に、読み出し動作時の動作消費電力を大幅に低減した半導体メモリ装置を実現することができる。また、本発明は、２段階入出力ラインセンシング構造を有する入出力ラインセンスアンプが同時に動作する期間は、誤動作しない範囲内で最小に減少させることができる。

以下、添付された図面を参照し、本発明の好ましい実施形態をさらに詳細に説明する。

図３は、本発明に係る半導体メモリ装置の入出力ライン感知増幅器の概念的定義を示すブロック図である。

同図に示すように、本発明による半導体メモリ装置は、ローカル入出力ラインＬＩＯ、ＬＩＯｂに伝送されたデータを１次に感知増幅する入出力ライン第１の感知増幅器１３０と、該入出力ライン第１の感知増幅器１３０の出力信号Ｄ０、Ｄ０ｂを２次に感知増幅する入出力ライン第２の感知増幅器１４０と、該入出力ライン第２の感知増幅器１４０の出力信号Ｄ１、Ｄ１ｂが入力され、これに応答し、グローバル入出力ラインにデータを出力するグローバル入出力ラインドライバー１５０と、カラムパルス信号ＹＰｕｌｓｅが入力され、前記入出力ライン第１の感知増幅器１３０の制御信号ＩＯＳＴＢ１Ｐｕｌｓｅを出力する第１の感知増幅制御信号発生部１６０と、前記カラムパルス信号ＹＰｕｌｓｅが入力され、前記入出力ライン第２の感知増幅器１４０の制御信号ＩＯＳＴＢ２Ｐｕｌｓｅを出力する第２の感知増幅制御信号発生部１７０と、前記入出力ライン第２の感知増幅器１４０の出力信号Ｄ１、Ｄ１ｂがフィードバック入力され、これに応答し、前記入出力ライン第１の感知増幅器１３０の駆動を制御する第１の感知増幅器駆動制御手段１８０とを備えて構成される。

同図に示すように、点線ブロック２００として表示された部分が、２段階増幅方式の感知増幅器２００を示す。

同図の構成を説明すれば、本発明による半導体メモリ装置の入出力ライン感知増幅器は、前記入出力ライン第２の感知増幅器１４０の出力信号Ｄ１、Ｄ１ｂをフィードバック入力し、このフィードバック入力された信号を利用して入出力ライン第１の感知増幅器１３０のイネーブル期間を制御する点が、この発明の主な特徴である。また、入出力ライン第１の感知増幅器１３０のイネーブル期間を制御するにあたり、前記入出力ライン第１の感知増幅器１３０に対する制御信号ＩＯＳＴＢ１Ｃのパルス幅を簡単に制御することにより、従来の技術への適用性が極めて優れ、かつ、容易に実現できるという点にも特徴がある。
望ましくは、前記第１の感知増幅器駆動制御手段１８０は、前記入出力ライン第２の感知増幅器１４０の出力信号Ｄ１、Ｄ１ｂに応答し、前記入出力ライン第１の感知増幅器１３０の動作を停止させる。

ここで、前記第１の感知増幅器駆動制御手段１８０は、前記入出力ライン第２の感知増幅器１４０の出力信号Ｄ１、Ｄ１ｂに応答し、前記入出力ライン第１の感知増幅器１３０に対する制御信号ＩＯＳＴＢ１Ｃのパルス幅を制御することにより、前記入出力ライン第１の感知増幅器１３０のイネーブルタイミングを制御する。

一方、本発明においては、前記第１の感知増幅器駆動制御手段１８０により前記入出力ライン第１の感知増幅器１３０の動作が停止したとき、前記入出力ライン第２の感知増幅器１４０の駆動が続けて実行されるように、入出力ライン第１の感知増幅器１３０と第２の感知増幅器１４０との間にバイアス手段を備える。

前記第１の感知増幅器駆動制御手段１８０は、前記入出力ライン第２の感知増幅器１４０の出力を直接受信せず、例えば、インバータを経由するなどのように、途中にドライバー手段を経由して受信することが好ましく、これに対する詳しい事項は後述する。

同図の構成を参照して、本発明に係る半導体メモリ装置の入出力ライン感知増幅動作について説明する。

同図に示すように、従来の技術である図１とは異なり、第１の感知増幅器駆動制御手段１８０が追加されていることが容易に分かる。ここで、このような制御構成は、最適の実施形態の一例を開示しているものに過ぎず、例えば、前記入出力ライン第２の感知増幅器１４０の出力信号Ｄ１、Ｄ１ｂを入力する別の回路構成を設計することによっても、いくらでも異なるように実現可能である。

同図に示すように、第１の感知増幅器駆動制御手段１８０は、入出力ライン第２の感知増幅器１４０の出力であるＤ１及びＤ１ｂを受信し、入出力ライン第２の感知増幅器１４０が十分に感知動作を行ったか否かを判断する。この時、入出力ライン第２の感知増幅器１４０の感知動作が十分になされる前には、前記第１の感知増幅器駆動制御手段１８０は、受信した第１の感知増幅制御信号ＩＯＳＴＢ１Ｐｕｌｓｅをそのまま最終制御信号ＩＯＳＴＢ１Ｃに伝達する。この後、前記入出力ライン第２の感知増幅器１４０の感知動作が十分になされてからは、前記第１の感知増幅器駆動制御手段１８０は、第１の感知増幅制御信号ＩＯＳＴＢ１Ｐｕｌｓｅを遮断し、入出力ライン第１の感知増幅器１３０の動作を停止するよう制御する。

このように、入出力ライン第２の感知増幅器１４０の出力信号を利用し、入出力ライン第１の感知増幅器１３０の駆動を停止させるように制御することにより、入出力ライン第１の感知増幅器１３０及び入出力ライン第２の感知増幅器１４０が同時に駆動される期間を、誤動作しない範囲内において最小に減少させることが可能となる。

図４は、図３の構成によって実施された本発明の好ましい実施形態を示している回路図である。

同図に示すように、図３の構成に対応した構成要素を、それぞれ点線ブロックとして示した。

ローカル入出力ラインＬＩＯ、ＬＩＯｂに伝送されたデータを１次に感知増幅する入出力ライン第１の感知増幅器１３０は、２個の差動増幅型回路（点線ブロック１３０）で実施構成された。また、これら２個の差動増幅型回路は、第１の感知増幅器駆動制御手段１８０の出力信号であるＩＯＳＴＢ１Ｃが入力されるＮＭＯＳトランジスタ（図４では、４個が図示される）により駆動され、出力信号Ｄ０、Ｄ０ｂを出力する。ここで、入出力ライン第１の感知増幅器１３０を１個の差動増幅型回路として実施構成することもできるが、図４のように、２個として構成することがより好ましく、また、これにより出力信号Ｄ０、Ｄ０ｂの信頼性をさらに高めるようになる。

前記入出力ライン第１の感知増幅器１３０の出力信号Ｄ０、Ｄ０ｂを２次に感知増幅する入出力ライン第２の感知増幅器１４０は、第２の感知増幅制御信号ＩＯＳＴＢ２Ｐｕｌｓｅにより駆動される相互接続型増幅回路（点線ブロック１４０）として実施構成された。

前記入出力ライン第２の感知増幅器１４０の出力端Ｄ１、Ｄ１ｂには、インバータ１４１及び１４２からなる第１の出力経路と、インバータ１４３からなる第２の出力経路とが、それぞれ構成されている。

また、前記入出力ライン第２の感知増幅器１４０と入出力ライン第１の感知増幅器１３０との間には、入出力ライン第１の感知増幅器１３０の出力信号であるＤ０／Ｄ０ｂに対するリセット回路であるＤ０／Ｄ０ｂリセット部１４０Ａが備えられている。前記Ｄ０／Ｄ０ｂリセット部１４０Ａは、第１の感知増幅器駆動制御手段１８０の出力信号であるＩＯＳＴＢ１Ｃが共通に入力される３個のＰＭＯＳトランジスタが構成されている。前記３個のＰＭＯＳトランジスタは、図示されたように、Ｄ０ラインに電源電圧ＶＤＤを供給する第１のＰＭＯＳトランジスタと、Ｄ０ラインとＤ０ｂラインとの間に接続された第２のＰＭＯＳトランジスタと、Ｄ０ｂラインに電源電圧ＶＤＤを供給する第３のＰＭＯＳトランジスタからなる。前記３個のＰＭＯＳトランジスタによって実施構成された、Ｄ０／Ｄ０ｂリセット部１４０Ａの動作に対しては後述する。

入出力ライン第２の感知増幅器１４０の出力信号Ｄ１、Ｄ１ｂが出力される経路上に接続され、グローバル入出力ラインＧＩＯにデータを出力するグローバル入出力ラインドライバー１５０は、前記入出力ライン第２の感知増幅器１４０の第１の出力経路を経て、ｄ２ｂ信号に接続されたプルアップ用ＰＭＯＳトランジスタと、前記入出力ライン第２の感知増幅器１４０の第２の出力経路を経て、ｄ２信号に接続されたプルダウン用ＮＭＯＳトランジスタによって実施構成された。

一方、カラムパルス信号ＹＰｕｌｓｅが入力され、前記入出力ライン第１の感知増幅器１３０の制御信号ＩＯＳＴＢ１Ｐｕｌｓｅを出力する第１の感知増幅制御信号発生部１６０は、図４には図示されておらず、これは、従来の構成と同様に実現される。図４に示すように、図３の第１の感知増幅制御信号発生部１６０から出力される制御信号ＩＯＳＴＢ１Ｐｕｌｓｅが、インバータ１６０Ａを経て第１の感知増幅器駆動制御手段１８０（後述する）に入力されることが分かる。

また、カラムパルス信号ＹＰｕｌｓｅが入力され、前記入出力ライン第２の感知増幅器１４０の制御信号ＩＯＳＴＢ２Ｐｕｌｓｅを出力する第２の感知増幅制御信号発生部１７０も図４には図示されておらず、これは、従来の構成と同様に実現される。図４に示すように、図３の第２の感知増幅制御信号発生部１７０から出力される制御信号ＩＯＳＴＢ２Ｐｕｌｓｅが、インバータ１７０Ａ及び１７０Ｂを経て、前記入出力ライン第２の感知増幅器１４０に入力されることが分かる。ここで、第２の感知増幅制御信号発生部１７０から出力される制御信号ＩＯＳＴＢ２Ｐｕｌｓｅは、直接前記入出力ライン第２の感知増幅器１４０に入力される構成として実施することができ、又は、図４のように、２個のインバータ１７０Ａ及び１７０Ｂを経て入力される構成としても実施することができる。前記２個のインバータ１７０Ａ及び１７０Ｂは、必要に応じて信号タイミングを調節するための遅延回路、又は信号増幅用ドライバーとしての使用が可能である。

前記入出力ライン第２の感知増幅器１４０の出力信号ｄ２、ｄ１ｄｂがフィードバック入力され、これに応答し、前記入出力ライン第１の感知増幅器１３０の駆動を制御する第１の感知増幅器駆動制御手段１８０は、前記入出力ライン第２の感知増幅器１４０の出力信号ｄ２が入力される第１のインバータ１８１と、前記入出力ライン第２の感知増幅器１４０の出力信号ｄ１ｄｂが入力される第２のインバータ１８２と、前記第１のインバータ及び第２のインバータ１８１、１８２の出力が入力されるＮＡＮＤゲート１８３と、前記ＮＡＮＤゲート１８３の出力及び前記第１の感知増幅制御信号発生部１６０の出力である制御信号ＩＯＳＴＢ１Ｐｕｌｓｅが入力されるＮＯＲゲート１８４により実施構成された。

このような図４の構成は、最適の実施形態として実施したが、これらの詳細回路を実施するにおいて、図４に示された詳細回路は、後述の動作特性を維持する範囲内で、いくらでも多様に変形されるであろう。

図４の構成に係る主な特徴について説明する。図４の構成において、第１の感知増幅器駆動制御手段１８０は、入出力ライン第２の感知増幅器１４０の動作特性に影響を与えないようにするために、入出力ライン第２の感知増幅器１４０の出力信号Ｄ１／Ｄ１ｂが、そのままフィードバック入力されず、インバータ１４１及び１４３を介して１段階経由した信号ｄ２、ｄ１ｄｂをフィードバック入力した。ここで、第１の感知増幅器駆動制御手段１８０は、入出力ライン第２の感知増幅器１４０の出力信号Ｄ１／Ｄ１ｂが直接入力されず、少なくとも１段階経由した後の状態の信号がフィードバック入力されることが好ましい。図４に示すように、但し、１段階を経由した信号ｄ２、ｄ１ｄｂを入力していることが分かるだろう。

また、第１の感知増幅器駆動制御手段１８０は、入出力ライン第２の感知増幅器１４０が感知動作を行う前には、２つの出力が同じようなレベルを維持している間に感知動作を完了すれば、互いに異なるレベルを有するという技術的メカニズムを利用した。すなわち、第１の感知増幅器駆動制御手段１８０は、入出力ライン第２の感知増幅器１４０が十分に感知動作を行ったか否かを判断してから、入出力ライン第１の感知増幅器１３０を制御するようにした。

これを具体的に説明すれば、入出力ライン第２の感知増幅器１４０の出力信号ｄ２、ｄ１ｄｂの両方が論理ローであれば、入出力ライン第２の感知増幅器１４０の感知動作が、まだ完了していないということであるから、この時は、第１の感知増幅制御信号ＩＯＳＴＢ１Ｐｕｌｓｅが、インバータ１６０Ａ及びＮＯＲゲート１８４を経て、そのまま入出力ライン第１の感知増幅器１３０の制御信号ＩＯＳＴＢ１Ｃに伝達される。その後、入出力ライン第２の感知増幅器１４０の出力信号ｄ２、ｄ１ｄｂのうち、いずれか１つが論理ハイに遷移すると、これは、入出力ライン第２の感知増幅器１４０の感知動作が完了したことを意味するため、第１の感知増幅器駆動制御手段１８０は、制御信号ＩＯＳＴＢ１Ｃの出力レベルを変化させ、これにより入出力ライン第１の感知増幅器１３０が、それ以上動作しないようにする。図４の構成においては、第１の感知増幅器駆動制御手段１８０のＮＡＮＤゲート１８３の出力が、論理ハイに遷移することにより、ＮＯＲゲート１８４の出力をディセーブルさせる構成として実施された。すなわち、ＮＯＲゲート１８４は、第１の感知増幅制御信号発生部１６０の出力であるＩＯＳＴＢ１Ｐｕｌｓｅの入力レベルに関係なく、論理ローを出力するディセーブル状態となる。これにより、第１の感知増幅器駆動制御手段１８０は、制御信号ＩＯＳＴＢ１Ｃが共通入力される入出力ライン第１の感知増幅器１３０内の４個のＮＭＯＳトランジスタをターンオフすることによって、入出力ライン第１の感知増幅器１３０の動作が中止される。

一方、Ｄ０／Ｄ０ｂリセット部１４０Ａは、入出力ライン第１の感知増幅器１３０が動作を中止することに対し、入出力ライン第２の感知増幅器１４０の正常動作に影響を及ぼさないように制御する。すなわち、入出力ライン第２の感知増幅器１４０の入力端であるＤ０及びＤ０ｂの両方を電源電圧ＶＤＤレベルにする役目をする。図４に示すように、第１の感知増幅器駆動制御手段１８０の制御信号ＩＯＳＴＢ１Ｃが論理ローで出力されることにより、Ｄ０／Ｄ０ｂリセット部１４０Ａを構成する３個のＮＭＯＳトランジスタが、全てターンオンされることが分かる。

図５は、図３及び図４に対する動作タイミングチャートである。前述した図２と比較すると、第１の感知増幅制御信号及び第２の感知増幅制御信号であるＩＯＳＴＢ１Ｐｕｌｓｅ及びＩＯＳＴＢ２Ｐｕｌｓｅは等しいが、実際に、入出力ライン第１の感知増幅器１３０を制御するＩＯＳＴＢ１Ｃのパルス幅が狭く、また、入出力ライン第１の感知増幅器１３０が動作する期間が短いことが分かる。一方、グローバル入出力ラインＧＩＯを駆動する入出力ライン第２の感知増幅器１４０の動作特性は、図２のタイミングと同じであることが分かる。

本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

従来の技術に係る２段階入出力ライン感知増幅器のブロック図図１の動作タイミングチャート本発明に係る入出力ライン感知増幅器のブロック図図３の実施形態に係る回路図図３及び図４の動作タイミングチャート

符号の説明

１０ビットライン感知増幅器
２０カラムデコーダ
３０、１３０入出力ライン第１の感知増幅器
４０、１４０入出力ライン第２の感知増幅器
５０、１５０グローバル入出力ラインドライバー
６０、１６０第１の感知増幅制御信号発生部
７０、１７０第２の感知増幅制御信号発生部
１８０入出力ライン第１の感知増幅器駆動制御手段
１００、２００２段階入出力ライン感知増幅器

Claims

半導体メモリ装置において、
第１の入出力ラインと、
該第１の入出力ラインに接続され、前記第１の入出力ラインに載置された信号を増幅する入出力ライン第１の感知増幅器と、
該第１の感知増幅器の出力信号を増幅する入出力ライン第２の感知増幅器と、
該第２の感知増幅器の出力をフィードバックし、前記第１の感知増幅器を制御する第１の感知増幅器駆動制御手段と
を備えることを特徴とする半導体メモリ装置。
前記第１の感知増幅器駆動制御手段が、
前記第２の感知増幅器の出力信号に応答し、前記第１の感知増幅器の動作を停止させることを特徴とする請求項１に記載の半導体メモリ装置。
前記第１の感知増幅器駆動制御手段により、前記第１の感知増幅器の動作が停止したとき、前記第２の感知増幅器の駆動が続けて行えるように、第１の感知増幅器と第２の感知増幅器との間にバイアス手段を備えることを特徴とする請求項２に記載の半導体メモリ装置。
前記手段が、
前記第２の感知増幅器の出力を直接受信せず、途中にドライバー手段を経由して受信することを特徴とする請求項１に記載の半導体メモリ装置。
前記第１の入出力ラインが、ローカル入出力ラインであることを特徴とする請求項１に記載の半導体メモリ装置。
半導体メモリ装置において、
第１の入出力ラインと、
該第１の入出力ラインに接続され、前記第１の入出力ラインに載置された信号を増幅する入出力ライン第１の感知増幅器と、
該第１の感知増幅器の出力信号を増幅する入出力ライン第２の感知増幅器と、
該第２の感知増幅器の出力信号に応答し、前記第１の感知増幅器の駆動を制御する第１の感知増幅器イネーブルタイミング制御手段と
を備えることを特徴とする半導体メモリ装置。
前記第１の感知増幅器イネーブルタイミング制御手段が、
前記第２の感知増幅器の出力信号に応答し、前記第１の感知増幅器の動作を停止させることを特徴とする請求項６に記載の半導体メモリ装置。
前記第１の感知増幅器イネーブルタイミング制御手段により、前記第１の感知増幅器の動作が停止したとき、前記第２の感知増幅器の駆動が続けて行えるように、第１の感知増幅器と第２の感知増幅器との間にバイアス手段を備えることを特徴とする請求項７に記載の半導体メモリ装置。
前記第１の感知増幅器イネーブルタイミング制御手段が、前記第２の感知増幅器の出力を直接受信せず、途中にドライバー手段を経由して受信することを特徴とする請求項６に記載の半導体メモリ装置。
前記第１の入出力ラインが、ローカル入出力ラインであることを特徴とする請求項６に記載の半導体メモリ装置。
半導体メモリ装置において、
第１の入出力ラインと、
該第１の入出力ラインに接続され、第１の感知増幅制御信号の入力に応答し、前記第１の入出力ラインに載置された信号を増幅する入出力ライン第１の感知増幅器と、
第２の感知増幅制御信号の入力に応答し、前記第１の感知増幅器の出力信号を増幅する入出力ライン第２の感知増幅器と、
該第２の感知増幅器の出力信号に応答し、前記第１の感知増幅器に対する前記第１の感知増幅制御信号の入力をディセーブルさせるディセーブル手段と
を備えることを特徴とする半導体メモリ装置。
前記ディセーブル手段が、
前記第２の感知増幅器の出力信号に応答し、前記第１の感知増幅器の動作を停止させることを特徴とする請求項１１に記載の半導体メモリ装置。
前記ディセーブル手段により、前記第１の感知増幅器の動作が停止したとき、前記第２の感知増幅器の駆動が続けて行えるように、第１の感知増幅器と第２の感知増幅器との間にバイアス手段を備えることを特徴とする請求項１２に記載の半導体メモリ装置。
前記ディセーブル手段が、
前記第２の感知増幅器の出力を直接受信せず、途中にドライバー手段を経由して受信することを特徴とする請求項１１に記載の半導体メモリ装置。
前記第１の入出力ラインが、ローカル入出力ラインであることを特徴とする請求項１１に記載の半導体メモリ装置。
半導体メモリ装置において、
入出力ラインに伝送されたデータを１次に感知増幅する入出力ライン第１の感知増幅器と、
該入出力ライン第１の感知増幅器の出力信号を２次に感知増幅する入出力ライン第２の感知増幅器と、
カラムパルス信号を入力し、前記入出力ライン第１の感知増幅器の制御信号を出力する第１の感知増幅制御信号発生部と、
前記カラムパルス信号を入力し、前記入出力ライン第２の感知増幅器の制御信号を出力する第２の感知増幅制御信号発生部と、
前記入出力ライン第２の感知増幅器の出力信号をフィードバック入力し、これに応答し、前記入出力ライン第１の感知増幅器の駆動を制御する第１の感知増幅器駆動制御手段と
を備えることを特徴とする半導体メモリ装置。
前記入出力ラインが、ローカル入出力ラインであることを特徴とする請求項１６に記載の半導体メモリ装置。
前記入出力ライン第２の感知増幅器の出力信号を入力し、これに応答し、グローバル入出力ラインにデータを出力するグローバル入出力ラインドライバーをさらに備えることを特徴とする請求項１６に記載の半導体メモリ装置。
前記入出力ライン第１の感知増幅器が、前記第１の感知増幅器駆動制御手段の出力によって駆動される差動増幅型回路からなることを特徴とする請求項１６に記載の半導体メモリ装置。
前記入出力ライン第２の感知増幅器が、前記第２の感知増幅制御信号発生部の出力信号によって駆動される相互接続型回路からなることを特徴とする請求項１６に記載の半導体メモリ装置。
前記入出力ライン第２の感知増幅器と入出力ライン第１の感知増幅器との間に、入出力ライン第１の感知増幅器の出力信号に対するリセット回路をさらに備えることを特徴とする請求項１６に記載の半導体メモリ装置。
入出力ライン第２の感知増幅器が、出力信号をドライブする第１の出力経路及び第２の出力経路を備えることを特徴とする請求項１６に記載の半導体メモリ装置。
前記第１の感知増幅器駆動制御手段が、前記入出力ライン第２の感知増幅器の第１の出力経路及び第２の出力経路を経由した信号を直接入力することを特徴とする請求項２２に記載の半導体メモリ装置。
前記入出力ライン第２の感知増幅器の第１の出力経路及び第２の出力経路を経由した信号が、少なくとも１段のインバータを経由した信号であることを特徴とする請求項２３に記載の半導体メモリ装置。
前記第１の感知増幅器駆動制御手段が、前記入出力ライン第２の感知増幅器の２個の出力信号を用いて、前記入出力ライン第２の感知増幅器が十分に感知動作を行ったか否かを判断してから、前記入出力ライン第１の感知増幅器の駆動を制御することを特徴とする請求項１６に記載の半導体メモリ装置。
前記第１の感知増幅器駆動制御手段が、前記入出力ライン第２の感知増幅器の２個の出力信号が互いに異なるレベルを有するときに、前記入出力ライン第１の感知増幅器の駆動を停止させることを特徴とする請求項２５に記載の半導体メモリ装置。
前記第２の感知増幅制御信号発生部の出力が、２個のインバータを経て増幅された後、前記入出力ライン第２の感知増幅器に伝送されることを特徴とする請求項１６に記載の半導体メモリ装置。
前記入出力ライン第１の感知増幅器が、前記第１の感知増幅器駆動制御手段の出力によって駆動される２個の単位差動増幅型回路からなり、前記２個の単位差動増幅型回路の各出力が前記入出力ライン第１の感知増幅器の２個の２出力からなることを特徴とする請求項１６又は１９に記載の半導体メモリ装置。