KR100935720B1 - 입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리장치 - Google Patents

입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리장치 Download PDF

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Abstract

본 발명은 스트로브신호에 응답하여 입/출력라인의 신호를 증폭하는 제1 감지증폭기; 및 상기 스트로브신호에 응답하여 상기 제1 감지증폭기의 출력신호를 래치하여 증폭하는 제2 감지증폭기를 포함하는 입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리 장치를 제공한다.
스트로브신호, 입/출력라인 감지증폭기

Description

입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리 장치{INPUT OUTPUT LINE SENSE AMPLIFIER AND SEMICONDUCTOR DEVICE}
도 1은 본 발명에 의한 일 실시예에 따른 입/출력라인 감지증폭기를 포함하는 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2는 본 발명에 의한 다른 실시예에 따른 입/출력라인 감지증폭기를 포함하는 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 3은 도 1 및 도 2에 포함된 입/출력라인 감지증폭기의 회로도이다.
도 4a 내지 4t는 다양한 PVT 특성 하에서 본 발명에 의한 일 실시예에 따른 입/출력라인 감지증폭기와 종래기술에 따른 입/출력라인 감지증폭기의 PVT 특성별 시뮬레이션도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 비트라인 센스앰프 2: 스트로브신호 생성부
3: 입/출력라인 감지증폭기 30: 버퍼
32: 제1 감지증폭기 34: 제2 감지증폭기
36: 드라이버
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 입/출력라인의 데이터를 감지 및 증폭하는 입/출력라인 감지증폭기 및 이를 이용한 반도체 메모리 장치에 관한 것이다.
일반적으로, 데이터 입/출력라인(I/O line; Input/Output line)은 반도체 메모리장치 내부에서 데이터 전송을 위해 사용되고 있다. 메모리 셀 영역 내에서 출력되는 비트라인감지증폭기(BLSA, Bit Line Sense Amplifier)의 출력은, 로컬 입/출력라인(LIO; Local I/O)을 경유하여 글로벌 입/출력라인(GIO; Global I/O)으로 전송된다. 통상적으로 글로벌 입/출력라인(GIO)은 다수의 뱅크(bank)에 걸쳐 글로벌하게 배치되어 데이터 입/출력 패드(pad)와 메모리 셀 영역(cell area 또는 core area) 사이의 데이터 전송을 담당한다.
여기서, 글로벌 입/출력라인(GIO)과 로컬 입/출력라인(LIO) 사이의 데이터 전송을 위한 회로가 필요하다. 디램(DRAM)의 경우, 리드(read) 동작에서 로컬 입/출력라인(LIO)에 실린 데이터를 증폭하여 글로벌 입/출력라인(GIO)으로 전송하기 위하여 입/출력라인 감지증폭기(IOSA)가 사용되고, 라이트(write) 동작에서는 글로벌 입/출력라인(GIO)에 실린 데이터를 증폭하여 로컬 입/출력라인(LIO)에 옮기기 위하여 라이트 드라이버(WD; write driver)가 사용된다.
종래의 입/출력라인 감지증폭기(IOSA)에는 1단계 증폭 방식을 사용하는 것과 2단계 증폭 방식을 사용하는 것이 있다. 우선, 1단계 증폭 방식을 사용하는 입/출력라인 감지증폭기(IOSA)는 회로가 단순하여 전류 소모가 감소되는 장점을 가진다. 그러나, 입력신호의 오프셋(offset) 특성이 열화되어 로컬 입/출력라인(LIO, LIOB)에 실린 데이터 간의 전위차가 충분한 레벨(230mV이상)이 되어야 제대로 증폭되어 글로벌 입/출력라인(GIO)으로 전송될 수 있다. 따라서, 입/출력라인 감지증폭기(IOSA)를 구동시키는 스트로브신호의 인에이블 구간을 소정 구간 지연시킬 필요가 있으며, 이는 tAA(Column Address Access Time)를 증가시키는 문제를 야기하였다.
다음으로, 2단계 증폭 방식을 사용하는 입/출력라인 감지증폭기(IOSA)는 로컬 입/출력라인(LIO, LIOB)의 데이터를 2단계로 증폭한다. 각 단계의 증폭 동작은 별개의 스트로브신호에 의해 순차적으로 구동되어 입력신호에 대한 오프셋(offset) 특성을 개선하므로 로컬 입/출력라인(LIO, LIOB)에 실린 데이터 사이의 전위차가 100mV 정도만 되어도 충분히 증폭하여 글로벌 입/출력라인(GIO)으로 전송할 수 있다. 그러나, 2개의 스트로브신호가 사용되므로 스트로브신호 생성에 필요한 전류 소모를 증가시키는 문제를 야기하였다. 이와 같은 전류 소모의 증가는 반도체 메모리 장치 특히, 이동형 메모리장치에서 저전력화를 달성하는데 큰 부담이 되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 하나의 스트로브신호를 이용하여 로컬 입/출력라인(LIO, LIOB)의 데이터를 2단계로 증폭하여 글로벌 입/출력라인(GIO)으로 전송함으로써, 전류 소모를 저감시킬 수 있도록 한 입/출력라인 감지증폭기를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 스트로브신호에 응답하여 입/출력라인의 신호를 증폭하는 제1 감지증폭기; 및 상기 스트로브신호에 응답하여 상기 제1 감지증폭기의 출력신호를 래치하여 증폭하는 제2 감지증폭기를 포함하는 입/출력라인 감지증폭기를 제공한다.
본 발명에서, 상기 제1 및 제2 감지증폭기를 구동하는 상기 스트로브신호를 생성하는 스트로브신호 생성부를 더 포함한다.
본 발명에서, 상기 제1 감지증폭기는 상기 입/출력라인의 신호를 입력받아 차등증폭하는 차등증폭부; 및 상기 스트로브신호에 응답하여 상기 차등증폭부의 동작을 인에이블 시키는 인에이블부를 포함한다.
본 발명에서, 상기 제2 감지증폭기는 상기 제1 감지증폭기의 신호를 입력받아 래치하는 래치부; 및 상기 스트로브신호에 응답하여 상기 래치부의 구동을 조절하는 구동조절부를 포함한다.
본 발명에서, 상기 구동조절부는 W/L 비율에 의해 상기 래치부의 구동속도를 조절하는 MOS 트랜지스터를 포함하는 것이 바람직하다.
본 발명에서, 상기 제2 감지증폭기는 상기 스트로브신호에 응답하여 상기 래치부의 입력신호를 프리차지하는 프리차지부를 더 포함한다.
본 발명에서, 상기 제2 감지증폭기의 출력신호를 드라이빙하는 드라이버를 더 포함하는 것이 바람직하다.
또한, 본 발명은 비트라인 센스앰프를 포함하는 메모리셀 어레이; 제1 입/출력라인으로 전달된 상기 비트라인 센스앰프의 신호를 증폭하여 제2 입/출력라인으로 전달하는 제1 및 제2 감지증폭기를 포함하되, 상기 제1 및 제2 감지증폭기는 하나의 스트로브신호에 응답하여 구동되는 입/출력라인 감지증폭기; 및 데이터 패드로 입력되어 상기 제2 입/출력라인을 통해 전달된 신호를 증폭하여 상기 제1 입/출력라인으로 전달하는 라이트 드라이버를 포함하는 반도체 메모리 장치를 제공한다.
본 발명에서, 상기 입/출력라인 감지증폭기는 스트로브신호에 응답하여 상기 제1 입/출력라인의 신호를 증폭하는 제1 감지증폭기; 및 상기 스트로브신호에 응답하여 상기 제1 감지증폭기의 출력신호를 래치하여 증폭하는 제2 감지증폭기를 포함한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명에 의한 일 실시예에 따른 입/출력라인 감지증폭기를 포함하는 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도시된 바와 같이, 본 실시예의 반도체 메모리 장치는 비트라인(BL, BLb)의 데이터를 감지증폭하여 로컬 입/출력라인(LIO, LIOb)으로 전송하는 비트라인 센스앰프(1, BLSA, Bit Line Sense Amplifier)와, 스트로브 신호(IOSTBP)를 생성하는 스트로브 신호 생성부(2) 및, 스트로브 신호(IOSTBP)에 응답하여 로컬 입/출력라인(LIO, LIOb)의 신호를 증폭하여 글로벌 입/출력라인(GIO)으로 전달하는 입/출력라인 감지증폭기(3, IOSA, Input Output Sense Amplifier)를 포함한다. 여기서, 비트라인 센스앰프(1) 및 스트로브 신호 생성부(2)는 일반적인 회로로 구성할 수 있으므로, 구성에 대한 자세한 설명은 생략한다.
도 2는 본 발명에 의한 다른 실시예에 따른 입/출력라인 감지증폭기를 포함하는 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예의 반도체 메모리 장치는 비트라인 센스앰프(10, 12)를 포함하는 메모리셀 어레이(1)와, 라이트(write) 동작에서 글로벌 입/출력라인(GIO)에 실린 데이터를 증폭하여 로컬 입/출력라인(LIO)에 전송하는 라이트 드라이버(2)와, 리드(read) 동작에서 로컬 입/출력라인(LIO)에 실린 데이터를 증폭하여 글로벌 입/출력라인(GIO)으로 전송하는 입/출력라인 감지증폭기(3, IOSA)를 포함한다. 본 실시예의 입/출력라인 감지증폭기(3, IOSA)는 스트로브신호(IOSTBP)에 응답하여 로컬 입/출력라인(LIO)의 신호를 증폭하여 글로벌 입/출력라인(GIO)으로 전달한다.
이하, 도 3에 도시된 회로도를 참고하여 도1 및 도2에 포함된 입/출력라인 감지증폭기(3, IOSA)의 구성을 구체적으로 살펴본다.
도3에 도시된 바와 같이, 입/출력라인 감지증폭기(3, IOSA)는 스트로브신호(IOSTBP)를 버퍼링하여 버퍼링된 스트로브신호(IOSTBPd)를 생성하는 버퍼(30)와, 스트로브신호(IOSTBPd)에 응답하여 로컬 입/출력라인(LIO, LIOb)의 신호를 입력받아 차등증폭하는 제1 감지증폭기(32)와, 스트로브신호(IOSTBPd)에 응답하여 제1 감지증폭기(32)의 출력신호를 래치하여 증폭하는 제2 감지증폭기(34) 및, 제2 감지증폭기(34)의 출력신호를 드라이빙하여 글로벌 입/출력라인(GIO)으로 전달하는 드라이버(36)를 포함한다.
제1 감지증폭기(32)는 2개의 차등증폭회로로 구성된 차등증폭부(320)와, 스트로브신호(IOSTBPd)에 응답하여 차등증폭부(320)의 동작을 인에이블 시키는 NMOS 트랜지스터(N5~N8)로 구성된 인에이블부(322)를 포함한다. 차등증폭부(320)는 전류미러를 형성하는 PMOS 트랜지스터(P1-P2, P3-P4)와, 로컬 입/출력라인(LIO, LIOb)의 신호를 입력받는 NMOS 트랜지스터(N1-N4)로 이루어져 로컬 입/출력라인(LIO, LIOb)의 신호를 차등증폭하여 D0, D0b를 출력한다.
제2 감지증폭기(34)는 상호 접속형 증폭기(cross-coupled amplifier)로 구성되여 D0, D0b를 래치하여 증폭된 레벨의 D1, D1b 신호를 출력하는 래치부(340)와, 스트로브신호(IOSTBPd)에 응답하여 래치부(340)의 동작을 인에이블 시키는 NMOS 트랜지스터(N10, N12)로 구성된 구동조절부(342) 및, 스트로브신호(IOSTBPd)에 응답하여 D0, D0b를 내부전압(Vperi)으로 프리차지하는 프리차지부(344)를 포함한다. 여기서, NMOS 트랜지스터(N10~N12)의 W/L 비율(ratio)을 조금만 줄이면 제2 감지증폭기(34)의 동작 속도가 증가하면서 소모전류가 감소된다.
드라이버(36)는 D1을 입력받아 반전버퍼링하여 D2b를 생성하는 인버터(IV4)와, D1b를 입력받아 반전버퍼링하여 D2를 생성하는 인버터(IV5)와, D2b에 응답하여 글로벌 입/출력라인(GIO)을 전원전압(VDD)로 풀업구동하는 PMOS 트랜지스터(P10) 및 D2에 응답하여 글로벌 입/출력라인(GIO)을 접지전압(VSS)로 풀다운구동하는 NMOS 트랜지스터(N13)로 구성된다.
이와 같이 구성된 입/출력라인 감지증폭기(3, IOSA)의 동작을 도3을 참고하여 구체적으로 설명하면 다음과 같다.
스트로브신호(IOSTBP)는 버퍼(30)를 통해 버퍼링된다. 버퍼(30)를 통해 버퍼링된 스트로브신호(IOSTBPd)는 제1 감지증폭기(32) 및 제2 감지증폭기(34)의 구동을 조절한다.
우선, 스트로브신호(IOSTBPd)가 로우레벨로 디스에이블된 상태인 경우 제1 감지증폭기(32)의 인에이블부(322)에 포함된 NMOS 트랜지스터(N5-N8)가 모두 턴오프되어 차등증폭부(320)의 구동을 정지시킨다. 또한, 로우레벨의 스트로브신호(IOSTBPd)는 제2 감지증폭기(34)의 구동조절부(342)에 포함된 NMOS 트랜지스터(N10, N12)를 턴오프시켜 래치부(340)의 구동을 정지시킨다. 이때, 제2 감지증폭기(34)의 프리차지부(344)에 포함된 PMOS 트랜지스터(P5-7)는 로우레벨의 스트로브신호(IOSTBPd)에 의해 턴온되므로, D0, D0b는 내부전압(Vperi) 레벨로 프리차지된다. 본 실시예에 있어서, 제1 감지증폭기(32) 및 제2 감지증폭기(34)를 구동시키는 구동전압은 내부전압(Vperi)이지만 실시예에 따라서는 전원전압(VDD)이 구동전압으로 공급되도록 구현 가능하다.
다음으로, 스트로브신호(IOSTBPd)가 하이레벨로 인에이블되면 인에이블부(322)에 포함된 NMOS 트랜지스터(N5-N8) 및 구동조절부(342)에 포함된 NMOS 트랜지스터(N10, N12)가 모두 턴온된다. 따라서, 차등증폭부(320) 및 래치부(340)가 구동되어 로컬 입출력라인(LIO, LIOb)의 신호를 증폭하여 글로벌 입출력라인(GIO)으로 전달한다. 이하, 차등증폭부(320)에 의한 1단계 증폭과정과 래치부(340)에 의한 2단계 증폭과정을 구체적으로 살펴본다.
예를 들어, 로컬 입출력라인(LIO)의 신호가 하이레벨이고 로컬 입출력라인(LIOb)의 신호가 로우레벨인 경우 차등증폭부(320)는 로컬 입출력라인(LIO, LIOb)의 신호를 차등증폭하여 하이레벨의 D0와 로우레벨의 D0b를 출력한다. 이때, 로컬 입출력라인(LIO)의 신호는 50mV 정도이고, 차등증폭되어 출력된 D0 신호는 1000mV 정도가 된다.
차등증폭부(320)에서 차등증폭된 D0와 D0b는 래치부(340)를 통해 다시 한번 증폭된다. 즉, 래치부(340)는 하이레벨의 D0와 로우레벨의 D0b를 입력받아 래치하여 증폭된 D1, D1b를 출력한다. 이때, D1 및 D1b는 풀 로직 레벨(full logic level)로 증폭된 하이레벨의 신호이다.
드라이버(36)는 래치부(340)에서 증폭된 D1 및 D1b를 입력받아 글로벌 입/출력라인(GIO)을 구동한다. 하이레벨의 D1을 입력받아 반전시키는 인버터(IV4)는 로우레벨의 D2b를 출력하여 PMOS 트랜지스터(P10)를 턴온시켜 글로벌 입/출력라 인(GIO)을 풀업구동하여 하이레벨의 로컬 입출력라인(LIO)의 신호를 전달한다. 한편, 하이레벨의 D1b를 입력받아 반전시키는 인버터(IV5)는 로우레벨의 D2를 출력하여 NMOS 트랜지스터(N13)을 턴오프시킨다.
이상, 살펴본 바와 같이 본 실시예의 입/출력라인 감지증폭기(3, IOSA)는 하나의 스트로브신호(IOSTBPd)에 의해 제1 감지증폭기(32) 및 제2 감지증폭기(34)를 모두 구동시킨다. 따라서, 본 실시예의 입/출력라인 감지증폭기(3, IOSA)는 종래의 2개의 스트로브신호를 사용하여 2단계 증폭을 수행하는 입/출력라인 감지증폭기와 비교할 때, 스트로브신호 생성에 필요한 회로가 절반으로 줄어들어 전류소모가 절감된다.
여기서, 제1 감지증폭기(32) 및 제2 감지증폭기(34)는 하이레벨의 스트로브신호(IOSTBPd)에 응답하여 동시에 구동되지만 구동되는 방식이 다르다. 즉, 제1 감지증폭기(32)는 하이레벨의 스트로브신호(IOSTBPd)가 입력되는 동안 입력되는 로컬 입출력라인(LIO, LIOb)의 신호에 따라 출력이 변화하지만 제2 감지증폭기(34)는 스트로브신호(IOSTBPd)가 하이레벨로 천이될 때 입력되는 D0, D0b의 레벨에 따라 결정되어 출력되는 D1, D1b의 레벨을 유지한다. 따라서, 제2 감지증폭기(34)는 스트로브신호(IOSTBPd)가 하이레벨을 유지하는 구간 동안에는 입력되는 D0, D0b의 레벨 변화와 관계없이 일정한 출력을 유지한다. 따라서, 제1 감지증폭기(32) 및 제2 감지증폭기(34)는 스트로브신호(IOSTBPd)가 하이레벨로 천이될 때 동시에 구동되지만, 제2 감지증폭기(34)는 스트로브신호(IOSTBPd)가 하이레벨로 천이될 때 입력되는 D0, D0b의 레벨에 따라 결정되어 출력되는 D1, D1b의 레벨에 따라 글로벌 입/출 력라인(GIO)을 구동한다.
이와 같이 동작하는 본 실시예의 입/출력라인 감지증폭기(3, IOSA)는 제1 감지증폭기(32)와 제2 감지증폭기(34)가 별도의 스트로브신호에 의해 별도로 구동하지 않고, 하나의 스트로브신호(IOSTBPd)에 의해 동시에 구동되어 2단계 증폭을 순차적으로 구동시킨다. 제1 감지증폭기(32)와 제2 감지증폭기(34)가 별도의 스트로브신호에 의해 구동되는 경우 제1 감지증폭기(32)에 의한 1단계 증폭 동작과 제2 감지증폭기(34)에 의한 2단계 증폭 동작 사이에 소정의 지연구간이 존재한다. 이에 반해, 입/출력라인 감지증폭기(3, IOSA)는 하나의 스트로브신호에 의해 제1 감지증폭기(32)에 의한 1단계 증폭 동작과 제2 감지증폭기(34)에 의한 2단계 증폭 동작이 연속적으로 구동되도록 하여 tAA를 감소시키고 있다.
아래 표1은 PVT 특성을 다양하게 구분하여 정의하고 있다. 표1을 참고하면, 온도가 90℃이고, VPERI 전압이 1.4(V)이고, SKEW가 slow일때의 PVT 특성을 WORST라 지칭하고, 온도가 -30℃이고, VPERI 전압이 2(V)이고, SKEW가 fast일때의 PVT 특성을 FAST라 지칭한다.
<표1>
Figure 112007036487111-pat00001
도4a는 PVT 특성이 'TYPICAL'일 때 본 실시예의 입/출력라인 감지증폭기(3, IOSA)의 시뮬레이션도이고, 도4b는 PVT 특성이 'TYPICAL'일 때 종래기술의 입/출력라인 감지증폭기의 시뮬레이션도이다.
도4a와 도4b를 비교해보면, 본 실시예에서 로컬 입/출력라인(LIO, LIOB)의 신호가 2단계로 증폭되어 글로벌 입/출력라인(GIO)에 전달되는데 소요되는 시간(stb-gio, X)이 종래기술에서의 소요시간(Y)에 비해 감소되고 있는 것을 확인할 수 있다. 또한, 제1 감지증폭기(32)와 제2 감지증폭기(34)가가 내부전압(Vperi)으로 구동될 때 소모되는 전류(I(Vperi))도 본 실시예에서 감소되는 것을 알 수 있다.
도4c 내지 도4t는 표1에서 구분된 다양한 PVT 특성하에서 본 실시예와 종래기술의 입/출력라인 감지증폭기의 시뮬레이션 결과를 보여주는 도면이다. 도4c 내지 도4t를 참고하면 도4a와 도4b에서와 같이 본 실시예에 의한 입/출력라인 감지증폭기(3, IOSA)에서 'stb-gio' 시간 및 소모전류가 감소됨을 확인할 수 있다. 즉, 'stb-gio' 시간은 'tAA'와 비례한다.
아래 표2는 도4a, 도 4c, 도 4e, 도 4i, 도 4k, 도 4m, 도 4o, 도 4q, 도 4r에 도시된 본 실시예의 시뮬레이션 결과를 정리한 표이고, 아래 표3은 도4b, 도 4d, 도 4f, 도 4j, 도 4l, 도 4n, 도 4p, 도 4r, 도 4t에 도시된 종래기술의 시뮬레이션 결과를 정리한 표이다.
<표2>
Figure 112007036487111-pat00002
<표3>
Figure 112007036487111-pat00003
표2 및 표3에서 'stb-gio' 시간은 스트로브신호가 인에이블된 구간부터 글로 벌 입/출력라인(GIO)이 구동되는 구간까지 소요되는 시간으로 tAA 특성 관찰을 위한 측정치이고, current/IOSA는 입/출력라인 감지증폭기(IOSA)에서 소모되는 전류이며, current/IOSASTB는 스트로브신호 생성 회로에서 소모되는 전류이고, current/Bank는 뱅크별 소모 전류이다. 표2 및 표3을 참고하면 본 실시예에 의한 입/출력라인 감지증폭기(3, IOSA)를 사용하는 경우 종래기술에 비해 'tAA'가 평균 358.5ps정도 감소되고, 뱅크별 소모전류는 평균 3mA 정도 감소됨을 확인할 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 입/출력라인 감지증폭기는 하나의 스트로브신호를 이용하여 로컬 입/출력라인(LIO, LIOB)의 데이터를 2단계로 증폭하여 글로벌 입/출력라인(GIO)으로 전송함으로써, 전류 소모를 저감시킬 수 있는 효과가 있다.
또한, 입력 신호에 관계없이 스트로브신호에 따라 구동되는 래치를 구비하여 tAA를 감소시킬 수 있는 효과도 있다.

Claims (17)

  1. 스트로브신호에 응답하여 입/출력라인의 신호를 증폭하는 제1 감지증폭기; 및
    상기 스트로브신호에 응답하여 상기 제1 감지증폭기의 출력신호를 래치하여 증폭하는 제2 감지증폭기를 포함하는 입/출력라인 감지증폭기.
  2. 제 1항에 있어서, 상기 제1 및 제2 감지증폭기를 구동하는 상기 스트로브신호를 생성하는 스트로브신호 생성부를 더 포함하는 입/출력라인 감지증폭기.
  3. 제 1항에 있어서, 상기 제1 감지증폭기는
    상기 입/출력라인의 신호를 입력받아 차등증폭하는 차등증폭부; 및
    상기 스트로브신호에 응답하여 상기 차등증폭부의 동작을 인에이블 시키는 인에이블부를 포함하는 입/출력라인 감지증폭기.
  4. 제 1항에 있어서, 상기 제2 감지증폭기는
    상기 제1 감지증폭기의 신호를 입력받아 래치하는 래치부; 및
    상기 스트로브신호에 응답하여 상기 래치부의 구동을 조절하는 구동조절부를 포함하는 입/출력라인 감지증폭기.
  5. 제 4항에 있어서, 상기 구동조절부는 W/L 비율에 의해 상기 래치부의 구동속도를 조절하는 MOS 트랜지스터를 포함하는 입/출력라인 감지증폭기.
  6. 제 4항에 있어서, 상기 제2 감지증폭기는 상기 스트로브신호에 응답하여 상기 래치부의 입력신호를 프리차지하는 프리차지부를 더 포함하는 입/출력라인 감지증폭기.
  7. 제 1항에 있어서, 상기 제2 감지증폭기의 출력신호를 드라이빙하는 드라이버를 더 포함하는 입/출력라인 감지증폭기.
  8. 비트라인 센스앰프를 포함하는 메모리셀 어레이;
    스트로브신호에 응답하여 제1 입/출력라인의 신호를 증폭하는 제1 감지증폭기와, 상기 스트로브신호에 응답하여 상기 제1 감지증폭기의 출력신호를 래치하여 증폭하는 제2 감지증폭기를 포함하는 입/출력라인 감지증폭기; 및
    데이터 패드로 입력되어 제2 입/출력라인을 통해 전달된 신호를 증폭하여 상기 제1 입/출력라인으로 전달하는 라이트 드라이버를 포함하는 반도체 메모리 장치.
  9. 삭제
  10. 제8항에 있어서, 상기 입/출력라인 감지증폭기는 상기 제1 및 제2 감지증폭기를 구동하는 상기 스트로브신호를 생성하는 스트로브신호 생성부를 더 포함하는 하는 반도체 메모리 장치.
  11. 제 8항에 있어서, 상기 제1 감지증폭기는
    상기 제1 입/출력라인의 신호를 입력받아 차등증폭하는 차등증폭부; 및
    상기 스트로브신호에 응답하여 상기 차등증폭부의 동작을 인에이블 시키는 인에이블부를 포함하는 반도체 메모리 장치.
  12. 제 8항에 있어서, 상기 제2 감지증폭기는
    상기 제1 감지증폭기의 신호를 입력받아 래치하는 래치부; 및
    상기 스트로브신호에 응답하여 상기 래치부의 구동을 조절하는 구동조절부를 포함하는 반도체 메모리 장치.
  13. 제 12항에 있어서, 상기 구동조절부는 W/L 비율에 의해 상기 래치부의 구동속도를 조절하는 MOS 트랜지스터를 포함하는 반도체 메모리 장치.
  14. 제 12항에 있어서, 상기 제2 감지증폭기는 상기 스트로브신호에 응답하여 상기 래치부의 입력신호를 프리차지하는 프리차지부를 더 포함하는 반도체 메모리 장치.
  15. 제 8항에 있어서, 상기 제2 감지증폭기의 출력신호를 드라이빙하는 드라이버를 더 포함하는 반도체 메모리 장치.
  16. 제 8항에 있어서, 상기 제1 입/출력라인은 로컬 입/출력라인인 반도체 메모리 장치.
  17. 제 8항에 있어서, 상기 제2 입/출력라인은 글로벌 입/출력라인인 반도체 메모리 장치.
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