KR101949501B1 - 반도체 장치 및 이를 위한 데이터 출력 회로 - Google Patents

반도체 장치 및 이를 위한 데이터 출력 회로 Download PDF

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Abstract

데이터 출력 마진을 향상시킬 수 있는 반도체 장치 및 이를 위한 데이터 출력 회로를 제시한다.
본 기술의 일 실시예에 의한 반도체 장치는 복수의 비트라인과 복수의 워드라인 간에 접속되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이, 비트라인에 접속되어 선택된 메모리 셀의 데이터를 증폭하여 세그먼트 입출력 라인으로 전달하는 비트라인 센스앰프, 전원전압 레벨에 따라 입출력 스위치 제어신호의 레벨을 결정하는 제어신호 생성부 및 세그먼트 입출력 라인과 로컬 입출력 라인 간에 접속되고, 입출력 스위치 제어신호에 응답하여 세그먼트 입출력 라인과 로컬 입출력 라인을 연결 또는 분리하며, 세그먼트 입출력 라인으로 전달된 데이터를 증폭하여 로컬 입출력 라인으로 제공하는 로컬 센스앰프를 포함할 수 있다.

Description

반도체 장치 및 이를 위한 데이터 출력 회로{Semiconductor Apparatus and Data Output Circuit Therefor}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치 및 이를 위한 데이터 출력 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치는 컨트롤러를 통해 어드레스와 리드(read) 명령이 인가됨에 따라 메모리 셀로부터 데이터를 독출하고, 컨트롤러로부터 어드레스와 라이트(write) 명령이 인가됨에 따라 메모리 셀에 데이터를 기록하는 동작을 수행한다.
반도체 메모리 장치의 독출 동작시, 메모리 셀로부터 출력되는 데이터 신호는 매우 미세한 수준의 전위를 갖는다. 따라서, 이러한 미세한 신호는 복수회의 감지 증폭 동작을 통해 논리 레벨이 판별된다.
한편, 반도체 메모리 장치는 점차 저전력화되고 있고, 이에 따라 동작 전원이 낮아지고 있으며, 따라서 메모리 셀로부터 출력되는 신호의 세기는 전위 레벨은 더욱 미세해져 고성능의 데이터 출력 장치가 요구되고 있다.
도 1은 일반적인 반도체 장치의 데이터 출력 회로의 개략 구성도로서, 비트라인 센스앰프(BLSA, 101), 로컬 센스앰프(LSA, 103), 입출력 센스앰프(IOSA, 105) 및 입출력 버퍼(107)를 포함할 수 있다.
컨트롤러로부터 어드레스가 인가되어 해당 워드라인(미도시)이 인에이블됨에 따라, 메모리 셀(미도시)에 저장된 데이터는 비트라인 쌍(BL, BLB)에 로딩되고, 비트라인 센스앰프(101)는 메모리 셀에 저장되어 있던 전하에 해당하는 전압을 증폭한다. 그리고, 비트라인 센스앰프(101)에 의해 증폭된 데이터는 컬럼 선택신호(YI)가 인에이블됨에 따라 세그먼트 입출력 라인 쌍(SIO, SIOB)으로 전달된다.
로컬 센스앰프(103)는 세그먼트 입출력 라인 쌍(SIO, SIOB)에 로딩된 데이터를 증폭하여 로컬 입출력 라인 쌍(LIO, LIOB)을 통해 입출력 센스앰프(105)로 제공하고, 입출력 센스앰프(105)는 이를 다시 증폭한 후 글로벌 입출력 라인(GIO)으로 전송하여 입출력 버퍼(107)를 통해 외부로 출력되도록 한다.
도 2는 일반적인 로컬 센스앰프의 구성도이고, 도 3은 일반적인 반도체 장치에서 데이터 출력 방법을 설명하기 위한 타이밍도이다.
도 2를 참조하면, 로컬 센스앰프(103)는 세그먼트 입출력 라인 쌍(SIO, SIOB)에 로딩된 데이터를 증폭하기 위한 증폭부(1031) 및 세그먼트 입출력 라인 쌍(SIO, SIOB)과 로컬 입출력 라인 쌍(LIO, LIOB)의 접속 또는 분리를 위한 스위칭부(1033)를 포함할 수 있다.
스위칭부(1033)는 입출력 스위치 제어신호(IOSW)에 응답하여 세그먼트 입출력 라인 쌍(SIO, SIOB)과 로컬 입출력 라인 쌍(LIO, LIOB)을 접속 또는 분리하는데, 특히 라이트 동작시에는 세그먼트 입출력 라인 쌍(SIO, SIOB)과 로컬 입출력 라인 쌍(LIO, LIOB)을 접속시켜 데이터 전송이 이루어지도록 하고, 리드 동작시에는 세그먼트 입출력 라인 쌍(SIO, SIOB)과 로컬 입출력 라인 쌍(LIO, LIOB)을 분리시켜 세그먼트 입출력 라인 쌍(SIO, SIOB)에 로딩된 차동 증폭 신호를 로컬 입출력 라인 쌍(LIO, LIOB)으로 전송하도록 구성된다.
도 1 내지 도 3을 참조하여 반도체 장치의 데이터 출력 방법을 설명하면 다음과 같다.
액티브 명령어(ACT)에 의해 해당 워드라인이 인에이블되면 선택된 메모리 셀과 비트라인(BL) 사이에 차지 쉐어링이 일어나 비트라인(BL)과 비트라인 바(BLB) 간에 전압 차가 발생된다. 그리고 비트라인 센스앰프(101)가 인에이블되면 비트라인 쌍(BL, BLB)의 전압 차를 증폭하게 된다.
tRCD(RAS to CAS Delay) 후 리드 명령(READ)이 활성화됨에 따라 컬럼 선택신호(YI)가 활성화되고, 일정 시간 후 로컬 센스앰프 인에이블 신호(LSAEN)가 활성화된다.
리드 동작시 입출력 스위치 제어신호(IOSW)는 오프 상태를 유지하며, 로컬 센스앰프 인에이블 신호(LSAEN)가 활성화됨에 따라 증폭부(1031) 내의 트랜지스터들(T3, T4, T7)이 턴온된다. 이때, 메모리 셀로부터 세그먼트 입출력 라인(SIO)에 전송되는 데이터의 논리 상태가 하이 레벨이고, 세그먼트 입출력 라인 바(SIOB)에 전송되는 데이터의 논리 상태가 로우 레벨이라고 가정하면, 트랜지스터(T5)가 턴온되어 로컬 입출력 라인 바(LIOB)의 전위가 로우 레벨로 증폭되어, 로컬 입출력 라인 쌍(LIO, LIOB)의 전위들은 소정의 전위차만큼 증폭된다.
이와 같이, 입출력 스위치 제어신호(IOSW)에 의해 제어되는 스위칭부(1033)의 트랜지스터들(T1, T2)은 리드 동작시 오프되어 세그먼트 입출력 라인 쌍(SIO, SIOB)과 로컬 입출력 라인 쌍(LIO, LIOB)을 분리시킨다. 그런데, 입출력 스위치 제어신호(IOSW)에 의해 분리되어 있는 세그먼트 입출력 라인 쌍(SIO, SIOB)의 전위는 로딩이 작아서, 인접 배치되어 있는 세그먼트 입출력 라인 쌍 간의 데이터 토폴로지가 다를 경우 커플링 현상이 발생하게 된다. 이에 따라 세그먼트 입출력 라인 쌍(SIO, SIOB)의 전위가 커플링 현상에 영향을 받아 데이터 리드 패일을 유발할 수 있다.
아울러 전원전압(VDD)이 높을수록 세그먼트 입출력 라인 간의 커플링 효과가 더욱 증대되어 패일 확률이 더욱 높아진다.
본 발명의 실시예는 데이터 리드 마진을 향상시킬 수 있는 반도체 장치의 입출력 회로를 제공한다.
본 발명의 일 실시예에 의한 반도체 장치는 복수의 비트라인과 복수의 워드라인 간에 접속되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 비트라인에 접속되어 선택된 메모리 셀의 데이터를 증폭하여 세그먼트 입출력 라인으로 전달하는 비트라인 센스앰프; 전원전압 레벨에 따라 입출력 스위치 제어신호의 레벨을 결정하는 제어신호 생성부; 및 상기 세그먼트 입출력 라인과 로컬 입출력 라인 간에 접속되고, 상기 입출력 스위치 제어신호에 응답하여 상기 세그먼트 입출력 라인과 상기 로컬 입출력 라인을 연결 또는 분리하며, 상기 세그먼트 입출력 라인으로 전달된 데이터를 증폭하여 상기 로컬 입출력 라인으로 제공하는 로컬 센스앰프;를 포함할 수 있다.
한편, 본 발명의 일 실시예에 의한 반도체 장치의 입출력 회로는 비트라인 센스앰프에 의해 감지 증폭된 데이터를 세그먼트 입출력 라인을 통해 전달받아 로컬 센스앰프로 제공하며, 입출력 스위치 제어신호에 응답하여 상기 세그먼트 입출력 라인과 상기 로컬 입출력 라인을 연결 또는 분리하는 로컬 센스앰프; 및 전원전압 레벨에 따라 상기 입출력 스위치 제어신호의 레벨을 결정하는 제어신호 생성부;를 포함할 수 있다.
본 기술에 의하면 세그먼트 입출력 라인 간의 커플링 현상을 감소시킬 수 있다. 따라서, 데이터 리드 동작시 로컬 센스앰프의 동작 신뢰성을 향상시켜 데이터 리드 마진을 향상시킬 수 있다.
도 1은 일반적인 반도체 장치의 데이터 출력 회로의 개략 구성도,
도 2는 일반적인 로컬 센스앰프의 구성도,
도 3은 일반적인 반도체 장치에서 데이터 출력 방법을 설명하기 위한 타이밍도,
도 4는 본 발명의 일 실시예에 의한 데이터 출력 회로의 구성도,
도 5는 본 발명에 적용되는 레벨 검출부의 일 예시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 4는 본 발명의 일 실시예에 의한 반도체 장치의 구성도이다.
도 4를 참조하면, 본 발명의 일 실시예에 의한 반도체 장치(200)는 비트라인(BL)과 워드라인 간에 접속되는 메모리 셀(MC) 및 메모리 셀(MC)에 저장된 데이터를 감지하여 출력하는 데이터 출력 회로(201)를 포함할 수 있다.
아울러, 데이터 출력 회로(201)는 제어신호 생성부(210) 및 로컬 센스앰프(LSA, 220)와, 이에 더하여 비트라인 센스앰프(BLSA, 230)를 포함할 수 있다.
제어신호 생성부(210)는 전치 스위칭 제어신호(IOSW_PRE)와 레벨 검출신호(VDD_DTC)에 응답하여 입출력 스위치 제어신호(IOSW)를 생성한다.
로컬 센스앰프(220)는 세그먼트 입출력 라인 쌍(SIO, SIOB)과 로컬 입출력 라인 쌍(LIO, LIOB) 간에 접속되어, 제어신호 생성부(210)에서 생성된 입출력 스위치 제어신호(IOSW)에 응답하여 세그먼트 입출력 라인 쌍(SIO, SIOB)과 로컬 입출력 라인 쌍(LIO, LIOB)을 접속 또는 분리시킨다. 아울러, 세그먼트 입출력 라인 쌍(SIO, SIOB)의 전위를 증폭하여 로컬 입출력 라인 쌍(LIO, LIOB)에 로딩한다.
한편, 비트라인 센스앰프(BLSA, 230)는 리드 동작시 비트라인 쌍(BL, BLB)의 전압 차를 증폭하고, 컬럼 선택신호(YI)가 인에이블 됨에 따라 비트라인 쌍(BL, BLB)에 로딩된 전위가 세그먼트 입출력 라인 쌍(SIO, SIOB)으로 전달되도록 한다.
즉, 본 발명에 의한 데이터 출력 회로(201)는 리드 동작시 입출력 스위치 제어신호(IOSW)를 항상 디스에이블시키는 것이 아니라, 전원전압(VDD) 레벨에 따라 가변적으로 인에이블 또는 디스에이블시키도록 구성된다.
따라서, 전원전압(VDD)의 레벨이 일정 수준(VREF) 이상이 되면 세그먼트 입출력 라인들 간의 커플링 효과를 감쇄시키기 위해 세그먼트 입출력 라인(SIO, SIOB)과 로컬 입출력 라인(LIO, LIOB)을 연결시키도록 입출력 스위치 제어신호(IOSW)를 생성한다. 결국, 세그먼트 입출력 라인(SIO, SIOB) 간의 커플링 캐패시턴스에 더하여, 세그먼트 입출력 라인(SIO, SIOB)과 로컬 입출력 라인(LIO, LIOB) 간의 커플링 캐패시턴스가 발생하고, 이러한 기생성분들이 상호 감쇄를 일으켜 세그먼트 입출력 라인(SIO, SIOB) 간의 커플링 효과를 감소시킬 수 있다.
이를 위해, 제어신호 생성부(210)는 하기 [표 1]과 같이 동작하도록, 예를 들어 OR 게이트로 구성할 수 있으나 이에 한정되는 것은 아니다.
VDD 레벨 IOSW_PRE VDD_DTC IOSW
로우 VDD L L L
하이 VDD L H H
한편, 도 4에 도시한 로컬 센스앰프(220)는 예를 들어 도 2에 도시한 구조를 채택할 수 있으나 이에 한정되는 것은 아니다.
또한, 전원전압 레벨을 검출하여 레벨 검출신호(VDD_DTC)를 생성하는 회로는 도 5와 같이 구성할 수 있다.
도 5는 본 발명에 적용되는 레벨 검출부의 일 예시도이다.
도 5에 도시한 것과 같이, 레벨 검출부(300)는 전원전압 단자(VDD)와 접지단자(VSS) 간에 직렬 접속되는 전압 분배부(R1, R2) 및, 전압 분배부(R1, R2)의 출력 전압과 기준전압(VREF)을 비교하여 레벨 검출신호(VDD_DTC)를 출력하는 비교부(310)를 포함할 수 있다.
전압 레벨을 검출하는 회로는 도 5에 도시한 회로뿐 아니라, 공지된 다양한 회로들 중에서 선택될 수 있음은 물론이다.
이상에서 설명한 반도체 장치의 데이터 출력 동작을 설명하면 다음과 같다. 이하의 설명에서 로컬 센스앰프(220)는 예를 들어 도 2에 도시한 로컬 센스앰프를 채택한 경우를 가정하여 설명한다.
액티브 명령어(ACT)에 의해 해당 워드라인(WL)이 인에이블되면 선택된 메모리 셀(MC)과 비트라인(BL) 사이에 차지 쉐어링이 일어나 비트라인(BL)과 비트라인 바(BLB) 간에 전압 차가 발생된다. 그리고 비트라인 센스앰프(230)가 인에이블되면 비트라인 쌍(BL, BLB)의 전압 차를 증폭하게 된다.
일정 시간(예를 들어, tRCD(RAS to CAS Delay)) 후 리드 명령(READ)이 활성화됨에 따라 컬럼 선택신호(YI)가 활성화되고, 이어서 로컬 센스앰프 인에이블 신호(LSAEN)가 활성화된다.
본 발명에 의한 로컬 센스앰프(220)는 제어신호 생성부(210)에서 출력되는 입출력 스위치 제어신호(IOSW)에 응답하여 세그먼트 입출력 라인(SIO, SIOB)과 로컬 입출력 라인(LIO, LIOB)을 연결 또는 분리하게 된다. 이 경우, 메모리 셀로부터 세그먼트 입출력 라인(SIO)에 전송되는 데이터의 논리 상태가 하이 레벨이고, 전원전압(VDD)이 기준전압(VREF)보다 높은 경우를 가정한다. 그러면 입출력 스위치 제어신호(IOSW)가 예를 들어 하이 레벨로 인에이블되어 스위칭부(1033)의 트랜지스터들(T1, T2)을 턴온시켜 세그먼트 입출력 라인(SIO, SIOB)과 로컬 입출력 라인(LIO, LIOB)이 연결된다. 그리고, 증폭부(1031)의 트랜지스터들(T3, T4, T5, T7)이 턴온된다.
이때, 세그먼트 입출력 라인(SIO, SIOB)과 로컬 입출력 라인(LIO, LIOB)이 연결되어 있으므로 세그먼트 입출력 라인(SIO, SIOB)에는 로컬 입출력 라인(LIO, LIOB)에 의한 기생 캐패시턴스가 발생하게 된다. 전원전압(VDD) 레벨이 높은 상황을 가정하였으므로, 세그먼트 입출력 라인 간의 기생 캐패시턴스는, 로컬 입출력 라인(LIO, LIOB)에 의한 기생 캐패시턴스에 의해 상쇄될 수 있고 따라서 로컬 센스앰프(220)가 데이터를 정확히 감지 증폭할 수 있게 된다. 아울러, 로컬 센스앰프(220)에 의해 증폭된 데이터는 로컬 입출력 라인 쌍(LIO, LIOB)에 전달되고 소정의 전위차만큼 증폭되어 외부로 출력될 수 있다.
즉, 본 발명은 데이터 리드 동작시 외부 전원전압 레벨에 따라 세그먼트 입출력 라인과 로컬 입출력 라인간의 연결 또는 분리 상태를 결정하여 커플링 현상을 제거할 수 있다. 따라서 데이터 출력 회로의 출력 마진을 극대화되어 동작 신뢰성을 향상시킬 수 있다.
한편, 도 4에는 단일 메모리 셀(MC)만을 도시하였으나, 반도체 장치(200)가 복수의 비트라인과 복수의 워드라인 간에 접속되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 구비함은 물론이다. 아울러, 도 4에는 데이터 출력 회로의 구성 중 본 발명의 요지가 되는 부분만을 나타내었으나, 데이터 출력 회로는 입출력 센스앰프, 출력 버퍼를 더 구비할 수 있다. 또한, 도 4에 도시한 반도체 장치가 제반 동작을 수행하기 위해 컨트롤러, 로우/컬럼 디코더 등을 구비할 수 있음은 자명하다 할 것이다.
이상에서 설명한 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
200 : 반도체 장치
201 : 데이터 출력 회로
210 : 제어신호 생성부
220 : 로컬 센스앰프
230 : 비트라인 센스앰프

Claims (10)

  1. 복수의 비트라인과 복수의 워드라인 간에 접속되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    비트라인에 접속되어 선택된 메모리 셀의 데이터를 증폭하여 세그먼트 입출력 라인으로 전달하는 비트라인 센스앰프;
    전원전압 레벨에 따라 입출력 스위치 제어신호의 레벨을 결정하는 제어신호 생성부; 및
    상기 세그먼트 입출력 라인과 로컬 입출력 라인 간에 접속되고, 상기 입출력 스위치 제어신호에 응답하여 상기 세그먼트 입출력 라인과 상기 로컬 입출력 라인을 연결 또는 분리하며, 상기 세그먼트 입출력 라인으로 전달된 데이터를 증폭하여 상기 로컬 입출력 라인으로 제공하는 로컬 센스앰프;
    를 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어신호 생성부는, 전치 스위칭 제어신호와, 상기 전원전압 레벨에 따라 판별되는 레벨 검출신호에 응답하여 상기 입출력 스위치 제어신호를 출력하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어신호 생성부는, 상기 전원전압 레벨이 기준전압보다 높을 경우 상기 세그먼트 입출력 라인과 상기 로컬 입출력 라인이 연결되도록 상기 입출력 스위치 제어신호의 레벨을 결정하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어신호 생성부는, 상기 전원전압 레벨이 기준전압 이하일 경우 상기 세그먼트 입출력 라인과 상기 로컬 입출력 라인이 분리되도록 상기 입출력 스위치 제어신호의 레벨을 결정하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 로컬 센스앰프는, 상기 세그먼트 입출력 라인에 로딩되는 데이터의 레벨을 감지 증폭하여 상기 로컬 입출력 라인으로 전달하는 증폭부; 및
    상기 입출력 스위치 제어신호에 응답하여 구동되며, 상기 세그먼트 입출력 라인과 상기 로컬 입출력 라인을 연결 또는 분리하는 스위칭부;
    를 포함하는 반도체 장치.
  6. 비트라인 센스앰프에 의해 감지 증폭된 데이터를 세그먼트 입출력 라인을 통해 전달받아 로컬 센스앰프로 제공하며, 입출력 스위치 제어신호에 응답하여 상기 세그먼트 입출력 라인과 로컬 입출력 라인을 연결 또는 분리하는 로컬 센스앰프; 및
    전원전압 레벨에 따라 상기 입출력 스위치 제어신호의 레벨을 결정하는 제어신호 생성부;
    를 포함하는 데이터 출력 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 로컬 센스앰프는, 상기 세그먼트 입출력 라인에 로딩되는 데이터의 레벨을 감지 증폭하여 상기 로컬 입출력 라인으로 전달하는 증폭부; 및
    상기 입출력 스위치 제어신호에 응답하여 구동되며, 상기 세그먼트 입출력 라인과 상기 로컬 입출력 라인을 연결 또는 분리하는 스위칭부;
    를 포함하는 데이터 출력 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제어신호 생성부는, 전치 스위칭 제어신호와, 상기 전원전압 레벨에 따라 판별되는 레벨 검출신호에 응답하여 상기 입출력 스위치 제어신호를 출력하는 데이터 출력 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제어신호 생성부는, 상기 전원전압 레벨이 기준전압보다 높을 경우 상기 세그먼트 입출력 라인과 상기 로컬 입출력 라인이 연결되도록 상기 입출력 스위치 제어신호의 레벨을 결정하는 데이터 출력 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제어신호 생성부는, 상기 전원전압 레벨이 기준전압 이하일 경우 상기 세그먼트 입출력 라인과 상기 로컬 입출력 라인이 분리되도록 상기 입출력 스위치 제어신호의 레벨을 결정하는 데이터 출력 회로.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102288481B1 (ko) * 2015-04-22 2021-08-10 에스케이하이닉스 주식회사 반도체 장치의 센스앰프
KR102507170B1 (ko) * 2016-02-29 2023-03-09 에스케이하이닉스 주식회사 센스 앰프 및 이를 포함하는 반도체 장치의 입/출력 회로
KR20180058478A (ko) * 2016-11-24 2018-06-01 에스케이하이닉스 주식회사 반도체 장치, 이를 포함하는 반도체 시스템 및 반도체 장치의 리드 및 라이트 동작 방법
EP3971897B1 (en) * 2020-06-19 2024-09-18 Changxin Memory Technologies, Inc. Semiconductor integrated circuit and memory

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070195625A1 (en) * 2004-07-13 2007-08-23 Sang-Bo Lee Local sense amplifier in memory device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3373534B2 (ja) * 1991-07-02 2003-02-04 株式会社東芝 半導体記憶装置
US5696730A (en) * 1996-06-13 1997-12-09 Waferscale Integration Inc. First read cycle circuit for semiconductor memory
DE19929095B4 (de) * 1998-06-29 2005-12-08 Fujitsu Ltd., Kawasaki Halbleiterspeichervorrichtung mit übersteuertem Leseverstärker und Halbleitervorrichtung
JP2000100172A (ja) * 1998-07-22 2000-04-07 Mitsubishi Electric Corp 半導体記憶装置
JP2002258955A (ja) * 2001-02-27 2002-09-13 Toshiba Corp 半導体装置
KR100425476B1 (ko) 2001-12-05 2004-03-30 삼성전자주식회사 안정적인 입출력라인 센싱제어 스킴을 갖는 반도체메모리장치 및 이의 센싱제어 방법
US7333378B2 (en) * 2002-09-18 2008-02-19 Samsung Electronics Co., Ltd Memory device that recycles a signal charge
US7061817B2 (en) * 2004-06-30 2006-06-13 Micron Technology, Inc. Data path having grounded precharge operation and test compression capability
KR100596436B1 (ko) * 2004-07-29 2006-07-05 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 테스트 방법
KR100642636B1 (ko) * 2004-07-30 2006-11-10 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 라인 배치 방법
KR100555568B1 (ko) * 2004-08-03 2006-03-03 삼성전자주식회사 온/오프 제어가 가능한 로컬 센스 증폭 회로를 구비하는반도체 메모리 장치
KR100755370B1 (ko) * 2006-04-17 2007-09-04 삼성전자주식회사 반도체 메모리 장치
JP4965981B2 (ja) * 2006-11-30 2012-07-04 株式会社東芝 半導体記憶装置
KR20110004164A (ko) * 2009-07-07 2011-01-13 삼성전자주식회사 반도체 메모리 장치
KR20110004084A (ko) * 2009-07-07 2011-01-13 삼성전자주식회사 반도체 장치
US8081530B2 (en) * 2010-02-26 2011-12-20 Elite Semiconductor Memory Technology Inc. Semiconductor memory device and associated local sense amplifier
KR101143471B1 (ko) * 2010-07-02 2012-05-11 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
KR101198136B1 (ko) * 2010-07-05 2012-11-12 에스케이하이닉스 주식회사 반도체 장치의 데이터 전달 회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070195625A1 (en) * 2004-07-13 2007-08-23 Sang-Bo Lee Local sense amplifier in memory device

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