KR102288481B1 - 반도체 장치의 센스앰프 - Google Patents

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Abstract

본 기술은 반도체 장치의 센스앰프를 개시한다. 본 기술의 일 실시예에 따른 반도체 장치의 센스앰프는 크로스 커플드 래치 형태로 비트라인 쌍의 신호를 감지 및 증폭하는 PMOS 래치 트랜지스터 및 NMOS 래치 트랜지스터; 및 상기 PMOS 래치 트랜지스터 및 상기 NMOS 래치 트랜지스터에 의해 증폭된 데이터 신호를 컬럼제어신호(Yi)에 따라 출력하며, 상기 PMOS 래치 트랜지스터와 웰 영역을 공유하는 Yi 트랜지스터를 포함할 수 있다.

Description

반도체 장치의 센스앰프{SENSE-AMP OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 센스앰프에 관한 것으로, 보다 상세하게는 비트라인 센스앰프에서 증폭된 신호를 컬럼제어신호(Yi)에 따라 로컬 센스앰프에 출력하는 트랜지스터를 PMOS 트랜지스터로 구현시 센스앰프가 차지하는 면적을 최소화할 수 있는 센스앰프의 배치 구조에 관한 것이다.
반도체 메모리 장치는 메모리셀에 저장되어 있는 데이터를 감지 증폭하여 출력하는 센스앰프 회로를 구비한다.
통상의 비트라인 센스앰프의 센싱 기법은 차동 쌍 센싱(Differential pair sensing)으로서, 가장 보편적으로 사용되는 센스앰프는 크로스 커플드 래치형(Cross-coupled latch) 센스앰프이다.
도 1은 폴디드(folded)형 비트라인 구조에 대응하는 통상의 크로스 커플드(cross-coupled) 래치형 센스 앰프부의 구성을 보여주는 회로도이다.
센스 앰프는 전원공급신호(SAP, SAN)에 의해 동작하며 비트라인 쌍(BL, /BL)의 신호 차이를 센싱 및 증폭하는 비트라인 센스앰프(2), 센스앰프가 동작하지 않을 때에 출력되는 프리차지신호(BLEQ)에 의해 인에이블되어 비트라인 프리차지 전압(VBLP)으로 비트라인 쌍(BL, /BL)을 프리차지 하는 프리차지부(4), 프리차지신호(BLEQ)에 의해 인에이블되어 비트라인 쌍(BL, /BL)의 전압 레벨을 같게 해주는 등가부(6) 및 비트라인 센스앰프(2)에 의해 증폭된 데이터 신호를 컬럼제어신호(Yi)에 따라 세그먼트 입출력 라인(SIO, SIOB)으로 출력하는 데이터 출력부(8)를 포함한다. 세그먼트 입출력 라인(SIO, SIOB)의 신호는 로컬 센스앰프(LSA)(미도시)에서 증폭되어 로컬 입출력 라인으로 출력된다.
이때, 도 1은 센스 앰프(1)의 구성을 회로적으로 나타낸 것일 뿐 실제 구성은 제조사 또는 메모리 장치의 사양에 따라 달라질 수 있다.
이러한 센스 앰프(1)에서 데이터 출력부(8)는 NMOS 트랜지스터로 구성되어 있으나 라이트 타임(tWR) 열화 특성을 개선하기 위해 데이터 출력부(8)의 NMOS 트랜지스터를 PMOS 트랜지스터로 대체하고자 하는 방안이 연구되고 있다.
그런데 데이터 출력부(8)의 트랜지스터를 PMOS 트랜지스터로 구현하는 경우, 트랜지스터 타입의 변경으로 인해 센스앰프가 차지하는 면적이 증가하는 문제가 발생하게 된다.
본 발명은 비트라인 센스앰프에서 증폭된 신호를 컬럼제어신호(Yi)에 따라 로컬 센스앰프에 출력하는 트랜지스터를 PMOS 트랜지스터로 구현하더라도 센스앰프가 차지하는 면적이 증가되지 않도록 할 수 있는 배치 구조를 제공하고자 한다.
본 발명의 일 실시예에 따른 반도체 장치의 센스앰프는 크로스 커플드 래치 형태로 비트라인 쌍의 신호를 감지 및 증폭하는 PMOS 래치 트랜지스터들 및 NMOS 래치 트랜지스터들; 및 상기 PMOS 래치 트랜지스터들 및 상기 NMOS 래치 트랜지스터들에 의해 증폭된 데이터 신호를 컬럼제어신호(Yi)에 따라 출력하며, 상기 PMOS 래치 트랜지스터들과 웰 영역을 공유하는 Yi 트랜지스터들을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치의 센스앰프는 크로스 커플드 래치 형태로 비트라인 쌍의 신호를 감지 및 증폭하는 제 1 비트라인 센스앰프 및 제 2 비트라인 센스앰프; 상기 제 1 비트라인 센스앰프에서 증폭된 데이터 신호를 컬럼제어신호(Yi)에 따라 세그먼트 입출력 라인에 출력하며, 상기 제 1 비트라인 센스앰프의 일측에 배치되는 제 1 Yi 트랜지스터들; 상기 제 2 비트라인 센스앰프에서 증폭된 데이터 신호를 컬럼제어신호(Yi)에 따라 세그먼트 입출력 라인에 출력하며, 상기 제 2 비트라인 센스앰프의 타측에 배치되는 제 2 Yi 트랜지스터들; 및 상기 세그먼트 입출력 라인의 데이터 신호를 증폭하여 로컬 입출력 라인에 출력하며, 상기 제 1 Yi 트랜지스터들과 제 1 셀 영역 사이에 배치되는 로컬 센스앰프를 포함할 수 있다. 이때, 상기 제 1 비트라인 센스앰프 및 상기 제 2 비트라인 센스앰프는 상기 제 1 Yi 트랜지스터들과 상기 제 2 Yi 트랜지스터들 사이에 배치될 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 비트라인 센스앰프에서 증폭된 신호를 컬럼제어신호(Yi)에 따라 로컬 센스앰프에 출력하는 트랜지스터를 PMOS 트랜지스터로 구현하더라도 센스앰프가 차지하는 면적이 증가되지 않도록 할 수 있다.
도 1은 폴디드(folded)형 비트라인 구조에 대응하는 통상의 크로스 커플드(cross-coupled) 래치형 센스 앰프부의 구성을 보여주는 회로도.
도 2는 본 발명의 일 실시예에 따른 센스앰프의 배치 구조를 간략하게 나타낸 평면도.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 2는 본 발명의 일 실시예에 따른 센스앰프의 배치 구조를 간략하게 나타낸 평면도이다.
본 실시예에 따른 센스앰프는 비트라인 쌍(BL, /BL)의 전압 레벨을 같게 해주는 등가 트랜지스터들(EQ)이 중앙부에 배치되고, 등가 트랜지스터들(EQ)의 양측에는 전원공급신호(SAP, SAN)에 의해 동작하며 크로스 커플드 래치 형태로 비트라인 센스앰프를 구성하는 래치 트랜지스터들(SAN Latch_1, SAP Latch_1, SAN Latch_2, SAP Latch_2)이 배치된다. 이때, 전원공급신호(SAN)를 인가받는 NMOS 래치 트랜지스터들(SAN Latch_1, SAN Latch_2)은 전원공급신호(SAP)를 인가받는 PMOS 래치 트랜지스터들(SAP Latch_1, SAP Latch_2) 보다 등가 트랜지스터들(EQ)과 인접하게 배치된다. 즉, NMOS 래치 트랜지스터들(SAN Latch_1, SAN Latch_2)은 등가 트랜지스터들(EQ)과 PMOS 래치 트랜지스터들(SAP Latch_1, SAP Latch_2) 사이에 배치된다.
PMOS 래치 트랜지스터들(SAP Latch_1, SAP Latch_2)의 다른 일측에는 비트라인 센스앰프에서 증폭된 셀 데이터를 컬럼제어신호(Yi)에 따라 선택적으로 세그먼트 입출력 라인(SIO, SIOB)에 출력하는 Yi 트랜지스터들(Yi PMOS_1, Yi PMOS_2)이 이웃하게 배치된다. 그리고, Yi 트랜지스터들(Yi PMOS_1, Yi PMOS_2)과 셀 영역들(CELL_1, CELL_2) 사이의 영역들 중 어느 한 영역에는 세그먼트 입출력 라인(SIO, SIOB)의 데이터 신호를 증폭하여 로컬 입출력 라인에 출력하는 로컬 센스앰프(LSA)가 배치된다.
이처럼 본 실시예에서는 Yi 트랜지스터들(Yi PMOS_1, Yi PMOS_2)이 PMOS 트랜지스터로 구현되며, 특히 PMOS 래치 트랜지스터들(SAP Latch_1, SAP Latch_2)과 Yi 트랜지스터들(Yi PMOS_1, Yi PMOS_2)이 서로 이웃하게 배치된다.
즉, 종래에 Yi 트랜지스터가 NMOS 트랜지스터로 구현되는 경우에는 Yi 트랜지스터가 셀 영역(CELL)에 이웃하게 배치되고, Yi 트랜지스터와 래치 트랜지스터(SAP Latch) 사이에 로컬 센스앰프(LSA)가 배치되었다. 그러나, 본 실시예에서와 같이 Yi 트랜지스터를 PMOS 트랜지스터로 구현하게 되면, Yi 트랜지스터(Yi PMOS)는 PMOS 타입인 반면에 셀 영역(CELL)의 트랜지스터들은 NMOS 타입이므로 Yi 트랜지스터(Yi PMOS)와 셀 영역(CELL) 영역 사이에 충분한 공간을 확보해야 하며, 이로인해 센스앰프가 차지하는 면적이 상대적으로 넓어지게 된다. 따라서, 본 실시예에서는 Yi 트랜지스터(Yi PMOS)의 위치를 변경하여 Yi 트랜지스터(Yi PMOS)를 같은 타입의 래치 트랜지스터(SAP Latch)와 이웃하게 배치하고 로컬 센스앰프(LSA)를 셀 영역(CELL)에 이웃하게 배치한다. 이러한 배치 구조를 통해, Yi 트랜지스터(Yi PMOS)의 웰(N WELL) 영역과 래치 트랜지스터(SAP Latch)의 웰(N WELL) 영역을 일체화(Merge)하여 서로 공유할 수 있도록 함으로써 Yi 트랜지스터가 PMOS로 구현되더라도 센스앰프의 전체 면적이 증가되지 않도록 할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
EQ : 등가 트랜지스터
SAN Latch : 비트라인 센스앰프의 NMOS 래치 트랜지스터
SAP Latch : 비트라인 센스앰프의 PMOS 래치 트랜지스터
Yi PMOS : Yi PMOS 트랜지스터
LSA : 로컬 센스앰프

Claims (12)

  1. 크로스 커플드 래치 형태로 비트라인 쌍의 신호를 감지 및 증폭하는 PMOS 래치 트랜지스터들 및 NMOS 래치 트랜지스터들; 및
    상기 PMOS 래치 트랜지스터들 및 상기 NMOS 래치 트랜지스터들에 의해 증폭된 데이터 신호를 컬럼제어신호(Yi)에 따라 출력하며, 상기 PMOS 래치 트랜지스터들과 웰 영역을 공유하는 Yi 트랜지스터들을 포함하는 반도체 장치의 센스앰프.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 Yi 트랜지스터들은
    상기 PMOS 래치 트랜지스터들과 이웃하게 배치되는 것을 특징으로 하는 반도체 장치의 센스앰프.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 Yi 트랜지스터들에서 출력된 데이터 신호를 증폭하며, 상기 Yi 트랜지스터들과 셀 영역 사이에 배치되는 로컬 센스앰프를 더 포함하는 것을 특징으로 하는 반도체 장치의 센스앰프.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3항에 있어서, 상기 Yi 트랜지스터들은
    상기 PMOS 래치 트랜지스터들과 상기 로컬 센스앰프 사이에 배치되는 것을 특징으로 하는 반도체 장치의 센스앰프.
  5. 삭제
  6. 삭제
  7. 크로스 커플드 래치 형태로 비트라인 쌍의 신호를 감지 및 증폭하는 제 1 비트라인 센스앰프 및 제 2 비트라인 센스앰프;
    상기 제 1 비트라인 센스앰프에서 증폭된 데이터 신호를 컬럼제어신호(Yi)에 따라 세그먼트 입출력 라인에 출력하며, 상기 제 1 비트라인 센스앰프의 일측에 배치되는 제 1 Yi 트랜지스터들;
    상기 제 2 비트라인 센스앰프에서 증폭된 데이터 신호를 컬럼제어신호(Yi)에 따라 세그먼트 입출력 라인에 출력하며, 상기 제 2 비트라인 센스앰프의 타측에 배치되는 제 2 Yi 트랜지스터들; 및
    상기 세그먼트 입출력 라인의 데이터 신호를 증폭하여 로컬 입출력 라인에 출력하며, 상기 제 1 Yi 트랜지스터들과 제 1 셀 영역 사이에 배치되는 로컬 센스앰프를 포함하며,
    상기 제 1 비트라인 센스앰프 및 상기 제 2 비트라인 센스앰프는 상기 제 1 Yi 트랜지스터들과 상기 제 2 Yi 트랜지스터들 사이에 배치되는 반도체 장치의 센스앰프.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7항에 있어서, 상기 제 1 비트라인 센스앰프는
    제 1 NMOS 래치 트랜지스터들; 및
    상기 제 1 NMOS 래치 트랜지스터의 일측에 배치되는 제 1 PMOS 래치 트랜지스터들을 포함하며,
    상기 제 2 비트라인 센스앰프는
    상기 제 1 NMOS 래치 트랜지스터들의 타측에 배치되는 제 2 NMOS 래치 트랜지스터들; 및
    상기 제 2 NMOS 래치 트랜지스터들의 타측에 배치되는 제 2 PMOS 래치 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 장치의 센스앰프.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서, 상기 제 1 Yi 트랜지스터들은
    상기 제 1 PMOS 래치 트랜지스터들과 이웃하게 상기 제 1 PMOS 래치 트랜지스터들과 상기 로컬 센스앰프 사이에 배치되는 것을 특징으로 하는 반도체 장치의 센스앰프.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서, 상기 제 1 Yi 트랜지스터들은
    상기 제 1 PMOS 래치 트랜지스터들과 웰 영역을 공유하는 것을 특징으로 하는 반도체 장치의 센스앰프.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서, 상기 제 2 Yi 트랜지스터들은
    상기 제 2 PMOS 래치 트랜지스터들과 이웃하게 상기 제 2 PMOS 래치 트랜지스터들과 제 2 셀 영역 사이에 배치되는 것을 특징으로 하는 반도체 장치의 센스앰프.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 제 2 Yi 트랜지스터들은
    상기 제 2 PMOS 래치 트랜지스터들과 웰 영역을 공유하는 것을 특징으로 하는 반도체 장치의 센스앰프.
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