KR20090099708A - 반도체 메모리 소자 - Google Patents

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KR20090099708A KR1020080024859A KR20080024859A KR20090099708A KR 20090099708 A KR20090099708 A KR 20090099708A KR 1020080024859 A KR1020080024859 A KR 1020080024859A KR 20080024859 A KR20080024859 A KR 20080024859A KR 20090099708 A KR20090099708 A KR 20090099708A
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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 코어 영역 회로에 관한 것이다. 본 발명은 리드 동작시 데이터 버스의 전압 레벨이 비트라인으로 역류하여 데이터 오류를 유발하는 것을 방지할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명에서는 리드 동작시 데이터가 비트라인에서 데이터 버스로 전달된 후 데이터 버스와 비트라인 감지증폭기의 연결 경로를 끊어 줄 수 있는 데이터 버스 연결 제어부를 추가하였다. 이 경우, 데이터 버스로부터 비트라인으로 코어전압이 역류하는 현상을 방지할 수 있다.
비트라인 감지증폭기, 컬럼 선택부, 코어전압, 역류, 턴오프

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 코어 영역 회로에 관한 것이다.
DRAM을 비롯한 대부분의 반도체 메모리 소자는 비트라인에 실린 미약한 데이터 신호를 감지하기 위하여 비트라인 감지증폭기를 사용하고 있다. 한편, 반도체 메모리 소자에서 메모리 셀이 배치되어 있는 코어 영역은 메모리 셀 어레이와 비트라인 감지증폭기 어레이가 컬럼 방향으로 반복적으로 배치되는 구조를 가진다. 즉, 하나의 비트라인 감지증폭기 어레이를 중심으로 그 상/하부에는 항상 메모리 셀 어레이가 존재하게 되고, 이에 비트라인 감지증폭기의 효율을 극대화하고 칩 면적을 줄이기 위하여 하나의 비트라인 감지증폭기가 그 상/하부의 메모리 셀 어레이에 공통으로 사용되는 공유 비트라인 감지증폭기 구조가 일반화되어 있다.
도 1은 종래기술에 따른 공유 비트라인 감지증폭기 구조를 가진 DRAM 코어 영역의 일부 구성을 나타낸 회로도이다.
도 1은 공유 비트라인 감지증폭기 구조를 가진 DRAM 코어의 일부 구성을 나타낸 회로도이다.
도 1을 참조하면, 비트라인 감지증폭기(BLSA)는 여러 가지 형태로 구현되고 있지만, 통상 풀업 전원라인(RTO 라인)과 비트라인 쌍(BL, BLb) 사이에 연결된 2개의 PMOS 트랜지스터와 풀다운 전원라인(Sb 라인)과 비트라인 쌍(BL, BLb) 사이에 연결된 2개의 NMOS 트랜지스터로 구현된다.
한편, 전술한 바와 같이 비트라인 감지증폭기(BLSA)는 그 상부에 배치된 셀 어레이 0 블럭과 그 하부에 배치된 셀 어레이 1 블럭에 공유되며, 비트라인 감지증폭기(BLSA)와 메모리 셀 어레이 사이에는 비트라인 분리부, 비트라인 이퀄라이즈부, 비트라인 프리차지부, 컬럼 선택부 등이 배치된다.
먼저, 비트라인 감지증폭기(BLSA)와 셀 어레이 0 블럭 사이에는, 상부 비트라인 분리신호(BISH)에 제어 받아 상부 비트라인 쌍(BLU, BLbU)과 비트라인 감지증폭기(BLSA)를 연결/분리하기 위한 NMOS 트랜지스터(m1, m2)와, 비트라인 이퀄라이즈 신호(BLEQ)에 제어 받아 비트라인 쌍(BL, BLb)을 비트라인 프리차지 전압(VBLP, 통상 Vcore/2 레벨임)으로 프리차지하기 위한 NMOS 트랜지스터(m3, m4)와, 비트라인 이퀄라이즈 신호(BLEQ)에 제어 받아 상부 비트라인 쌍(BLU, BLbU)을 이퀄라이즈하기 위한 NMOS 트랜지스터(m0)가 구비된다.
그리고, 비트라인 감지증폭기(BLSA)와 셀 어레이 1 블럭 사이에는, 하부 비트라인 분리신호(BISL)에 제어 받아 하부 비트라인 쌍(BLD, BLbD)과 비트라인 감지증폭기(BLSA)를 연결/분리하기 위한 NMOS 트랜지스터(m5, m6)와, 비트라인 이퀄라 이즈 신호(BLEQ)에 제어 받아 하부 비트라인 쌍(BLD, BLbD)을 이퀄라이즈하기 위한 NMOS 트랜지스터(m7), 그리고 컬럼 선택신호(CY)에 제어 받아 비트라인 쌍(BL, BLb)과 세그먼트 데이터 버스 쌍(SIO, SIOb)을 선택적으로 연결하기 위한 두 개의 NMOS 트랜지스터(m8, m9)가 구비된다.
리드 명령이 인가되면 컬럼 선택신호(CY)가 논리레벨 하이로 펄싱하여 NMOS 트랜지스터(m8, m9)가 턴온되고, 이에 따라 비트라인 감지증폭기(BLSA)에 의해 증폭된 데이터가 세그먼트 데이터 버스(SIO, SIOB)로 전달된다.
그런데 이 과정에서 세컨드 리드 페일(2nd Read Fail) 문제가 발생할 수 있다.
즉, 비트라인 감지증폭기(BLSA)에 의해 증폭된 비트라인 데이터가 컬럼 선택부의 NMOS 트랜지스터(m8, m9)를 거쳐 세그먼트 데이터 버스(SIO, SIOB)로 전달될 때 세그먼트 데이터 버스(SIO, SIOB)의 프리차지 레벨인 코어전압(VCORE)이 NMOS 트랜지스터(m8, m9)를 통해 역류하여 이미 '0'을 나타내는 접지전압(VSS)으로 증폭된 비트라인 데이터의 전압 레벨을 상승시키고 비트라인 감지증폭기(BLSA)가 이를 반전 데이터('1'을 나타내는 코어전압(Vcore) 레벨)로 재증폭하여 잘못된 데이터가 셀에 재저장되는 오류를 유발하게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리드 동작시 데이터 버스의 전압 레벨이 비트라인으로 역류하여 데이터 오류를 유발하는 것을 방지할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 비트라인에 실린 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭수단; 컬럼 선택신호에 응답하여 상기 비트라인과 데이터 버스를 선택적으로 연결하기 위한 컬럼 선택수단; 및 상기 컬럼 선택신호의 활성화 시점으로부터 일정 시간 이후에 상기 데이터 버스와 상기 비트라인 감지증폭수단의 연결 경로를 끊어 주기 위한 데이터 버스 연결 제어수단을 구비하는 반도체 메모리 소자가 제공된다.
본 발명에서는 리드 동작시 데이터가 비트라인에서 데이터 버스로 전달된 후 데이터 버스와 비트라인 감지증폭기의 연결 경로를 끊어 줄 수 있는 데이터 버스 연결 제어부를 추가하였다. 이 경우, 데이터 버스로부터 비트라인으로 코어전압이 역류하는 현상을 방지할 수 있다.
전술한 본 발명은 리드 동작시 데이터 버스로부터 비트라인으로 코어전압이 역류하는 현상을 방지함으로써 접지전압으로 증폭된 비트라인의 전위 상승을 억제하여 데이터 오류를 방지할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2는 본 발명의 일 실시예에 따른 DRAM 코어 영역의 일부 구성을 도시한 회로도이다.
도 2를 참조하면, 본 실시예에 따른 DRAM 코어 영역에는 종래기술과 마찬가지로 셀 어레이 0 블럭과 셀 어레이 1 블럭에 공유된 비트라인 감지증폭기(BLSA)와, 비트라인 분리부, 비트라인 이퀄라이즈부, 비트라인 프리차지부, 컬럼 선택부 등이 배치된다.
한편, 본 실시예의 경우, 종래기술과 비교하여 리드 동작시 데이터가 비트라인에서 데이터 버스로 전달된 후 데이터 버스와 비트라인 감지증폭기의 연결 경로를 끊어 주기 위한 데이터 버스 연결 제어부(100)를 추가로 구비하고 있다.
먼적, 비트라인 감지증폭기(BLSA)는 여러 가지 형태로 구현될 수 있지만, 통상 풀업 전원라인(RTO 라인)과 비트라인 쌍(BL, BLb) 사이에 연결된 2개의 PMOS 트랜지스터와 풀다운 전원라인(Sb 라인)과 비트라인 쌍(BL, BLb) 사이에 연결된 2개의 NMOS 트랜지스터로 구현된다.
그리고, 비트라인 분리부는 비트라인 감지증폭기(BLSA)와 셀 어레이 0 블럭 사이에 배치되며 상부 비트라인 분리신호(BISH)에 제어를 받아 상부 비트라인 쌍(BLU, BLbU)과 비트라인 감지증폭기(BLSA)를 연결 또는 분리하기 위한 NMOS 트랜지스터(m1, m2)와, 비트라인 감지증폭기(BLSA)와 셀 어레이 1 블럭 사이에 배치되며 하부 비트라인 분리신호(BISL)에 제어를 받아 하부 비트라인 쌍(BLD, BLbD)과 비트라인 감지증폭기(BLSA)를 연결 또는 분리하기 위한 NMOS 트랜지스터(m5, m6)로 구현된다.
또한, 비트라인 이퀄라이즈부는 비트라인 이퀄라이즈 신호(BLEQ)에 제어를 받아 상부 비트라인 쌍(BLU, BLbU)을 이퀄라이즈 하기 위한 NMOS 트랜지스터(m0)와, 비트라인 이퀄라이즈 신호(BLEQ)에 제어를 받아 하부 비트라인 쌍(BL, BLb)을 이퀄라이즈 하기 위한 NMOS 트랜지스터(m7)로 구현된다.
또한, 비트라인 프리차지부는 비트라인 이퀄라이즈 신호(BLEQ)에 제어를 받아 비트라인 쌍(BL, BLb)을 비트라인 프리차지 전압(VBLP)으로 프리차지하기 위한 NMOS 트랜지스터(m3, m4)를 구비한다.
또한, 본 실시예에 따른 컬럼 선택부는 세그먼트 데이터 버스 쌍(SIO, SIOB)과 비트라인 쌍(BL, BLb)을 선택적으로 연결하기 위한 NMOS 트랜지스터(m8, m9)를 구비한다.
한편, 데이터 버스 연결 제어부(100)는 세그먼트 데이터 버스 쌍(SIO, SIOB)에 삽입되며 컬럼 선택신호(CY)를 게이트 입력으로 하는 NMOS 트랜지스터(m10, m11)와, 컬럼 선택신호(CY)를 입력으로 하는 인버터(INV)와, 인버터(INV)의 출력신 호를 게이트 입력으로 하며 접지전압단(VSS)과 컬럼 선택신호(CY) 입력단 사이에 접속된 PMOS 트랜지스터(m12)를 구비한다.
먼저, 액티브 커맨드가 인가되면 차지 쉐어링 및 비트라인 감지증폭기(BLSA)에 의한 증폭 동작이 이루어져 비트라인 쌍(BL, BLb)은 코어전압(Vcore)과 접지전압 레벨로 증폭된다.
이 상태에서 리드 커맨드가 인가되면, 이를 받아서 컬럼 선택신호(CY)가 논리레벨 하이로 펄싱하게 된다. 이에 따라 컬럼 선택부의 NMOS 트랜지스터(m8, m9)와 세그먼트 데이터 버스 쌍(SIO, SIOB)에 삽입된 NMOS 트랜지스터(m10, m11)가 동시에 턴온되어 비트라인 데이터가 세그먼트 데이터 버스 쌍(SIO, SIOb)으로 전달된다.
한편, 컬럼 선택신호(CY)는 인버터(INV)를 통해 반전되어 PMOS 트랜지스터(m12)를 턴온시키고, 이에 따라 NMOS 트랜지스터(m10, m11)가 턴오프되어 세그먼트 데이터 버스 쌍(SIO, SIOb)과 비트라인 감지증폭기(BLSA)의 연결 경로를 끊어준다. 이로써 세그먼트 데이터 버스 쌍(SIO, SIOb)의 코어전압(Vcore) 레벨이 접지전압(VSS)으로 증폭된 비트라인에 영향을 미치지 못하게 되어 데이터가 반전되는 현상을 방지할 수 있다. 한편, PMOS 트랜지스터(m12)를 충분히 큰 사이즈로 설계해야 NMOS 트랜지스터(m10, m11)를 턴오프시킬 수 있다.
한편, 이후 컬럼 선택신호(CY)가 논리레벨 로우로 비활성화되면 컬럼 선택부의 NMOS 트랜지스터(m8, m9)까지 턴오프되어 세그먼트 데이터 버스 쌍(SIO, SIOb)과 비트라인 감지증폭기(BLSA)의 연결 경로가 완전히 끊어지게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시예에서 사용된 트랜지스터들은 제어신호의 액티브 극성에 따라 그 종류가 달라질 수 있다.
도 1은 종래기술에 따른 공유 비트라인 감지증폭기 구조를 가진 DRAM 코어 영역의 일부 구성을 나타낸 회로도이다.
도 2는 본 발명의 일 실시예에 따른 DRAM 코어 영역의 일부 구성을 도시한 회로도이다.
*도면의 주요 부분에 대한 부호의 설명
BLSA : 비트라인 감지증폭기
BLEQ : 비트라인 이퀄라이즈 신호
VBLP : 비트라인 프리차지 전압
BISH : 상위 비트라인 분리 신호
BISL : 하위 비트라인 분리 신호

Claims (2)

  1. 비트라인에 실린 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭수단;
    컬럼 선택신호에 응답하여 상기 비트라인과 데이터 버스를 선택적으로 연결하기 위한 컬럼 선택수단; 및
    상기 컬럼 선택신호의 활성화 시점으로부터 일정 시간 이후에 상기 데이터 버스와 상기 비트라인 감지증폭수단의 연결 경로를 끊어 주기 위한 데이터 버스 연결 제어수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 데이터 버스 연결 제어수단은,
    상기 데이터 버스에 삽입되며 상기 컬럼 선택신호를 게이트 입력으로 하는 NMOS 트랜지스터;
    상기 컬럼 선택신호를 반전시키기 위한 인버터; 및
    상기 인버터의 출력신호를 게이트 입력으로 하며 접지전압단과 컬럼 선택신호 입력단 사이에 접속된 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
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US9524758B2 (en) 2015-04-06 2016-12-20 SK Hynix Inc. Memory device and operation method thereof

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