KR20110096616A - 비트라인 센스 앰프 및 이를 포함하는 메모리 코어 - Google Patents

비트라인 센스 앰프 및 이를 포함하는 메모리 코어 Download PDF

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KR20110096616A
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Abstract

비트라인 센스 앰프는 프리센싱부 및 증폭부를 포함한다. 프리센싱부는 제1 비트라인의 전압 레벨의 변화 및 적어도 하나의 프리센싱 전원전압에 기초하여 제2 비트라인의 전압을 제어하여 프리센싱(pre-sensing) 동작을 수행한다. 증폭부는 제1 전원 전압 및 제2 전원 전압에 기초하여 상기 프리센싱 동작 후의 상기 제1 비트라인과 상기 제2 비트라인의 전압차를 증폭하여 주증폭 동작을 수행한다. 비트라인 센스 앰프는 별도의 프리센싱 전원전압을 사용하여 제1 비트라인과 제2 비트라인의 전압 레벨의 차이를 효과적으로 증폭시킬 수 있다.

Description

비트라인 센스 앰프 및 이를 포함하는 메모리 코어{Bit line sense amplifier and memory core including the same}
본 발명은 센싱 기술에 관한 것으로서, 더욱 상세하게는 반도체 장치의 비트라인의 전압을 센싱하는 비트라인 센스 앰프 및 이를 포함하는 메모리 코어에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하는 데 사용된다. RAM(Random Access Memory)은 휘발성 메모리 장치로서 주로 컴퓨터의 메인 메모리 장치로 사용된다. DRAM(Dynamic Random Access Memory)은 RAM의 일종으로서 휘발성이며 메모리 셀들로 구성되어 있다. 메모리 셀들에 저장된 데이터를 효율적으로 감지하기 위해서 비트라인과 상보 비트라인은 프리차지 전압으로 프리차지되며, 그 후에 전하 공유(charge sharing) 동작이 수행되어 비트라인의 전압 레벨과 상보 비트라인의 전압 레벨의 차이가 발생한다. 센스 앰프는 상기와 같은 입력전압차, 즉 비트라인과 상보 비트라인의 전압차(dVBL)를 증폭하여 메모리 셀들에 저장된 데이터를 감지한다.
최근에는 소자의 집적화로 인해 DRAM에 공급되는 공급전압의 레벨은 점점 낮아지는 반면, 하나의 센스 앰프에 연결되는 메모리 셀의 개수는 점점 증가함으로써, 상기 전하 공유 동작이 수행된 이후의 비트라인과 상보 비트라인의 전압차는 점점 감소한다. 따라서 센스 앰프를 안정적으로 동작시키기 위해 상기 비트라인과 상보 비트라인의 전압차를 추가적으로 확보할 필요가 있다.
종래에는 상기 비트라인과 상보 비트라인의 전압차를 추가적으로 확보하기 위해 서로 다른 문턱 전압을 가지는 서로 다른 종류의 트랜지스터를 사용하였다. 즉, 종래의 비트라인 센스 앰프는 제1 문턱전압을 가지는 트랜지스터를 사용하여 상기 입력전압차를 1차 증폭하고, 제1 문턱전압보다 높은 제2 문턱전압을 가지는 트랜지스터를 사용하여 상기 1차 증폭된 전압차를 2차 증폭하였다. 그러나 상기와 같이 서로 다른 종류의 트랜지스터를 사용하는 경우, 제조 공정 및 제조 비용이 증가하고 반도체 장치에서 비트라인 센스 앰프가 차지하는 면적이 증가하는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 별도의 프리센싱 전원전압에 기초하여 프리센싱(pre-sensing) 동작을 수행하는 비트라인 센스 앰프를 제공하는 것이다.
본 발명의 다른 목적은 상기 비트라인 센스 앰프를 포함하는 메모리 코어를 제공하는 것이다.
본 발명의 또 다른 목적은 별도의 프리센싱 전원전압에 기초하여 프리센싱 동작을 수행하는 비트라인 센싱 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 비트라인 센스 앰프는 프리센싱부 및 증폭부를 포함한다. 상기 프리센싱부는 제1 비트라인의 전압 레벨의 변화 및 적어도 하나의 프리센싱 전원전압에 기초하여 제2 비트라인의 전압을 제어하여 프리센싱(pre-sensing) 동작을 수행한다.
일 실시예에서, 상기 프리센싱부는 상기 제1 비트라인의 전압 레벨의 변화를 감지하여 상기 제2 비트라인에 상기 적어도 하나의 프리센싱 전원전압을 인가시켜 상기 제2 비트라인의 전압을 제어할 수 있다.
상기 프리센싱부는 상기 변화된 제1 비트라인의 전압 레벨이 상기 제2 비트라인의 전압 레벨보다 높은 경우, 상기 제2 비트라인에 상기 적어도 하나의 프리센싱 전원전압을 인가시키고, 상기 변화된 제1 비트라인의 전압 레벨이 상기 제2 비트라인의 전압 레벨보다 낮은 경우, 상기 제2 비트라인의 전압 레벨을 유지시킬 수 있다.
상기 프리센싱부는 상기 변화된 제1 비트라인의 전압 레벨이 상기 제2 비트라인의 전압레벨보다 높은 경우, 상기 제2 비트라인에 상기 적어도 하나의 프리센싱 전원전압 중 제1 프리센싱 전원전압을 인가시키고, 상기 변화된 제1 비트라인의 전압 레벨이 상기 제2 비트라인의 전압레벨보다 낮은 경우, 상기 제2 비트라인에 상기 적어도 하나의 프리센싱 전원전압 중 제2 프리센싱 전원전압을 인가시킬 수 있다.
일 실시예에서, 상기 프리센싱부는 프리센싱 전원전압 제공부 및 스위치부를 포함할 수 있다.
상기 프리센싱 전원전압 제공부는 적어도 하나의 인에이블 신호에 기초하여 상기 적어도 하나의 프리센싱 전원전압을 제공할 수 있다. 상기 스위치부는 상기 제1 비트라인의 전압 레벨의 변화에 기초하여 상기 적어도 하나의 프리센싱 전원전압을 상기 제2 비트라인에 인가시킬 수 있다.
상기 스위치부는 상기 제1 비트라인과 연결된 메모리 셀의 데이터가 제1 논리 상태인 경우, 상기 프리센싱 전원전압 제공부를 상기 제2 비트라인에 연결시키고, 상기 메모리 셀의 데이터가 제2 논리 상태인 경우, 상기 프리센싱 전원전압 제공부를 상기 제2 비트라인으로부터 분리시킬 수 있다.
상기 스위치부 및 상기 증폭부는 복수의 트랜지스터들을 공유할 수 있다. 이 경우, 상기 복수의 트랜지스터들에 상기 적어도 하나의 프리센싱 전원전압이 인가되는 경우, 상기 복수의 트랜지스터들은 상기 스위치부로 동작하고, 상기 복수의 트랜지스터들에 상기 제1 전원 전압 또는 상기 제2 전원 전압이 인가되는 경우, 상기 복수의 트랜지스터들은 상기 증폭부로 동작할 수 있다.
일 실시예에서, 상기 프리센싱부는 제1 프리센싱 전원전압 제공부, 제2 프리센싱 전원전압 제공부, 제1 스위치부 및 제2 스위치부를 포함할 수 있다.
상기 제1 프리센싱 전원전압 제공부는 제1 인에이블 신호에 기초하여 제1 프리센싱 전원전압을 제공할 수 있다. 상기 제2 프리센싱 전원전압 제공부는 제2 인에이블 신호에 기초하여 제2 프리센싱 전원전압을 제공할 수 있다. 상기 제1 스위치부는 상기 제1 비트라인의 전압 레벨의 변화에 기초하여 상기 제1 프리센싱 전원전압을 상기 제2 비트라인에 인가시킬 수 있다. 상기 제2 스위치부는 상기 제1 비트라인의 전압 레벨의 변화에 기초하여 상기 제2 프리센싱 전원전압을 상기 제2 비트라인에 인가시킬 수 있다.
상기 제1 비트라인과 연결된 메모리 셀의 데이터가 제1 논리 상태인 경우, 상기 제1 스위치부는 상기 제1 프리센싱 전원전압 제공부를 상기 제2 비트라인에 연결시키고, 상기 메모리 셀의 데이터가 제2 논리 상태인 경우, 상기 제2 스위치부는 상기 제2 프리센싱 전원전압 제공부를 상기 제2 비트라인에 연결시킬 수 있다.
상기 적어도 하나의 프리센싱 전원전압은 상기 제1 비트라인과 상기 제2 비트라인을 프리차지시키는 프리차지 전압 및 상기 비트라인 센스 앰프에 포함된 트랜지스터들의 문턱 전압들에 기초하여 생성될 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 메모리 코어는 메모리 셀들, 비트라인 센스 앰프 및 칼럼 선택회로를 포함한다. 상기 메모리 셀들은 제1 비트라인 또는 제2 비트라인과 연결된다. 상기 비트라인 센스 앰프는 제1 비트라인의 전압 레벨의 변화 및 적어도 하나의 프리센싱 전원전압에 기초하여 프리센싱 동작을 수행하고, 상기 프리센싱 동작 후의 상기 제1 비트라인과 상기 제2 비트라인의 전압차를 증폭하여 주증폭 동작을 수행한다. 상기 칼럼 선택회로는 칼럼 선택신호에 기초하여 상기 제1 및 제2 비트라인들을 제1 및 제2 로컬 입출력라인들에 각각 전기적으로 결합시킨다.
상기 비트라인 센스 앰프는 프리센싱부 및 증폭부를 포함할 수 있다. 상기 프리센싱부는 상기 제1 비트라인의 전압 레벨의 변화 및 상기 적어도 하나의 프리센싱 전원전압에 기초하여 상기 제2 비트라인의 전압을 제어하여 상기 프리센싱 동작을 수행할 수 있다. 상기 증폭부는 제1 전원 전압 및 제2 전원 전압에 기초하여 상기 프리센싱 동작 후의 상기 제1 비트라인과 상기 제2 비트라인의 전압차를 증폭하여 상기 주증폭 동작을 수행할 수 있다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 반도체 장치의 비트라인 센싱 방법에서는 제1 비트라인의 전압 레벨의 변화 및 적어도 하나의 프리센싱 전원전압에 기초하여 제2 비트라인의 전압을 제어하여 프리센싱 동작을 수행하고, 제1 전원 전압 및 제2 전원 전압에 기초하여 상기 프리센싱 동작 후의 상기 제1 비트라인과 상기 제2 비트라인의 전압차를 증폭하여 주증폭 동작을 수행한다.
일 실시예에서, 상기 프리센싱 동작을 수행함에 있어서, 상기 제1 비트라인의 전압 레벨의 변화를 감지하고, 상기 변화된 제1 비트라인의 전압 레벨 및 상기 제2 비트라인의 전압 레벨에 기초하여 상기 제2 비트라인에 상기 적어도 하나의 프리센싱 전원전압을 인가시킬 수 있다.
상기 제2 비트라인에 상기 적어도 하나의 프리센싱 전원전압을 인가시킴에 있어서, 적어도 하나의 인에이블 신호를 더 활성화시킬 수 있다. 이 경우 상기 제2 비트라인에 상기 적어도 하나의 프리센싱 전원전압을 인가시키는 단계는 상기 적어도 하나의 인에이블 신호가 활성화된 경우에 수행될 수 있다.
상기 제2 비트라인에 상기 적어도 하나의 프리센싱 전원전압을 인가시킴에 있어서, 상기 변화된 제1 비트라인의 전압 레벨이 상기 제2 비트라인의 전압레벨보다 높은 경우, 상기 제2 비트라인에 상기 적어도 하나의 프리센싱 전원전압을 인가시키고, 상기 변화된 제1 비트라인의 전압 레벨이 상기 제2 비트라인의 전압레벨보다 낮은 경우, 상기 제2 비트라인의 전압 레벨을 유지시킬 수 있다.
상기 제2 비트라인에 상기 적어도 하나의 프리센싱 전원전압을 인가시킴에 있어서, 상기 변화된 제1 비트라인의 전압 레벨이 상기 제2 비트라인의 전압레벨보다 높은 경우, 상기 제2 비트라인에 상기 적어도 하나의 프리센싱 전원전압 중 제1 프리센싱 전원전압을 인가시키고, 상기 변화된 제1 비트라인의 전압 레벨이 상기 제2 비트라인의 전압 레벨보다 낮은 경우, 상기 제2 비트라인에 상기 적어도 하나의 프리센싱 전원전압 중 제2 프리센싱 전원전압을 인가시킬 수 있다.
상기 제1 비트라인의 전압 레벨의 변화는 상기 제1 비트라인과 연결된 메모리 셀의 데이터의 논리 상태에 기초하여 결정될 수 있다.
상기 프리센싱 동작을 수행하는 단계 및 상기 주증폭 동작을 수행하는 단계는 상기 반도체 장치에 포함된 동일한 트랜지스터들을 통해 수행될 수 있다.
상기와 같은 본 발명의 실시예들에 따른 비트라인 센스 앰프 및 비트라인 센싱 방법은 별도의 프리센싱 전원전압을 이용하여 프리센싱 동작을 수행함으로써 제1 비트라인과 제2 비트라인의 전압 레벨의 차이를 효과적으로 증폭할 수 있다.
또한 종래의 비트라인 센스 앰프에 포함된 트랜지스터와 동일한 종류의 트랜지스터들을 이용하여 상기 프리센싱 동작을 수행함으로써 반도체 장치의 제조 공정 및 제조 비용이 감소하며, 동일한 회로를 이용하여 프리센싱 동작과 주증폭 동작을 선택적으로 수행함으로써 반도체 장치에서 비트라인 센스 앰프가 차지하는 면적을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 비트라인 센스 앰프를 포함하는 메모리 코어를 나타내는 블록도이다.
도 2는 도 1의 메모리 코어의 비트라인 센스 앰프에 포함된 프리센싱부의 일 예를 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 비트라인 센스 앰프의 일 예를 나타내는 회로도이다.
도 4는 제1 비트라인과 연결된 메모리 셀의 데이터의 논리 상태가 제1 논리 상태인 경우에 도 3의 비트라인 센스 앰프의 동작을 나타내는 타이밍도이다.
도 5는 제1 비트라인과 연결된 메모리 셀의 데이터의 논리 상태가 제2 논리 상태인 경우에 도 3의 비트라인 센스 앰프의 동작을 나타내는 타이밍도이다.
도 6은 도 3의 비트라인 센스 앰프에서 프리센싱 전원전압의 크기에 따른 성능을 나타내는 시뮬레이션도이다.
도 7은 본 발명의 일 실시예에 따른 비트라인 센스 앰프의 다른 예를 나타내는 회로도이다.
도 8는 제1 비트라인과 연결된 메모리 셀의 데이터의 논리 상태가 제1 논리 상태인 경우에 도 7의 비트라인 센스 앰프의 동작을 나타내는 타이밍도이다.
도 9는 제1 비트라인과 연결된 메모리 셀의 데이터의 논리 상태가 제2 논리 상태인 경우에 도 7의 비트라인 센스 앰프의 동작을 나타내는 타이밍도이다.
도 10은 본 발명의 일 실시예에 따른 비트라인 센스 앰프의 또 다른 예를 나타내는 회로도이다.
도 11은 본 발명의 다른 실시예에 따른 비트라인 센스 앰프를 포함하는 메모리 코어를 나타내는 블록도이다.
도 12는 본 발명의 다른 실시예에 따른 비트라인 센스 앰프를 나타내는 회로도이다.
도 13은 본 발명의 또 다른 실시예에 따른 비트라인 센스 앰프의 일 예를 나타내는 회로도이다.
도 14는 도 13의 비트라인 센스 앰프에서 프리센싱 전원전압의 크기에 따른 성능을 나타내는 시뮬레이션도이다.
도 15는 본 발명의 또 다른 실시예에 따른 비트라인 센스 앰프의 다른 예를 나타내는 회로도이다.
도 16은 본 발명의 또 다른 실시예에 따른 비트라인 센스 앰프의 또 다른 예를 나타내는 회로도이다.
도 17은 본 발명의 일 실시예에 따른 비트라인 센싱 방법을 나타내는 순서도이다.
도 18은 도 17의 프리센싱 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 19는 본 발명의 일 실시예에 따른 메모리 코어를 포함하는 반도체 장치를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 비트라인 센스 앰프를 포함하는 메모리 코어를 나타내는 블록도이다.
도 1을 참조하면, 메모리 코어(1000)는 제1 비트라인(BL), 제2 비트라인(BLB), 워드라인(WL), 비트라인 센스 앰프(1100), 메모리 셀(1200) 및 칼럼 선택회로(1400)를 포함한다.
비트라인 센스 앰프(1100)는 제1 비트라인(BL) 및 제2 비트라인(BLB)과 연결되며, 등화기(1110), 프리센싱(pre-sensing)부(1130) 및 증폭부(1150)를 포함한다. 도시하지는 않았으나, 비트라인 센스 앰프(1100)는 증폭부(1150)를 제어하는 증폭 제어부 등을 포함할 수 있다.
등화기(1110)는 제1 비트라인(BL) 및 제2 비트라인(BLB) 사이에 연결되며, 등화 제어신호(PEQIJB)에 기초하여 제1 및 제2 비트라인들(BL, BLB)을 프리차지 전압(VBL)으로 프리차지시킨다. 예를 들어 등화기(1110)는 등화 제어신호(PEQIJB)가 활성화된 경우, 제1 및 제2 비트라인들(BL, BLB)을 프리차지 전압(VBL)으로 프리차지시킬 수 있다.
제1 및 제2 비트라인들(BL, BLB)이 프리차지된 후에, 등화 제어신호(PEQIJB)가 비활성화되고 워드라인 인에이블 신호에 기초하여 워드라인(WL)이 활성화된 경우, 전하공유(charge sharing) 현상에 따라 제1 비트라인(BL)의 전압이 변하게 되며, 그에 따라 제1 비트라인(BL)의 전압 레벨과 제2 비트라인(BLB)의 전압 레벨의 차이가 발생한다.
프리센싱부(1130)는 제1 비트라인(BL) 및 제2 비트라인(BLB)과 연결되며, 상기 전하공유에 따른 제1 비트라인(BL)의 전압 레벨의 변화 및 적어도 하나의 프리센싱 전원전압(VS)에 기초하여 제2 비트라인(BLB)에 전압을 제어하여 프리센싱 동작을 수행한다. 프리센싱부(1130)는 제1 비트라인(BL)의 전압 레벨의 변화를 감지하고 적어도 하나의 프리센싱 전원전압(VS)을 제2 비트라인(BLB)에 인가시켜 상기 제2 비트라인(BLB)의 전압을 제어할 수 있다. 예를 들어, 프리센싱부(1130)는 상기 변화된 제1 비트라인(BL)의 전압 레벨 및 제2 비트라인의 전압 레벨의 크기를 비교하여 상기 제2 비트라인(BLB)의 전압을 제어할 수 있다. 또한 적어도 하나의 프리센싱 전원전압(VS)은 적어도 하나의 인에이블 신호(EN)에 기초하여 제공될 수 있으며, 프리차지 전압(VBL)의 전압 레벨을 기준으로 일정한 범위 내의 전압 레벨을 가질 수 있다.
본 명세서에서는 상기와 같이 프리차지된 후 전하공유에 따라 발생하는 제1 비트라인(BL)의 전압 레벨과 제2 비트라인(BLB)의 전압 레벨의 차이를 입력전압차라고 명명하기로 한다. 또한 상기 프리센싱 동작 후의 제1 비트라인(BL)의 전압 레벨과 제2 비트라인(BLB)의 전압 레벨의 차이를 프리센싱된 전압차라고 명명하기로 한다.
일 실시예에서, 프리센싱부(1130)는 상기 변화된 제1 비트라인(BL)의 전압 레벨이 상기 제2 비트라인(BLB)의 전압 레벨보다 높은 제1 조건인 경우, 제2 비트라인(BLB)에 적어도 하나의 프리센싱 전원전압(VS)을 인가시키고, 상기 변화된 제1 비트라인(BL)의 전압 레벨이 상기 제2 비트라인(BLB)의 전압 레벨보다 낮은 제2 조건인 경우, 상기 제2 비트라인(BLB)의 전압 레벨을 유지시킬 수 있다. 즉, 프리센싱부(1130)는 상기 제1 조건인 경우에 제2 비트라인(BLB)에 적어도 하나의 프리센싱 전원전압(VS)을 인가시켜 제2 비트라인(BLB)의 전압 레벨을 상기 프리센싱 동작 전보다 하강시킴으로써, 상기 프리센싱된 전압차를 상기 입력전압차보다 증가시킬 수 있다.
다른 실시예에서, 프리센싱부(1130)는 상기 제1 조건인 경우, 제2 비트라인(BLB)에 적어도 하나의 프리센싱 전원전압(VS) 중 제1 프리센싱 전원전압을 인가시키고, 상기 제2 조건인 경우, 제2 비트라인(BLB)에 적어도 하나의 프리센싱 전원전압(VS) 중 제2 프리센싱 전원전압을 인가시킬 수 있다. 즉, 프리센싱부(1130)는 상기 제1 조건인 경우에 제2 비트라인(BLB)에 상기 제1 프리센싱 전원전압을 인가시켜 제2 비트라인(BLB)의 전압 레벨을 상기 프리센싱 동작 전보다 하강시키고, 상기 제2 조건인 경우에 제2 비트라인(BLB)에 상기 제2 프리센싱 전원전압을 인가시켜 제2 비트라인(BLB)의 전압 레벨을 상기 프리센싱 동작 전보다 상승시킴으로써, 상기 프리센싱된 전압차를 상기 입력전압차보다 증가시킬 수 있다.
상기 제1 비트라인(BL) 및 제2 비트라인(BLB)의 전압 레벨들은 메모리 셀(1200)의 데이터의 논리 상태에 기초하여 결정될 수 있다.
증폭부(1150)는 제1 비트라인(BL) 및 제2 비트라인(BLB) 사이에 연결되며, 제1 전원 전압 및 제2 전원 전압에 기초하여 상기 프리센싱 동작 후의 제1 비트라인(BL)의 전압 레벨과 제2 비트라인(BLB)의 전압 레벨의 차이인 상기 프리센싱된 전압차를 증폭하여 주증폭 동작을 수행한다. 상기 제1 전원 전압은 제1 전원공급 라인(LA)을 통해 제공되고 상기 제2 전원 전압은 제2 전원공급 라인(LAB)을 통해 제공될 수 있다. 일 실시예에서, 상기 제1 전원 전압은 전원전압 또는 상기 전원전압과 일정한 관계를 가지는 내부전압일 수 있으며, 상기 제2 전원 전압은 접지전압일 수 있다.
메모리 셀(1200)은 제1 비트라인(BL) 및 워드라인(WL)과 연결되며, 직렬 연결된 제1 트랜지스터(MN1) 및 제1 셀 커패시터(CC1)를 포함한다. 제1 셀 커패시터(CC1)의 일단에는 셀 플레이트 전압(VP)이 인가된다. 제1 트랜지스터(MN1)의 드레인은 제1 비트라인(BL)과 연결되고, 제1 트랜지스터(MN1)의 게이트에는 워드라인(WL)을 통해 워드라인 인에이블 신호가 인가된다. 실시예에 따라서, 메모리 셀(1200)은 제2 비트라인(BLB)과 더 연결될 수 있다.
도 1과 같이 메모리 코어(1000)가 하나의 메모리 셀(1200)을 포함하는 경우, 비트라인 센스 앰프(1100)는 메모리 셀(1200)의 데이터의 논리 상태에 따른 제1 비트라인(BL)의 전압 레벨의 변화에 기초하여 제2 비트라인(BLB)의 전압 레벨을 제어할 수 있다. 또한 이 경우 비트라인 센스 앰프(1100)는 도 3, 7 및 10의 비트라인 센스 앰프들 중 하나일 수 있다.
칼럼 선택회로(1400)는 칼럼 선택신호(CSL)에 기초하여 제1 비트라인(BL)을 제1 로컬 입출력라인(LIO)과 전기적으로 연결시키는 제3 트랜지스터(MN3) 및 칼럼 선택신호(CSL)에 기초하여 제2 비트라인(BLB)을 제2 로컬 입출력라인(LIOB)과 전기적으로 연결시키는 제4 트랜지스터(MN4)를 포함한다.
도 1에서는 메모리 셀(1200)이 제1 비트라인(BL)과 연결되는 경우를 도시하였지만, 실시예에 따라서 메모리 셀(1200)은 제2 비트라인과 연결될 수 있다. 이 경우, 프리센싱부(1130)는 제2 비트라인(BLB)의 전압 레벨의 변화를 감지하고 적어도 하나의 프리센싱 전원전압(VS)을 제1 비트라인(BL)에 인가시켜 상기 제1 비트라인(BL)의 전압을 제어할 수 있다.
도 2는 도 1의 메모리 코어(1000)의 비트라인 센스 앰프(1100)에 포함된 프리센싱부(1130)의 일 예를 나타내는 블록도이다.
도 2를 참조하면, 프리센싱부(1130)는 프리센싱 전원전압 제공부(1132) 및 스위치부(1134)를 포함할 수 있다.
프리센싱 전원전압 제공부(1132)는 적어도 하나의 인에이블 신호(EN)에 기초하여 적어도 하나의 프리센싱 전원전압(VS)을 제공한다. 예를 들어, 프리센싱 전원전압 제공부(1132)는 적어도 하나의 인에이블 신호(EN)가 활성화된 경우, 적어도 하나의 프리센싱 전원전압(VS)을 스위치부(1134)에 제공한다. 도시하지는 않았지만, 적어도 하나의 인에이블 신호(EN)는 도 1의 메모리 코어(1000)를 구비하는 반도체 장치에 포함된 제어 회로로부터 제공될 수 있고, 적어도 하나의 프리센싱 전원전압(VS)은 상기 반도체 장치에 포함된 전압 생성기로부터 제공될 수 있다.
스위치부(1134)는 상기 제1 비트라인(BL)의 전압 레벨의 변화에 기초하여 프리센싱 전원전압 제공부(1132)에서 제공된 적어도 하나의 프리센싱 전원전압(VS)을 제2 비트라인(BLB)에 인가시킨다. 상기 제1 비트라인(BL)의 전압 레벨 및 상기 제2 비트라인(BLB)의 전압 레벨은 도 1의 제1 및 제2 메모리 셀(1200, 1300)의 데이터의 논리 상태에 따라 결정될 수 있다.
프리센싱 전원전압 제공부(1132) 및 스위치부(1134)는 적어도 하나의 트랜지스터를 각각 포함하여 구현될 수 있다. 이 경우, 프리센싱 전원전압 제공부(1132) 및 스위치부(1134)에 포함된 상기 트랜지스터들은 도 1의 등화기(1110) 또는 증폭부(1150)에 포함된 트랜지스터들과 동일한 종류일 수 있다. 즉, 등화기(1110), 증폭부(1150) 및 프리센싱부(1130)에 포함된 트랜지스터들은 모두 동일한 문턱전압을 가질 수 있다. 또한, 적어도 하나의 프리센싱 전원전압(VS)은 제1 및 제2 비트라인(BL, BLB)을 프리차지시키는 프리차지 전압(VBL) 및 상기 트랜지스터들의 문턱전압과 일정한 관계를 가질 수 있다.
도 3은 본 발명의 일 실시예에 따른 비트라인 센스 앰프의 일 예를 나타내는 회로도이다. 도 3의 비트라인 센스 앰프(1100a)는 제1 비트라인(BL)이 메모리 셀(도 1의 1200)과 연결되지만, 제2 비트라인(BLB)이 기준 비트라인(reference bit line)으로서 메모리 셀과 연결되지 않는 구조에 적용되는 실시예를 나타낸다.
도 3을 참조하면, 비트라인 센스 앰프(1100a)는 등화기(1110), 프리센싱부(1130a) 및 증폭부(1150)를 포함한다.
등화기(1110)는 등화 제어신호(PEQIJB)에 기초하여 제1 및 제2 비트라인(BL, BLB)을 프리차지시키고 프리차지 전압(VBL)으로 유지시킬 수 있다. 등화기(1110)는 제1 비트라인(BL)과 제2 비트라인(BLB) 사이에 직렬 연결된 트랜지스터들(MN5, MN6) 및 제1 비트라인(BL)과 제2 비트라인(BLB) 사이에 연결된 트랜지스터(MN7)를 포함하여 구현될 수 있다.
증폭부(1150)는 제1 전원 전압 및 제2 전원 전압에 기초하여 상기 프리센싱 동작 후의 제1 비트라인(BL)의 전압 레벨과 제2 비트라인(BLB)의 전압 레벨의 차이인 상기 프리센싱된 전압차를 증폭하여 주증폭 동작을 수행한다.
증폭부(1150)는 P형 증폭부(1152) 및 N형 증폭부(1154)를 포함할 수 있다. P형 증폭부(1152)는 제1 전원공급 라인(LA)을 통해 제공된 상기 제1 전원 전압에 기초하여 상기 프리센싱된 전압차를 증폭할 수 있다. N형 증폭부(1154)는 제2 전원공급 라인(LAB)을 통해 제공된 상기 제2 전원 전압에 기초하여 상기 프리센싱된 전압차를 증폭할 수 있다. P형 증폭부(1152)는 제1 비트라인(BL)과 제2 비트라인(BLB) 사이에 직렬 연결된 제1 및 제2 PMOS 트랜지스터(MP1, MP2)를 포함하여 구현되고, N형 증폭부(1154)는 제1 비트라인(BL)과 제2 비트라인(BLB) 사이에 직렬 연결된 제1 및 제2 NMOS 트랜지스터(MN8, MN9)를 포함하여 구현될 수 있다.
프리센싱부(1130a)는 전하공유에 따른 제1 비트라인(BL)의 전압 레벨의 변화 및 프리센싱 전원전압(VSN)에 기초하여 제2 비트라인(BLB)의 전압을 제어하여 프리센싱 동작을 수행한다. 프리센싱부(1130a)는 프리센싱 전원전압 제공부(1132a) 및 스위치부(1134a)를 포함할 수 있다.
프리센싱 전원전압 제공부(1132a)는 인에이블 신호(ENN)에 기초하여 프리센싱 전원전압(VSN)을 스위치부(1134a)에 제공한다. 프리센싱 전원전압 제공부(1132a)는 제3 NMOS 트랜지스터(MN11)를 포함하여 구현될 수 있다. 제3 NMOS 트랜지스터(MN11)의 소스에는 프리센싱 전원전압(VSN)이 인가되고 게이트에는 인에이블 신호(ENN)가 인가된다.
스위치부(1134a)는 제1 비트라인(BL)의 전압 레벨의 변화에 기초하여 프리센싱 전원전압(VSN)을 제2 비트라인(BLB)에 인가시킨다. 스위치부(1134a)는 제4 NMOS 트랜지스터(MN12)를 포함하여 구현될 수 있다. 제4 NMOS 트랜지스터(MN12)의 게이트는 제1 비트라인(BL)과 연결되고 드레인은 제2 비트라인(BLB)과 연결된다.
일 실시예에서, 복수의 비트라인 센스 앰프들을 포함하는 반도체 장치에서, 복수의 스위치부(1134a)는 상기 복수의 비트라인 센스 앰프들에 각각 포함되도록 센스 앰프 영역(sense amplifier region) 내에 각각 구현되고, 하나의 프리센싱 전원전압 제공부(1132a)는 상기 복수의 비트라인 센스 앰프들이 공통적으로 사용하도록 공통 영역(conjunction region) 내에 구현되어, 상기 반도체 장치의 집적도를 향상시킬 수 있다.
일 실시예에서, 상기 제1 내지 제4 NMOS 트랜지스터들(MN8, MN9, MN11, MN12)은 동일한 문턱전압을 가질 수 있다. 이 경우 프리센싱 전원전압(VSN)은 프리차지 전압(VBL) 레벨과 제2 전원 전압 레벨 사이의 값을 가질 수 있다. 상기 제2 전원 전압은 제2 전원공급 라인(LAB)을 통해 제공되는 전압으로 접지전압일 수 있다.
예를 들어, 프리센싱 전원전압(VSN)의 크기는 프리차지 전압(VBL)의 크기에서 상기 NMOS 트랜지스터들의 문턱전압의 크기를 뺀 값을 가질 수 있다. 즉, VSN=VBL-Vthn+α일 수 있다. Vthn은 상기 NMOS 트랜지스터들의 문턱전압을 나타내며, α는 상기 문턱전압의 마진(margin)을 나타낸다. 일 예에서, 상기 Vthn-α의 값은 약 0.15V 내지 0.25V의 값을 가질 수 있다. 예를 들어, 상기 문턱전압(Vthn)은 약 0.3V의 값을 가질 수 있고, 상기 마진(α)은 상기 문턱전압(Vthn)의 절반 크기인 약 0.05V~약 0.15V의 값을 가질 수 있다.
또한 예를 들어, 상기 문턱전압은 전하공유에 의한 제1 및 제2 비트라인들(BL, BLB)의 전압 레벨의 차이에 기초하여 제4 NMOS 트랜지스터(MN12)를 턴온시킬 수 있는 크기를 가질 수 있다.
프리센싱부(1130a)는 상기 제1 비트라인(BL)의 전압 레벨이 상기 제2 비트라인(BLB)의 전압 레벨보다 높은 경우, 제2 비트라인(BLB)에 프리센싱 전원전압(VSN)을 인가시키고, 상기 제1 비트라인(BL)의 전압 레벨이 상기 제2 비트라인(BLB)의 전압 레벨보다 낮은 경우, 상기 제2 비트라인(BLB)의 전압 레벨을 유지시킬 수 있다.
예를 들어, 제1 비트라인(BL)과 연결된 메모리 셀(도 1의 1200)의 데이터의 논리 상태가 제1 논리상태인 경우, 즉 상기 데이터의 논리 상태가 "1"인 경우에는 전하공유에 의해 제1 비트라인(BL)의 전압 레벨은 프리차지 전압(VBL)에서 상기 입력전압차의 크기만큼 상승하며, 제4 NMOS 트랜지스터(MN12)가 턴온된다. 즉, 스위치부(1134a)는 프리센싱 전원전압 제공부(1132a)를 제2 비트라인(BLB)에 연결시킨다. 이 때 인에이블 신호(ENN)가 활성화되면, 제3 NMOS 트랜지스터(MN11) 또한 턴온되어 프리센싱 전원전압(VSN)이 제2 비트라인(BLB)에 인가된다. 따라서 제2 비트라인(BLB)의 전압 레벨은 프리차지 전압(VBL) 레벨에서 프리센싱 전원전압(VSN) 레벨로 감소하고, 상기 프리센싱된 전압차는 상기 입력전압차보다 커진다. 즉, 제1 비트라인(BL)의 전압 레벨과 제2 비트라인(BLB)의 전압 레벨의 차이가 증가한다.
제1 비트라인(BL)과 연결된 메모리 셀(도 1의 1200)의 데이터의 논리 상태가 제2 논리상태인 경우, 즉 상기 데이터의 논리 상태가 "0"인 경우에는 전하공유에 의해 제1 비트라인(BL)의 전압 레벨은 프리차지 전압(VBL)에서 상기 입력전압차의 크기만큼 하강하며, 제4 NMOS 트랜지스터(MN12)는 턴온되지 않는다. 즉, 스위치부(1134a)는 프리센싱 전원전압 제공부(1132a)를 제2 비트라인(BLB)으로부터 분리시키며, 이 경우 인에이블 신호(ENN)의 활성화에 관계없이 프리센싱 전원전압(VSN)이 제2 비트라인(BLB)에 인가되지 않으며, 제1 비트라인(BL)의 전압 레벨과 제2 비트라인(BLB)의 전압 레벨의 차이는 상기 입력전압차를 유지한다.
따라서, 제1 비트라인(BL)과 연결된 메모리 셀(도 1의 1200)의 데이터의 논리 상태에 따라 스위치부(1134a)의 제4 NMOS 트랜지스터(MN12)를 선택적으로 턴온시킴으로써, 제1 비트라인(BL)의 전압 레벨과 제2 비트라인(BLB)의 전압 레벨의 차이를 추가적으로 증폭시킬 수 있다.
도 4는 제1 비트라인과 연결된 메모리 셀의 데이터의 논리 상태가 제1 논리 상태인 경우, 즉 "1"인 경우에 도 3의 비트라인 센스 앰프(1100a)의 동작을 나타내는 타이밍도이다. 도 5는 제1 비트라인과 연결된 메모리 셀의 데이터의 논리 상태가 제2 논리 상태인 경우, 즉 "0"인 경우에 도 3의 비트라인 센스 앰프(1100a)의 동작을 나타내는 타이밍도이다.
도 4 및 도 5에서 제1 구간(T1)은 프리차지 영역, 제2 구간(T2)은 전하공유 영역, 제3 구간(T3)은 프리센싱 영역, 제4 구간(T4)는 주증폭 영역을 나타낸다. 제1 구간(T1)은 제1 비트라인(BL)과 제2 비트라인(BLB)의 전압 레벨을 프리차지 전압(VBL) 레벨로 수렴시키는 프리차지 구간, 제1 비트라인(BL)과 제2 비트라인(BLB)의 전압 레벨을 유지시키는 등화 구간 및 전하공유를 대기하는 플로팅 구간을 포함할 수 있다. 또한 제1 구간(T1) 내지 제4 구간(T4)은 비트라인 센스 앰프(1100a)의 동작에 따라 계속 반복된다.
도 3 및 도 4를 참조하면, 제1 구간(T1)에서 등화 제어신호(PEQIJB)가 활성화된다. 예를 들어 등화 제어신호(PEQIJB)는 논리 로우 레벨에서 논리 하이 레벨로 천이될 수 있다. 제1 및 제2 비트라인들(BL, BLB)은 프리차지되고, 제1 및 제2 비트라인들(BL, BLB)의 전압 레벨은 프리차지 전압(VBL) 레벨을 유지한다. 등화 제어신호(PEQIJB)는 워드라인 인에이블 신호(WL)가 활성화되기 전에 비활성화되어 전하공유를 대기한다.
제2 구간(T2)에서 제1 비트라인(BL)과 연결된 메모리 셀(도 1의 1200)에 인가되는 워드라인 인에이블 신호(WL)가 활성화된다. 예를 들어 워드라인 인에이블 신호(WL)는 논리 로우 레벨에서 논리 하이 레벨로 천이될 수 있다. 메모리 셀(1200)의 데이터의 논리 상태가 "1"이므로, 전하공유에 따라 제1 비트라인(BL)의 전압 레벨은 입력전압차(dVBL)만큼 상승하고, 제2 비트라인(BLB)의 전압 레벨은 프리차지 전압(VBL) 레벨을 유지한다. 이로 인해 제4 NMOS 트랜지스터(MN12)가 턴온된다.
제3 구간(T3)에서 인에이블 신호(ENN)가 활성화된다. 예를 들어 인에이블 신호(ENN)는 논리 로우 레벨에서 논리 하이 레벨로 천이될 수 있다. 인에이블 신호(ENN)가 활성화됨에 따라 제3 NMOS 트랜지스터(MN11)가 턴온되어 프리센싱 전원전압(VSN)이 제2 비트라인(BLB)에 인가되어, 상기 제2 비트라인(BLB)의 전압 레벨은 프리차지 전압(VBL) 레벨과 프리센싱 전원전압(VSN)의 차이만큼 하강한다. 즉, 상기 프리센싱 동작이 수행되어 프리센싱된 전압차(dVBL')는 입력전압차(dVBL)보다 증가한다.
제4 구간(T4)에서 제1 전원공급 라인(LA)에 제1 전원 전압이 인가되고 제2 전원공급 라인(LAB)에 제2 전원 전압이 인가된다. 예를 들어, 제1 전원공급 라인(LA)의 전압 레벨은 프리차지 전압 레벨(VBL)에서 상기 제1 전원 전압인 전원전압과 일정한 관계를 가지는 내부전압(VINTA)의 레벨로 천이하고, 제2 전원공급 라인(LAB)의 전압 레벨은 프리차지 전압 레벨(VBL)에서 상기 제2 전원 전압인 접지전압(VSS)의 레벨로 천이한다. 상기 제1 및 제2 전원 전압에 기초하여 제1 및 제2 비트라인(BL, BLB)의 전압 레벨의 차이가 프리센싱된 전압차(dVBL')에서 전압차(dV)로 전개된다. 즉, 상기 주증폭 동작이 수행된다. 워드라인 인에이블 신호(WL)는 프리차지 동작이 수행되기 전에 비활성화된다.
도 3 및 도 5를 참조하면, 제1 구간(T1)에서 제1 및 제2 비트라인들(BL, BLB)은 프리차지되고, 제1 및 제2 비트라인들(BL, BLB)의 전압 레벨은 프리차지 전압(VBL) 레벨을 유지한다. 제2 구간(T2)에서 메모리 셀(1200)의 데이터의 논리 상태가 "0"이므로 전하공유에 따라 제1 비트라인(BL)의 전압 레벨은 입력전압차(dVBL)만큼 하강한다. 상기 제1 비트라인(BL)의 전압 레벨이 상기 제2 비트라인(BLB)의 전압 레벨보다 낮으므로, 제4 NMOS 트랜지스터(MN12)는 턴온되지 않는다.
제3 구간(T3)에서 인에이블 신호(ENN)가 활성화됨에 따라 제3 NMOS 트랜지스터(MN11)가 턴온되었지만, 제4 NMOS 트랜지스터(MN12)의 오프 상태로 인해 상기 제2 비트라인(BLB)에 프리센싱 전원전압(VSN)이 인가되지 않으며, 상기 제2 비트라인(BLB)의 전압 레벨은 프리차지 전압(VBL) 레벨을 유지한다. 즉, 상기 프리센싱 동작 후의 제1 및 제2 비트라인(BL, BLB)의 전압 레벨의 차이는 입력전압차(dVBL)와 동일하다. 제4 구간(T4)에서 상기 제1 및 제2 전원 전압에 기초하여 제1 및 제2 비트라인(BL, BLB)의 전압 레벨의 차이가 입력전압차(dVBL)에서 전압차(dV)로 전개된다.
상기 주증폭 동작이 수행되기 전에 상기 프리센싱 동작을 수행하여 제1 비트라인(BL)의 전압 레벨과 제2 비트라인(BLB)의 전압 레벨의 차이를 추가적으로 증폭시킴으로써, 비트라인 센스 앰프(1100a)를 보다 안정적으로 동작시킬 수 있다. 상기 메모리 셀의 데이터의 논리 상태에 따라 차이가 있지만, 평균적인 증폭 효율이 증가할 수 있다.
도 6은 도 3의 비트라인 센스 앰프에서 프리센싱 전원전압의 크기에 따른 성능을 나타내는 시뮬레이션도이다.
도 6에서, X축은 전하공유 동작 이후의 제1 및 제2 비트라인들(BL, BLB)의 전압 레벨의 차이, 즉 입력전압차(dVBL)를 나타낸다. Y축은 주증폭 동작이 시작된 0.2ns 후에 제1 및 제2 비트라인들(BL, BLB)의 전압 레벨의 차이를 나타낸다. 또한 CASE1은 프리센싱 동작을 수행하지 않은 경우를 나타내고, CASE2는 VBL-0.05의 값을 가지는 프리센싱 전원전압을 이용하여 상기 프리센싱 동작을 수행한 경우를 나타내고, CASE3은 VBL-0.15의 값을 가지는 프리센싱 전원전압을 이용하여 상기 프리센싱 동작을 수행한 경우를 나타내고, CASE4는 VBL-0.25의 값을 가지는 프리센싱 전원전압을 이용하여 상기 프리센싱 동작을 수행한 경우를 나타내며, CASE5는 VBL-0.35의 값을 가지는 프리센싱 전원전압을 이용하여 상기 프리센싱 동작을 수행한 경우를 나타낸다. CASE2 내지 CASE5에서 상기 프리센싱 동작은 1ns 동안 수행된다.
도 6을 참조하면, CASE2에서는 CASE1과 유사한 결과를 나타낸다. CASE3에서는 메모리 셀의 데이터의 논리 상태가 "1"인 경우 중 입력전압차(dVBL)가 0.1V 이상인 구간에서 상기 프리센싱 동작이 수행되어 제1 및 제2 비트라인(BL, BLB)의 전압 레벨의 차이가 CASE1보다 증가한다. CASE4에서는 상기 메모리 셀의 데이터의 논리 상태가 "1"인 경우에 상기 프리센싱 동작이 수행되어 제1 및 제2 비트라인(BL, BLB)의 전압 레벨의 차이가 CASE1보다 확연하게 증가하며, 상기 논리 상태가 "0"인 경우에는 제1 및 제2 비트라인(BL, BLB)의 전압 레벨의 차이가 CASE1와 유사하다. CASE5에서는 트랜지스터의 누설전압으로 인해 상기 논리 상태가 "1"인 경우뿐 아니라 "0"인 경우에도 상기 프리센싱 동작이 수행되어 제1 및 제2 비트라인(BL, BLB)의 전압 레벨의 차이가 CASE1보다 증가한다.
따라서, 상기 프리센싱 전원전압이 VBL-0.15와 VBL-0.25 사이의 값을 가지는 경우에 상기 프리센싱 동작의 효과가 유효함을 알 수 있다. 상기 프리센싱 전원전압의 크기가 VBL-0.25보다 작으면 상기 논리 상태가 "0"인 경우에도 영향을 미치고, VBL-0.15보다 크면 프리센싱 동작이 효과가 없게 된다.
도 7은 본 발명의 일 실시예에 따른 비트라인 센스 앰프의 다른 예를 나타내는 회로도이다.
도 7의 비트라인 센스 앰프(1100b)는 도 3의 비트라인 센스 앰프(1100a)와 비교하였을 때, 제3 및 제4 NMOS 트랜지스터(MN11, MN12), 인에이블 신호(ENN) 및 프리센싱 전원전압(VSN)이 제3 및 제4 PMOS 트랜지스터(MP21, MP22), 인에이블 신호(ENP) 및 프리센싱 전원전압(VSP)으로 각각 대체된 것을 제외하고는 도 3의 비트라인 센스 앰프(1100a)와 동일한 구조를 가진다. 따라서 중복되는 설명을 생략하며, 이하의 실시예들에서도 중복되는 설명은 생략하도록 한다.
일 실시예에서, 상기 제1 내지 제4 PMOS 트랜지스터들(MP1, MP2, MP21, MP22)은 동일한 문턱전압을 가질 수 있다. 이 경우 프리센싱 전원전압(VSP)은 프리차지 전압(VBL) 레벨과 제1 전원 전압 레벨 사이의 값을 가질 수 있다. 상기 제1 전원 전압은 제1 전원공급 라인(LA)을 통해 제공되는 전압으로 전원전압과 일정한 관계에 있는 내부전압일 수 있다.
예를 들어, 프리센싱 전원전압(VSP)의 크기는 프리차지 전압(VBL)의 크기에서 상기 PMOS 트랜지스터들의 문턱전압의 크기를 더한 값을 가질 수 있다. 즉, VSP=VBL+Vthp-α일 수 있다. Vthp는 상기 PMOS 트랜지스터들의 문턱전압을 나타내며, α는 상기 문턱전압의 마진을 나타낸다. 일 예에서, 상기 Vthp-α의 값은 약 0.15V 내지 0.25V의 값을 가질 수 있다. 예를 들어, 상기 문턱전압(Vthp)은 약 0.5V의 값을 가질 수 있고, 상기 마진(α)은 상기 문턱전압(Vthp)의 절반 크기인 약 0.25V~약 0.35V의 값을 가질 수 있다.
도 8은 제1 비트라인과 연결된 메모리 셀의 데이터의 논리 상태가 제1 논리 상태, 즉 "1"인 경우에 도 7의 비트라인 센스 앰프(1100b)의 동작을 나타내는 타이밍도이다. 도 9는 제1 비트라인과 연결된 메모리 셀의 데이터의 논리 상태가 제2 논리 상태, 즉 "0"인 경우에 도 7의 비트라인 센스 앰프(1100b)의 동작을 나타내는 타이밍도이다.
도 8 및 도 9의 제1 내지 제4 구간들(T1, T2, T3, T4)의 동작 중 도 4 및 도 5의 제1 내지 제4 구간들(T1, T2, T3, T4)의 동작과 중복되는 부분은 상세한 설명을 생략하도록 한다.
도 7 및 도 8을 참조하면, 제3 구간(T3)에서 인에이블 신호(ENP)가 활성화된다. 예를 들어 인에이블 신호(ENP)는 논리 하이 레벨에서 논리 로우 레벨로 천이될 수 있다. 인에이블 신호(ENP)가 활성화됨에 따라 제3 PMOS 트랜지스터(MP21)가 턴온되었지만, 상기 제1 비트라인(BL)의 전압 레벨이 상기 제2 비트라인(BLB)의 전압 레벨보다 높으므로, 제4 PMOS 트랜지스터(MP22)는 턴온되지 않고 상기 제2 비트라인(BLB)에 프리센싱 전원전압(VSP)이 인가되지 않으며, 상기 제2 비트라인(BLB)의 전압 레벨은 프리차지 전압(VBL) 레벨을 유지한다. 즉, 제1 및 제2 비트라인(BL, BLB)의 전압 레벨의 차이는 입력전압차(dVBL)와 동일하다. 제4 구간(T4)에서 상기 제1 및 제2 전원 전압에 기초하여 제1 및 제2 비트라인(BL, BLB)의 전압 레벨의 차이가 입력전압차(dVBL)에서 전압차(dV)로 전개된다.
도 7 및 도 9을 참조하면, 제2 구간(T2)에서 전하공유에 따라 제1 비트라인(BL)의 전압 레벨이 입력전압차(dVBL)만큼 하강하여 제4 PMOS 트랜지스터(MP22)가 턴온되었고, 제3 구간(T3)에서 인에이블 신호(ENP)가 활성화됨에 따라 제3 PMOS 트랜지스터(MP21)가 턴온되었으므로, 프리센싱 전원전압(VSP)이 제2 비트라인(BLB)에 인가되고, 상기 제2 비트라인(BLB)의 전압 레벨은 프리차지 전압(VBL) 레벨과 프리센싱 전원전압(VSP)의 차이만큼 상승한다. 즉, 상기 프리센싱 동작이 수행되어 프리센싱된 전압차(dVBL")는 입력전압차(dVBL)보다 증가한다. 제4 구간(T4)에서 상기 제1 및 제2 전원 전압에 기초하여 제1 및 제2 비트라인(BL, BLB)의 전압 레벨의 차이가 프리센싱된 전압차(dVBL")에서 전압차(dV)로 전개된다. 즉, 상기 주증폭 동작이 수행된다.
도 10은 본 발명의 일 실시예에 따른 비트라인 센스 앰프의 또 다른 예를 나타내는 회로도이다.
도 10을 참조하면, 비트라인 센스 앰프(1100c)의 프리센싱부(1130c)는 프리센싱 전원전압 제공부(1132c) 및 스위치부(1134c)를 포함한다. 도 10의 프리센싱부(1130c)는 도 3의 비트라인 센스 앰프(1100a)의 프리센싱부(1130a) 및 도 7의 비트라인 센스 앰프(1100b)의 프리센싱부(1130b)를 결합한 것과 같은 구조를 가진다. 즉, 프리센싱 전원전압 제공부(1132c)는 제1 인에이블 신호(ENN)에 기초하여 제1 프리센싱 전원전압(VSN)을 제공하는 제1 프리센싱 전원전압 제공부 및 제2 인에이블 신호(ENP)에 기초하여 제2 프리센싱 전원전압(VSP)을 제공하는 제2 프리센싱 전원전압 제공부를 포함하며, 스위치부(1134c)는 제1 비트라인(BL)의 전압 레벨의 변화에 기초하여 제1 프리센싱 전원전압(VSN)을 제2 비트라인(BLB)에 인가시키는 제1 스위치부 및 제1 비트라인(BL)의 전압 레벨의 변화에 기초하여 제2 프리센싱 전원전압(VSP)을 제2 비트라인(BLB)에 인가시키는 제2 스위치부를 포함한다.
일 실시예에서, 상기 제1 프리센싱 전원전압 제공부는 제3 NMOS 트랜지스터(MN31)일 수 있고, 상기 제2 프리센싱 전원전압 제공부는 제3 PMOS 트랜지스터(MP31)일 수 있고, 상기 제1 스위치부는 제4 NMOS 트랜지스터 (MN32)일 수 있으며, 상기 제2 스위치부는 제4 PMOS 트랜지스터(MP32)일 수 있다.
프리센싱부(1130c)는 상기 제1 비트라인(BL)의 전압 레벨이 상기 제2 비트라인(BLB)의 전압 레벨보다 높은 경우, 제2 비트라인(BLB)에 제1 프리센싱 전원전압(VSN)을 인가시키고, 상기 제1 비트라인(BL)의 전압 레벨이 상기 제2 비트라인(BLB)의 전압 레벨보다 낮은 경우, 제2 비트라인(BLB)에 제2 프리센싱 전원전압(VSP)을 인가시킬 수 있다.
예를 들어, 제1 비트라인(BL)과 연결된 메모리 셀(도 1의 1200)의 데이터의 논리 상태가 제1 논리상태, 즉 "1"인 경우에는 제1 인에이블 신호(ENN)가 활성화됨에 따라 제1 프리센싱 전원전압(VSN)이 제2 비트라인(BLB)에 인가된다. 따라서 제2 비트라인(BLB)의 전압 레벨은 프리차지 전압(VBL) 레벨에서 제1 프리센싱 전원전압(VSN) 레벨로 감소하고, 제1 비트라인(BL)의 전압 레벨과 제2 비트라인(BLB)의 전압 레벨의 차이가 증가한다. 이 경우 신호들의 타이밍도는 도 4의 타이밍도와 유사하다.
상기 메모리 셀(도 1의 1200)의 데이터의 논리 상태가 제2 논리상태, 즉 "0"인 경우에는 제2 인에이블 신호(ENP)가 활성화됨에 따라 제2 프리센싱 전원전압(VSP)이 제2 비트라인(BLB)에 인가된다. 따라서 제2 비트라인(BLB)의 전압 레벨은 프리차지 전압(VBL) 레벨에서 제2 프리센싱 전원전압(VSP) 레벨로 증가하고, 제1 비트라인(BL)의 전압 레벨과 제2 비트라인(BLB)의 전압 레벨의 차이가 증가한다. 이 경우 신호들의 타이밍도는 도 9의 타이밍도와 유사하다.
도 10과 같이 프리센싱부(1130c)를 PMOS 트랜지스터들(MP31, MP32)과 NMOS 트랜지스터들(MN31, MN32)이 모두 포함되도록 구현하여, 상기 메모리 셀의 데이터의 논리 상태가 제1 및 제2 논리 상태인 경우에 대해 모두 제1 비트라인(BL)의 전압 레벨과 제2 비트라인(BLB)의 전압 레벨의 차이를 추가적으로 증폭시킴으로써, 상기 프리센싱 동작을 더욱 효과적으로 수행할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 비트라인 센스 앰프를 포함하는 메모리 코어를 나타내는 블록도이다.
도 11을 참조하면, 메모리 코어(1000)는 제1 비트라인(BL), 제2 비트라인(BLB), 제1 워드라인(WL1), 제2 워드라인(WL2), 비트라인 센스 앰프(1100), 제1 메모리 셀(1200), 제2 메모리 셀(1300) 및 칼럼 선택회로(1400)를 포함한다. 도 11의 메모리 코어(1000)는 제2 워드라인(WL2) 및 제2 메모리 셀(1300)을 더 포함하는 것을 제외하면 도 1의 메모리 코어(1000)와 동일한 구조를 가지므로, 중복되는 설명은 생략하도록 한다.
제1 및 제2 비트라인들(BL, BLB)이 프리차지된 후에, 등화 제어신호(PEQIJB)가 비활성화되고 워드라인 인에이블 신호에 기초하여 제1 및 제2 워드라인들(WL1, WL2) 중 하나가 활성화된 경우, 전하공유(charge sharing) 현상에 따라 제1 비트라인(BL) 및 제2 비트라인(BLB) 중 하나의 전압이 변하게 되며, 그에 따라 제1 비트라인(BL)의 전압 레벨과 제2 비트라인(BLB)의 전압 레벨의 차이가 발생한다. 예를 들어, 제1 워드라인(WL1)이 활성화된 경우 전하공유에 의해 제1 비트라인(BL)의 전압 레벨이 변하게 된다. 이 경우 제2 비트라인(BLB)은 기준 비트라인(reference bit line)으로서 동작할 수 있다. 다른 예에서, 제2 워드라인(WL2)이 활성화된 경우 전하공유에 의해 제2 비트라인(BLB)의 전압 레벨이 변하게 되며 제1 비트라인(BL)은 기준 비트라인으로서 동작할 수 있다.
상기 제1 비트라인(BL) 및 제2 비트라인(BLB)의 전압 레벨들은 제1 및 제2 메모리 셀들(1200, 1300)의 데이터의 논리 상태에 기초하여 결정될 수 있다.
제2 메모리 셀(1300)은 제2 비트라인(BLB) 및 제2 워드라인(WL2)과 연결되며, 직렬 연결된 제2 트랜지스터(MN2) 및 제2 셀 커패시터(CC2)를 포함한다. 제2 셀 커패시터(CC2)의 일단에는 셀 플레이트 전압(VP)이 각각 인가된다. 제2 트랜지스터(MN2)의 드레인은 제2 비트라인(BLB)과 각각 연결되고, 제2 트랜지스터(MN2)의 게이트에는 제2 워드라인(WL2)을 통해 워드라인 인에이블 신호가 각각 인가된다. 실시예에 따라서, 제2 메모리 셀(1300)은 제1 비트라인(BL)과 더 연결될 수 있다.
도 11과 같이 메모리 코어(1000)가 제1 메모리 셀(1200) 및 제2 메모리 셀(1300) 모두를 포함하는 경우, 비트라인 센스 앰프(1100)는 제1 메모리 셀(1200)의 데이터의 논리 상태에 따른 제1 비트라인(BL)의 전압 레벨의 변화에 기초하여 제2 비트라인(BLB)의 전압 레벨을 제어할 수 있으며, 제2 메모리 셀(1300)의 데이터의 논리 상태에 따른 제2 비트라인(BLB)의 전압 레벨의 변화에 기초하여 제1 비트라인(BL)의 전압 레벨을 제어할 수 있다. 또한 이 경우 비트라인 센스 앰프(1100)는 도 12, 13, 15 및 16의 비트라인 센스 앰프들 중 하나일 수 있다.
도 12는 본 발명의 다른 실시예에 따른 비트라인 센스 앰프를 나타내는 회로도이다. 도 12의 비트라인 센스 앰프(1100d)는 제1 비트라인(BL)이 제1 메모리 셀(도 11의 1200)과 연결되고, 제2 비트라인(BLB)이 제2 메모리 셀(도 11의 1300)과 연결되는 구조에 적용되는 실시예를 나타낸다.
도 12를 참조하면, 비트라인 센스 앰프(1100d)의 프리센싱부(1130d)는 프리센싱 전원전압 제공부(1132d) 및 스위치부(1134d)를 포함한다. 프리센싱 전원전압 제공부(1132d)는 제1 인에이블 신호(ENNBL)에 기초하여 프리센싱 전원전압(VSN)을 제공하는 제1 프리센싱 전원전압 제공부 및 제2 인에이블 신호(ENNBLB)에 기초하여 프리센싱 전원전압(VSN)을 제공하는 제2 프리센싱 전원전압 제공부를 포함하며, 스위치부(1134d)는 제1 비트라인(BL)의 전압 레벨의 변화에 기초하여 프리센싱 전원전압(VSN)을 제2 비트라인(BLB)에 인가시키는 제1 스위치부 및 제2 비트라인(BLB)의 전압 레벨의 변화에 기초하여 프리센싱 전원전압(VSN)을 제1 비트라인(BL)에 인가시키는 제2 스위치부를 포함한다. 즉, 제1 인에이블 신호(ENNBL)를 이용하여 제2 비트라인(BLB)의 전압을 제어할 수 있고, 제2 인에이블 신호(ENNBLB)를 이용하여 제1 비트라인(BL)의 전압을 제어할 수 있다.
일 실시예에서, 상기 제1 프리센싱 전원전압 제공부는 제3 NMOS 트랜지스터(MN41)일 수 있고, 상기 제2 프리센싱 전원전압 제공부는 제4 NMOS 트랜지스터(MN42)일 수 있고, 상기 제1 스위치부는 제5 NMOS 트랜지스터 (MN43)일 수 있으며, 상기 제2 스위치부는 제6 NMOS 트랜지스터(MN44)일 수 있다.
상기 제1 프리센싱 전원전압 제공부 및 상기 제1 스위치부는 제1 메모리 셀(도 11의 1200)의 데이터의 논리 상태에 따라 도 4 및 도 5에 도시된 타이밍도와 유사한 방식으로 프리센싱 동작을 수행할 수 있다. 이 경우 도 4 및 도 5의 인에이블 신호(ENN)는 제1 인에이블 신호(ENNBL)로 대체될 수 있다.
상기 제2 프리센싱 전원전압 제공부 및 상기 제2 스위치부는 제2 메모리 셀(도 11의 1300)의 데이터의 논리 상태에 따라 도 4 및 도 5에 도시된 타이밍도와 유사한 방식으로 프리센싱 동작을 수행할 수 있다. 이 경우 도 4 및 도 5의 인에이블 신호(ENN)는 제2 인에이블 신호(ENNBLB)로 대체될 수 있다. 또한 제2 비트라인(BLB)의 전압 레벨의 변화에 기초하여 프리센싱 전원전압(VSN)을 제1 비트라인(BL)에 인가시키므로, 도 4 및 도 5의 타이밍도의 최하단에서 각 비트 라인들의 전압 레벨을 나타내는 BL 및 BLB는 서로 바뀌어 도시될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 비트라인 센스 앰프의 일 예를 나타내는 회로도이다.
도 13을 참조하면, 비트라인 센스 앰프(1100e)의 프리센싱부(1130e)는 프리센싱 전원전압 제공부(1132e) 및 스위치부(1134e)를 포함한다.
프리센싱 전원전압 제공부(1132e)는 인에이블 신호(ENN)에 기초하여 프리센싱 전원전압(VSN)을 제공하며, 게이트에 인에이블 신호(ENN)가 인가되고 소스에 프리센싱 전원전압(VSN)이 인가되는 제3 NMOS 트랜지스터(MN51)로 구현될 수 있다.
스위치부(1134e)는 제1 비트라인(BL)의 전압 레벨의 변화에 기초하여 프리센싱 전원전압(VSN)을 제2 비트라인(BLB)에 인가시키며, 제1 비트라인(BL)과 제2 비트라인(BLB) 사이에 직렬 연결된 제4 및 제5 NMOS 트랜지스터들(MN52, MN53)로 구현될 수 있다. 또한 스위치부(1134e)는 제2 비트라인(BLB)의 전압 레벨의 변화에 기초하여 프리센싱 전원전압(VSN)을 제1 비트라인(BL)에 인가시킬 수도 있다.
스위치부(1134e)는 증폭부(1150)의 N형 증폭부(1154)와 동일한 구조를 가지나, N형 증폭부(1154)의 제1 및 제2 NMOS 트랜지스터들(MN8, MN9)은 주증폭 동작이 수행되는 동안에 동시에 턴온되지만, 스위치부(1134e)의 제4 및 제5 NMOS 트랜지스터들(MN52, MN53)은 프리센싱 동작이 수행되는 동안에 제1 및 제2 비트라인들(BL, BLB)의 전압 레벨에 기초하여 하나만 턴온된다는 차이가 있다.
도 13의 비트라인 센스 앰프(1100e)는 도 4 및 도 5에 도시된 타이밍도와 유사한 방식으로 프리센싱 동작을 수행할 수 있다.
도 13의 비트라인 센스 앰프(1100e)는 메모리 셀이 연결되는 비트라인을 구분하지 않고, 제1 비트라인(BL)에만 메모리 셀이 연결된 경우 및 제1 및 제2 비트라인들(BL, BLB)에 메모리 셀들이 연결된 경우에 대해 모두 적용 가능하다. 또한 상기와 같이 제1 및 제2 비트라인들(BL, BLB)에 메모리 셀들이 모두 연결된 경우, 도 12의 비트라인 센스 앰프(1100d)와 달리 하나의 인에이블 신호(ENN)를 사용하여 제1 비트라인(BL) 또는 제2 비트라인(BLB)에 프리센싱 전원전압(VSN)이 인가되는 것을 제어할 수 있다. 따라서 프리센싱부(1130e)에 사용되는 트랜지스터의 개수를 줄일 수 있어 비트라인 센스 앰프(1100e)를 포함하는 반도체 장치의 집적도를 향상시킬 수 있다.
도 14는 도 13의 비트라인 센스 앰프에서 프리센싱 전원전압의 크기에 따른 성능을 나타내는 시뮬레이션도이다.
도 14에서, X축, Y축 및 CASE1 내지 CASE5가 나타내는 것은 도 6에서 설명한 것과 동일하다.
도 14를 참조하면, CASE2에서는 CASE1과 유사한 결과를 나타낸다. CASE3에서는 메모리 셀의 데이터의 논리 상태가 "1"인 경우 중 입력전압차(dVBL)가 0.1V 이상인 구간에서 상기 프리센싱 동작이 수행되어 제1 및 제2 비트라인(BL, BLB)의 전압 레벨의 차이가 CASE1보다 증가한다. CASE4에서는 상기 메모리 셀의 데이터의 논리 상태가 "1"인 경우에 상기 프리센싱 동작이 수행되어 제1 및 제2 비트라인(BL, BLB)의 전압 레벨의 차이가 CASE1보다 확연하게 증가하며, 상기 논리 상태가 "0"인 경우에는 제1 및 제2 비트라인(BL, BLB)의 전압 레벨의 차이가 CASE1와 유사하다. CASE5에서는 제4 및 제5 NMOS 트랜지스터들(MN52, MN53)이 모두 턴온되어, 주증폭 동작과 유사하게 상기 논리 상태가 "0"인 경우에도 센싱 동작이 수행된다.
따라서, 상기 프리센싱 전원전압이 VBL-0.15와 VBL-0.25 사이의 값을 가지는 경우에 상기 프리센싱 동작의 효과가 유효함을 알 수 있다. 상기 프리센싱 전원전압의 크기가 VBL-0.25보다 작으면 주증폭 동작과 유사한 동작을 수행하고, VBL-0.15보다 크면 프리센싱 동작이 효과가 없게 된다.
도 15는 본 발명의 또 다른 실시예에 따른 비트라인 센스 앰프의 다른 예를 나타내는 회로도이다.
도 15를 참조하면, 비트라인 센스 앰프(1100f)는 프리센싱부(1130f) 및 증폭부(1150)를 포함한다. 프리센싱부(1130f)는 프리센싱 전원전압 제공부(1132f) 및 스위치부(1134f)를 포함한다. 증폭부(1150)는 P형 증폭부(1152) 및 N형 증폭부(1134f)를 포함한다.
프리센싱 전원전압 제공부(1132f)는 인에이블 신호(LANG_F)에 기초하여 프리센싱 전원전압(VSN)을 제공하며, 게이트에 인에이블 신호(LANG_F)가 인가되고 소스에 프리센싱 전원전압(VSN)이 인가되며 드레인이 전원공급 라인(LAB)과 연결된 제3 NMOS 트랜지스터(MN61)로 구현될 수 있다. 일 실시예에서, 프리센싱 전원전압 제공부(1132f)는 공통 영역 내에 위치하도록 구현될 수 있다.
스위치부(1134f)는 제1 비트라인(BL)의 전압 레벨의 변화에 기초하여 전원공급 라인(LAB)을 통해 제공된 프리센싱 전원전압(VSN)을 제2 비트라인(BLB)에 인가시키며, 제1 비트라인(BL)과 제2 비트라인(BLB) 사이에 직렬 연결된 제1 및 제2 NMOS 트랜지스터들(MN8, MN9)로 구현될 수 있다. 또한 제1 및 제2 NMOS 트랜지스터들(MN8, MN9)은 전원공급 라인(LAB)에 전압(VSS)이 인가되는 경우에는 주증폭 동작을 수행하는 N형 증폭부(1134f)로 동작할 수 있다. 전압(VSS)은 접지전압일 수 있다. 즉, 제1 및 제2 NMOS 트랜지스터들(MN8, MN9)은 전원공급 라인(LAB)을 통해 인가되는 신호에 따라 상기 스위치부 또는 상기 N형 증폭부로 동작할 수 있다.
또한 비트라인 센스 앰프(1100f)는 스위치 제어신호(LANG_S)에 기초하여 N형 증폭부(1134f)에 전압(VSS)을 제공하는 제4 NMOS 트랜지스터(MN64)를 포함할 수 있다. 도시하지는 않았지만, 비트라인 센스 앰프(1100f)는 증폭부(1150)의 동작을 제어하는 증폭 제어부를 포함할 수 있으며, 제4 NMOS 트랜지스터(MN64)는 전원공급 라인(LAB)에 전압(VSS)을 제공하기 위해 상기 증폭 제어부에 포함되는 트랜지스터들 중 하나일 수 있다. 상기 증폭 제어부 및 제4 NMOS 트랜지스터(MN64)는 종래의 비트라인 센스 앰프에 포함되는 구성요소이다.
인에이블 신호(ENN)가 인에이블 신호(LANG_F)로 변경되고, 전원공급 라인(LAB)을 통해 프리센싱 영역에서는 프리센싱 전원전압(VSN)이 제공되고 주증폭 영역에서는 전압(VSS)이 제공되는 것을 제외하면, 비트라인 센스 앰프(1100f)는 도 4 및 도 5의 타이밍도와 유사한 동작을 나타낼 수 있다.
도 13의 비트라인 센스 앰프(1100e)에서 스위치부(1134e)와 N형 증폭부(1154)가 동일한 구조를 가지고 있으므로, 도 15의 비트라인 센스 앰프(1100f)에서는 전원공급 라인(LAB)을 통해 인가되는 신호에 따라 제1 및 제2 NMOS 트랜지스터들(MN8, MN9)이 스위치부 및 N형 증폭부(1134f)의 동작을 선택적으로 수행하도록 구성함으로써, 비트라인 센스 앰프(1100f) 및 이를 포함하는 반도체 장치의 집적도를 향상시킬 수 있다. 또한 프리센싱 전원전압 제공부(1132f)를 공통 영역에 위치하도록 구현함으로써, 비트라인 센스 앰프(1100f) 및 이를 포함하는 반도체 장치의 집적도를 향상시킬 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 비트라인 센스 앰프의 또 다른 예를 나타내는 회로도이다.
도 16을 참조하면, 비트라인 센스 앰프(1100g)는 프리센싱부 및 증폭부(1150)를 포함한다. 상기 프리센싱부는 제1 프리센싱부(1130g) 및 제2 프리센싱부(1140g)를 포함한다. 제1 프리센싱부(1130g)는 제1 프리센싱 전원전압 제공부(1132g) 및 제1 스위치부(1134g)를 포함한다. 제2 프리센싱부(1140g)는 제2 프리센싱 전원전압 제공부(1142g) 및 제2 스위치부(1144g)를 포함한다. 증폭부(1150)는 P형 증폭부(1134g) 및 N형 증폭부(1144g)를 포함한다.
제1 프리센싱 전원전압 제공부(1132g)는 제1 인에이블 신호(LAPG_F)에 기초하여 제1 프리센싱 전원전압(VSP)을 제공하며, 제3 PMOS 트랜지스터(MP71)로 구현될 수 있다. 제2 프리센싱 전원전압 제공부(1142g)는 제2 인에이블 신호(LANG_F)에 기초하여 제2 프리센싱 전원전압(VSN)을 제공하며, 제3 NMOS 트랜지스터(MN71)로 구현될 수 있다.
제1 스위치부(1134g)는 제1 비트라인(BL)의 전압 레벨의 변화에 기초하여 제1 전원공급 라인(LA)을 통해 제공된 제1 프리센싱 전원전압(VSP)을 제2 비트라인(BLB)에 인가시키며, 제1 비트라인(BL)과 제2 비트라인(BLB) 사이에 직렬 연결된 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)로 구현될 수 있다. 또한 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)은 제1 전원공급 라인(LA)에 제1 전원 전압(VINTA)이 인가되는 경우에는 주증폭 동작을 수행하는 P형 증폭부(1134g)로 동작할 수 있다. 제1 전원 전압(VINTA)은 전원전압과 일정한 관계를 가지는 내부전압일 수 있다.
제2 스위치부(1144g)는 제1 비트라인(BL)의 전압 레벨의 변화에 기초하여 제2 전원공급 라인(LAB)을 통해 제공된 제2 프리센싱 전원전압(VSN)을 제2 비트라인(BLB)에 인가시키며, 제1 및 제2 NMOS 트랜지스터들(MN8, MN9)로 구현될 수 있다. 또한 제1 및 제2 NMOS 트랜지스터들(MN8, MN9)은 제2 전원공급 라인(LAB)에 제2 전원 전압(VSS)이 인가되는 경우에는 상기 주증폭 동작을 수행하는 N형 증폭부(1144g)로 동작할 수 있다.
즉, 제1 및 제2 PMOS 트랜지스터들(MP1, MP2)은 제1 전원공급 라인(LA)을 통해 인가되는 신호에 따라 상기 제1 스위치부 또는 상기 N형 증폭부로 동작할 수 있고, 제1 및 제2 NMOS 트랜지스터들(MN8, MN9)은 제2 전원공급 라인(LAB)을 통해 인가되는 신호에 따라 상기 제2 스위치부 또는 상기 N형 증폭부로 동작할 수 있다.
또한 비트라인 센스 앰프(1100g)는 제1 스위치 제어신호(LAPG_S)에 기초하여 P형 증폭부(1134g)에 제1 전원 전압(VINTA)을 제공하는 제4 PMOS 트랜지스터(MP74) 및 제2 스위치 제어신호(LANG_S)에 기초하여 N형 증폭부(1144g)에 제2 전원 전압(VSS)을 제공하는 제4 NMOS 트랜지스터(MN74)를 포함할 수 있다.
인에이블 신호(ENP)가 제1 인에이블 신호(LAPG_F)로 변경되고, 제1 전원공급 라인(LA)을 통해 프리센싱 영역에서는 제1 프리센싱 전원전압(VSP)이 제공되고 주증폭 영역에서는 제1 전원 전압(VINTA)이 제공되는 것을 제외하면, 비트라인 센스 앰프(1100g)는 도 9의 타이밍도와 유사한 동작을 나타낼 수 있다. 또한 인에이블 신호(ENN)가 인에이블 신호(LANG_F)으로 변경되고, 제2 전원공급 라인(LAB)을 통해 상기 프리센싱 영역에서는 제2 프리센싱 전원전압(VSN)이 제공되고 상기 주증폭 영역에서는 제2 전원 전압(VSS)이 제공되는 것을 제외하면, 비트라인 센스 앰프(1100g)는 도 4의 타이밍도와 유사한 동작을 나타낼 수 있다.
도시하지는 않았지만, 도 12 및 도 13의 비트라인 센스 앰프들(1100d, 1100e)의 프리센싱부들(1130d, 1130e)은 PMOS 트랜지스터들만을 포함하여 구현될 수도 있고, PMOS 및 NMOS 트랜지스터들을 모두 포함하여 구현될 수도 있다. 또한 도 16의 비트라인 센스 앰프(1100f)의 프리센싱부(1130f)는 PMOS 트랜지스터들만을 포함하여 구현될 수 있다.
도 17은 본 발명의 일 실시예에 따른 비트라인 센싱 방법을 나타내는 순서도이다.
도 17을 참조하면, 비트라인 센싱 방법은 제1 비트라인의 전압 레벨의 변화 및 적어도 하나의 프리센싱 전원전압에 기초하여 제2 비트라인의 전압을 제어하여 프리센싱 동작을 수행하고(단계 S100), 제1 전원 전압 및 제2 전원 전압에 기초하여 상기 프리센싱 동작 후의 상기 제1 비트라인과 상기 제2 비트라인의 전압차를 증폭하여 주증폭 동작을 수행한다(단계 S200).
상기 주증폭 동작이 수행되기 전에 상기 프리센싱 동작을 수행하여 제1 비트라인의 전압 레벨과 제2 비트라인의 전압 레벨의 차이를 추가적으로 증폭시킴으로써, 비트라인 센싱 동작을 효율적으로 수행할 수 있다.
일 실시예에서, 상기 프리센싱 동작을 수행하는 단계 및 상기 주증폭 동작을 수행하는 단계는 트랜지스터들을 포함하는 동일한 회로를 통해 수행될 수 있다. 이 경우 구성이 중복되는 회로를 공통적으로 사용함으로써 반도체 장치의 집적도를 향상시킬 수 있다.
도 18은 도 17의 프리센싱 동작을 수행하는 단계(S100)의 일 예를 나타내는 순서도이다.
도 18을 참조하면, 프리센싱 동작을 수행하는 단계(S100)에서는 상기 제1 비트라인의 전압 레벨의 변화를 감지하고(단계 S110), 상기 변화된 제1 비트라인의 전압 레벨 및 상기 제2 비트라인의 전압 레벨에 기초하여 상기 제2 비트라인에 상기 적어도 하나의 프리센싱 전원전압을 인가시킨다(단계 S120).
예를 들어, 상기 변화된 제1 비트라인의 전압 레벨이 상기 제2 비트라인의 전압레벨보다 높은 제1 조건인 경우, 상기 제2 비트라인에 상기 적어도 하나의 프리센싱 전원전압을 인가시키고, 상기 변화된 제1 비트라인의 전압 레벨이 상기 제2 비트라인의 전압레벨보다 낮은 제2 조건인 경우, 상기 제2 비트라인의 전압 레벨을 유지시킬 수 있다.
다른 예에서, 상기 제1 조건인 경우, 상기 제2 비트라인에 상기 적어도 하나의 프리센싱 전원전압 중 제1 프리센싱 전원전압을 인가시키고, 상기 제2 조건인 경우, 상기 제2 비트라인에 상기 적어도 하나의 프리센싱 전원전압 중 제2 프리센싱 전원전압을 인가시킬 수 있다.
상기 제1 비트라인의 전압 레벨의 변화는 상기 제1 비트라인과 연결된 메모리 셀의 데이터의 논리 상태에 기초하여 결정될 수 있다. 예를 들어, 상기 메모리 셀의 데이터의 논리 상태가 제1 논리 상태, 즉 "1"인 경우, 전하공유에 의해 상기 제1 비트라인의 전압 레벨은 상기 제2 비트라인의 전압 레벨보다 높아지고, 상기 논리 상태가 제2 논리 상태, 즉 "0"인 경우, 상기 제1 비트라인의 전압 레벨은 상기 제2 비트라인의 전압 레벨보다 낮아질 수 있다.
일 실시예에서, 프리센싱 동작을 수행하는 단계(S100)는 적어도 하나의 인에이블 신호를 활성화시키는 단계를 더 포함할 수 있다. 이 경우 상기 적어도 하나의 프리센싱 전원전압은 상기 적어도 하나의 인에이블 신호에 기초하여 제공될 수 있다. 예를 들어, 상기 제2 비트라인에 상기 적어도 하나의 프리센싱 전원전압을 인가시키는 단계(S120)는 상기 적어도 하나의 인에이블 신호가 활성화된 경우에 수행될 수 있다.
도 19는 본 발명의 일 실시예에 따른 메모리 코어를 포함하는 반도체 장치를 나타내는 블록도이다.
도 19를 참조하면, 반도체 장치(2000)는 메모리 코어(2100), 로컬 센스 앰프(2200), 입출력 센스 앰프(2300) 및 입출력 버퍼(2400)를 포함한다.
메모리 코어(2100)는 도 1 또는 도 11의 메모리 코어(1000)일 수 있다. 메모리 코어(2100)는 제1 비트라인(BL)의 전압 레벨의 변화 및 적어도 하나의 프리센싱 전원전압에 기초하여 프리센싱 동작을 수행하고, 상기 프리센싱 동작 후의 제1 비트라인(BL)과 제2 비트라인(BLB)의 전압차를 증폭하여 주증폭 동작을 수행하며, 칼럼 선택신호(CSL)에 기초하여 제1 및 제2 비트라인들(BL, BLB)을 제1 및 제2 로컬 입출력라인들(LIO, LIOB)에 각각 제공한다.
로컬 센스 앰프(2200)는 제1 및 제2 로컬 입출력라인들(LIO, LIOB)의 전압 신호를 증폭하여 제1 및 제2 글로벌 입출력라인들(GIO, GIOB)에 각각 제공한다. 입출력 센스 앰프(2300)는 제1 및 제2 글로벌 입출력라인들(GIO, GIOB)의 전압 신호를 증폭한다. 입출력 버퍼(2400)는 입출력 센스 앰프(2300)의 출력신호를 버퍼링하여 출력 데이터(DOUT)를 제공하거나 입력 데이터(DIN)를 버퍼링한다. 입출력 버퍼(2400)의 출력 데이터(DOUT)는 출력 패드(도시되지 않음)를 통해 반도체 장치(2000)의 외부로 제공될 수 있다.
본 발명에 따르면 별도의 프리센싱 전원전압을 이용하여 프리센싱 동작을 수행함으로써 제1 비트라인과 제2 비트라인의 전압 레벨의 차이를 효과적으로 증폭할 수 있고, 종래의 비트라인 센스 앰프에 포함된 트랜지스터와 동일한 종류의 트랜지스터들을 이용하여 상기 프리센싱 동작을 수행함으로써 반도체 장치의 제조 공정 및 제조 비용이 감소하며, 동일한 회로를 이용하여 상기 프리센싱 동작과 주증폭 동작을 선택적으로 수행함으로써 반도체 장치에서 비트라인 센스 앰프가 차지하는 면적을 감소시킬 수 있다.
따라서 비트라인 센스 앰프를 포함하는 임의의 반도체 장치에서 비트라인들 사이의 전압차를 효과적으로 감지하여 증폭하도록 유용하게 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 제1 비트라인의 전압 레벨의 변화 및 적어도 하나의 프리센싱 전원전압에 기초하여 제2 비트라인의 전압을 제어하여 프리센싱(pre-sensing) 동작을 수행하는 프리센싱부; 및
    제1 전원 전압 및 제2 전원 전압에 기초하여 상기 프리센싱 동작 후의 상기 제1 비트라인과 상기 제2 비트라인의 전압차를 증폭하여 주증폭 동작을 수행하는 증폭부를 포함하는 비트라인 센스 앰프.
  2. 제 1 항에 있어서, 상기 프리센싱부는,
    상기 제1 비트라인의 전압 레벨의 변화를 감지하여 상기 제2 비트라인에 상기 적어도 하나의 프리센싱 전원전압을 인가시켜 상기 제2 비트라인의 전압을 제어하는 것을 특징으로 하는 비트라인 센스 앰프.
  3. 제 2 항에 있어서, 상기 프리센싱부는,
    상기 변화된 제1 비트라인의 전압 레벨이 상기 제2 비트라인의 전압 레벨보다 높은 경우, 상기 제2 비트라인에 상기 적어도 하나의 프리센싱 전원전압을 인가시키고,
    상기 변화된 제1 비트라인의 전압 레벨이 상기 제2 비트라인의 전압 레벨보다 낮은 경우, 상기 제2 비트라인의 전압 레벨을 유지시키는 것을 특징으로 하는 비트라인 센스 앰프.
  4. 제 2 항에 있어서, 상기 프리센싱부는,
    상기 변화된 제1 비트라인의 전압 레벨이 상기 제2 비트라인의 전압레벨보다 높은 경우, 상기 제2 비트라인에 상기 적어도 하나의 프리센싱 전원전압 중 제1 프리센싱 전원전압을 인가시키고,
    상기 변화된 제1 비트라인의 전압 레벨이 상기 제2 비트라인의 전압레벨보다 낮은 경우, 상기 제2 비트라인에 상기 적어도 하나의 프리센싱 전원전압 중 제2 프리센싱 전원전압을 인가시키는 것을 특징으로 하는 비트라인 센스 앰프.
  5. 제 1 항에 있어서, 상기 프리센싱부는,
    적어도 하나의 인에이블 신호에 기초하여 상기 적어도 하나의 프리센싱 전원전압을 제공하는 프리센싱 전원전압 제공부; 및
    상기 제1 비트라인의 전압 레벨의 변화에 기초하여 상기 적어도 하나의 프리센싱 전원전압을 상기 제2 비트라인에 인가시키는 스위치부를 포함하는 것을 특징으로 하는 비트라인 센스 앰프.
  6. 제 5 항에 있어서, 상기 스위치부는,
    상기 제1 비트라인과 연결된 메모리 셀의 데이터가 제1 논리 상태인 경우, 상기 프리센싱 전원전압 제공부를 상기 제2 비트라인에 연결시키고,
    상기 메모리 셀의 데이터가 제2 논리 상태인 경우, 상기 프리센싱 전원전압 제공부를 상기 제2 비트라인으로부터 분리시키는 것을 특징으로 하는 비트라인 센스 앰프.
  7. 제 5 항에 있어서, 상기 스위치부 및 상기 증폭부는 복수의 트랜지스터들을 공유하는 것을 특징으로 하는 비트라인 센스 앰프.
  8. 제 1 항에 있어서, 상기 프리센싱부는,
    제1 인에이블 신호에 기초하여 제1 프리센싱 전원전압을 제공하는 제1 프리센싱 전원전압 제공부;
    제2 인에이블 신호에 기초하여 제2 프리센싱 전원전압을 제공하는 제2 프리센싱 전원전압 제공부;
    상기 제1 비트라인의 전압 레벨의 변화에 기초하여 상기 제1 프리센싱 전원전압을 상기 제2 비트라인에 인가시키는 제1 스위치부; 및
    상기 제1 비트라인의 전압 레벨의 변화에 기초하여 상기 제2 프리센싱 전원전압을 상기 제2 비트라인에 인가시키는 제2 스위치부를 포함하는 것을 특징으로 하는 비트라인 센스 앰프.
  9. 제 8 항에 있어서,
    상기 제1 비트라인과 연결된 메모리 셀의 데이터가 제1 논리 상태인 경우, 상기 제1 스위치부는 상기 제1 프리센싱 전원전압 제공부를 상기 제2 비트라인에 연결시키고,
    상기 메모리 셀의 데이터가 제2 논리 상태인 경우, 상기 제2 스위치부는 상기 제2 프리센싱 전원전압 제공부를 상기 제2 비트라인에 연결시키는 것을 특징으로 하는 비트라인 센스 앰프.
  10. 제1 비트라인 또는 제2 비트라인과 연결된 메모리 셀들;
    제1 비트라인의 전압 레벨의 변화 및 적어도 하나의 프리센싱 전원전압에 기초하여 프리센싱 동작을 수행하고, 상기 프리센싱 동작 후의 상기 제1 비트라인과 상기 제2 비트라인의 전압차를 증폭하여 주증폭 동작을 수행하는 비트라인 센스 앰프; 및
    칼럼 선택신호에 기초하여 상기 제1 및 제2 비트라인들을 제1 및 제2 로컬 입출력라인들에 각각 전기적으로 결합시키는 칼럼 선택회로를 포함하는 메모리 코어.
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