KR100866145B1 - 반도체 메모리 장치 및 그 바이어싱 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치 및 바이어싱 방법에 관한 것으로서, 특히 더미 비트라인에 공급되는 전원을 제어하는 반도체 메모리 장치 및 그 장치를 이용한 방법에 관한 것으로서, 셀 매트릭스 내에 배치되는 더미 비트라인; 및 상기 셀 매트릭스의 동작에 관련된 제어신호에 의하여 상기 더미 비트라인에 바이어스 전압의 공급을 스위칭하는 스위칭부;를 포함하는 것을 특징으로 한다.

Description

반도체 메모리 장치 및 그 바이어싱 방법{Semiconductor Device and Biasing Method thereof}
본 발명은 반도체 메모리 장치 및 바이어싱 방법에 관한 것으로서, 특히 더미 비트라인에 공급되는 전원을 제어하는 반도체 메모리 장치 및 그 장치를 이용한 바이어싱 방법에 관한 것이다.
반도체 장치는 동작상의 기능은 없으나 공정상의 이점을 목적을 더미 비트 라인을 채용하고 있다. 이러한 공정상의 이점은 크게 두 가지로 나뉠 수 있다.
첫 번째는 셀 어레이 영역과 주변 회로 영역 사이의 수직적인 모양에서의 단차를 보상하기 위함이며, 두 번째는 정상 셀 어레이 영역에서 가장자리의 취약으로 정상적인 비트라인의 반복과 유사한 환경을 구현하기 위함이다.
도 1은 이러한 더미 비트라인을 포함하는 일반적인 메모리 소자의 셀 어레이를 도시한 것이고 도 2는 더미 비트라인에 전압을 인가하는 방법에 대해 도시한 것이다.
일반적으로 반도체 메모리 소자는 워드라인 및 비트라인에 접속되어 데이터를 저장하는 단위 메모리 셀을 복수 개 구비하는 메모리 셀 어레이 블록과 비트라 인과 비트라인 감지 증폭기를 분리 및 연결하기 위한 비트라인 분리부와, 비트라인 쌍을 프리차지 시키고 전압 레벨이 동일하게 유지되도록 하기 위한 프리차지/균등화부와, 비트라인 쌍의 전압 레벨 차이를 감지 및 증폭하기 위한 비트라인 감지기를 구비하는데, 도 1은 메모레 셀 어레이 블록의 레이 아웃을 나타낸 것으로 본 발명과 직접적인 관련이 없는 것은 생략하고 액티브 영역과 노드콘택만 나타낸 것이다.
도 1을 참조하면, 메모리 셀 어레이는 활성영역(10)이 형성되고, 상기 활성 영역 상에 스토리지 노드 LPC(Landing Plug Contact) 콘택, 비트라인 노드 LPC 콘택 및 비트라인 노드 콘택이 형성된다.
LPC는 실리콘 기판에 처음으로 뚫리는 콘택으로서, 콘택시 게이트 물질과 전기적인 단락(short)이 발생하지 않도록 해야 한다. 단락이 발생하는 경우에는 많은 문제점이 야기 되는데 후술하기로 한다.
도 2를 참조하여 비트라인 및 더미 비트라인에 바이어스를 인가하는 방법을 살펴본다.
도시된 것과 같이, 디램은 그 상부에 배치된 상부 셀 어레이 0과 그 하부에 배치된 하부 셀 어레이 1 중 연결된 블럭의 비트 라인 쌍에 실린 데이터를 증폭하기 위한 비트라인 감지증폭기(30)와, 상부 비트라인 분리신호(BISH)에 응답하여 비트라인 감지증폭기(30)와 셀 어레이 0의 비트라인 쌍(BL,BLb)을 선택적으로 분리하기 위한 상부 비트라인 분리부(20)와, 하부 비트라인 분리신호(BISL)에 응답하여 비트라인 감지증폭기(30)와 셀 어레이 1의 비트라인 쌍(BLD, BLbD)을 선택적으로 분리하기 위한 하부 비트라인 분리부(50)와, 비트라인 이퀄라이즈 신호(BLEQ)에 응답하여 셀 어레이 0의 비트라인 쌍을 이퀄라이즈 및 프리차지하기 위한 상부 비트라인 이퀄라이즈/프리차지부(10)와, 비트라인 이퀄라이즈 신호에 응답하여 셀 어레이 1의 비트라인 쌍을 이퀄라이즈하기 위한 하부 비트라인 이퀄라이즈부(60)를 포함한다.
그리고 비트라인의 감지증폭 동작과는 직접적으로 관련된 회로는 아니지만, 컬럼 선택신호(CY)에 응답하여 연결된 비트라인 쌍과 세그먼트 데이터 버스 쌍(SIO, SIOb)을 선택적으로 연결하기 위한 칼럼 선택부(40)가 비트라인 감지 증폭기(30)와 함께 상부 비트라인 분리부(20) 및 하부 비트라인 분리부(50) 사이에 배치된다.
상기와 같은 구성에 의해, 액티브 명령이 인가되면 비트라인 이퀄라이즈 신호 BLEQ는 논리레벨 로우로 비활성화 되어 NMOS 트랜지스터 N0, N3, N4, N7이 턴 오프된다. 따라서 비트라인 쌍은 프리차지 전압 VBLP로부터 플로팅 된다. 이때 정상 비트라인은 프리차지 전압 VBLP와 플로팅 상태가 되지만, 더미 비트라인은 프리차지 전압 VBLP와 직접 연결되어 있으므로 프리차지 전압 VBLP가 계속 공급된다. 즉, 액티브 명령시에 정상 비트라인(BL)에는 프리차지 전압 VBLP가 인가되지 않는데 더미 비트라인(DBL)에는 프리차지 전압 VBLP가 인가된다.
이러한 바이어싱 방법은 서브 워드라인 사이즈가 감소함에 따라 여러 가지 문제점을 발생시킨다.
도 3을 참조하여 이러한 문제점에 대해 살펴보기로 한다.
도 3(a)는 더미 비트라인과 워드라인 사이에 LPC 콘택 쇼트(31)가 발생하는 경우를 나타낸 것이고, 3(b)는 모스 트랜지스터가 온 된 경우 스토리지 노드 a와 워드라인 사이에 LPC 콘택 쇼트(32)가 발생하는 경우를 나타낸 것이고, 도 3(c)는 선택되지 않은 데이터 셀의 워드라인과 스토리지 노드 a 사이에 LPC 콘택 소트(33)가 발생하는 경우를 나타낸 것이다.
상기와 같은 쇼트가 발생하게 되면, 액티브 명령 인가시에는 도 3(a) 및 도 3(b)에 나타난 것과 같이 인에이블된 워드라인 전압 VPP와 더미 비트라인에 인가되는 프리차지 전압 VBLP가 충돌하여 워드라인 전압 VPP가 하강하게 된다. 그리고 프리차지 명령 인가시에는 도 3(c)와 같이 디스에이블된 워드라인 전압 VSS와 더미 비트라인에 인가되는 프리차지 전압 VBLP가 충돌하여 워드라인 전압 VSS가 상승하게 된다.
이러한 워드라인 전압의 상승 또는 하강은 LPC 쇼트가 발생하는 위치에 따라 tWR(Write Recovery Time) 특성 저하 또는 Ioff 특성 저하의 원인이 된다.
본 발명은 더미 비트라인에 인가되는 전압을 제어하여 앞서 살펴 본 것과 같은 쇼트에 의한 불량이 발생하는 것을 방지하는 것을 목적으로 한다.
또한, 본 발명은 액티브 명령시에 더미 비트라인을 프리차지 전압과 플로팅 시켜 전압 공급을 차단하는 것을 또 다른 목적으로 한다.
본 발명에 따른 반도체 장치는 셀 매트릭스 내에 배치되는 더미 비트라인; 및 상기 셀 매트릭스의 동작에 관련된 제어신호에 의하여 상기 더미 비트라인에 바이어스 전압의 공급을 스위칭하는 스위칭부;를 포함하는 것을 특징으로 한다.
상기 스위칭부는 상기 셀 메트릭스에 액티브 명령이 인가될 때 턴 오프되는 것이 바람직하다.
상기 스위칭부는 상기 셀 메트릭스에 프리차지 명령이 인가될 때 턴 온되는 것이 바람직하다.
상기 스위칭부는 NMOS 트랜지스터를 포함할 수 있다.
상기 NMOS 트랜지스터의 게이트에는 상기 셀 메트릭스에 프리차지 명령이 인가될 때 하이 레벨로 활성화되는 제어신호가 인가되고 드레인 또는 소스에는 상기 바이어스 전압이 인가되는 것이 바람직하다.
상기 NMOS 트랜지스터는 상기 더미 비트라인과 정상 비트라인 사이에 배치되며, 상기 정상 비트라인 쌍을 이퀄라이즈 시키는 이퀄라이즈 트랜지스터와 공통 게 이트를 형성하도록 배치되는 것이 바람직하다.
상기 게이트에 인가되는 제어신호는 비트라인 이퀄라이즈 신호인 것이 바람직하다.
상기 바이어스 전압은 프리차지 전압이 될 수 있다.
또한, 본 발명에 따른 반도체 장치는 셀 매트릭스와 전원 공급원을 포함하고, 상기 셀 매트릭스는 상기 전압 공급원으로부터 공급되는 전압을 셀 매트릭스 내에 배치된 더미 비트라인에 공급하기 위한 스위칭부를 포함하는 것을 특징으로 한다.
상기 스위칭부는 상기 셀 매트릭스에 액티브 명령이 인가될 때 턴 오프되어 더미 비트라인에 전원이 공급되는 것을 차단할 수 있다.
상기 스위칭부는 상기 셀 매트릭스에 프리차지 명령이 인가될 때 턴 온되어 더미 비트라인에 전압이 공급되도록 하는 것이 바람직하다.
상기 스위칭부는 NMOS 트랜지스터를 포함한다.
상기 셀 메트릭스에 프리차지 명령이 인가될 때, 상기 NMOS 트랜지스터의 게이트에는 하이 레벨로 활성화되는 제어신호가 인가되고, 드레인 또는 소스에는 상기 전압 공급원으로부터 전압이 인가되는 것이 바람직하다.
상기 NMOS 트랜지스터는 셀 매트릭스에 배치되어 있는 상기 더미 비트라인과 정상 비트라인 사이에 배치되며, 상기 정상 비트라인 쌍을 이퀄라이즈 시키는 이퀄라이즈 트랜지스터와 공통 게이트를 형성하도록 배치되는 것이 바람직하다.
상기 게이트에 인가되는 제어신호는 비트라인 이퀄라이즈 신호가 될 수 있 다.
또한, 본 발명에 따른 반도체 장치는 셀 매트릭스; 상기 셀 매트릭스에 배치되는 더미 비트라인; 상기 더미 비트라인에 전압을 공급하는 전압 공급부; 및 상기 전압 공급부와 상기 더미 비트라인 사이에 배치되어 더미 비트라인에 공급되는 전압을 스위칭하는 스위칭부;를 포함하는 것을 특징으로 한다.
상기 스위칭부는 상기 셀 매트릭스에 액티브 명령이 인가되는 경우에는 턴 오프되어 상기 더미 비트라인에 전압 공급이 차단되는 것이 바람직하다.
상기 스위칭부는 상기 셀 매트릭스에 프리차지 명령이 인가되는 경우에 턴 온되어 상기 더미 비트라인에 전압 공급이 이루어지도록 하는 것이 바람직하다.
상기 스위칭부는 상기 셀 매트릭스의 동작에 관련된 제어신호에 의하여 온 또는 오프가 제어되는 것이 바람직하다.
상기 스위칭부는 NMOS 트랜지스터를 포함한다.
상기 셀 메트릭스에 프리차지 명령이 인가될 때, 상기 NMOS 트랜지스터의 게이트에는 하이 레벨로 활성화되는 제어신호가 인가되고, 드레인 또는 소스에는 상기 전압 공급부의 전압이 인가되도록 하는 것이 바람직하다.
상기 NMOS 트랜지스터는 상기 셀 메트릭스 내에 배치되어 있는 정상 비트라인 쌍을 이퀄라이즈 시키는 이퀄라이즈 트랜지스터와 공통 게이트를 형성되도록 하는 것이 바람직하다.
상기 전압 공급부는 프리차지 전압을 공급한다.
또한, 본 발명에 따른 반도체 장치의 바이어싱 방법은 셀 매트릭스의 정상 비트라인에 전압을 공급하는 단계 및 상기 셀 매트릭스에 액티브 명령이 인가되는 경우에는 더미 비트라인을 상기 전압으로부터 플로팅 시키고 프리차지 명령이 인가되는 경우에는 상기 더미 비트라인에 상기 전압을 공급하는 단계를 포함하는 것을 특징으로 한다.
상기 비트라인에 공급되는 전압은 프리차지 전압인 것이 바람직하다.
이상에서와 같이, 본 발명에 의하면 더미 비트라인에 공급되는 전원을 제어하여 액티브 명령시에 프리차지 전원이 공급되는 것을 차단할 수 있다.
또한, 본 발명에 의하면 LPC 공정상 불량 때문에 발생하는 여러 가지 문제점들을 해결할 수 있다. 예를 들어 워드라인과 더미 비트라인 사이에 쇼트가 발생하는 경우 워드라인 구동 전압 VPP가 하강 되거나 디스에이블된 워드라인 전압 VSS가 상승하는 것을 방지할 수 있다.
따라서 본 발명에 의하면 LPC 쇼트 블량으로 인해 발생할 수 있는 Ioff 불량을 방지할 수 있다.
또한, 본 발명에 의하면 커다란 레이아웃의 증가 없이 작은 NMOS 트랜지스터 하나를 이용하여 액티브 명령과 프리차지 명령에서 더미 비트라인을 정상 비트라인과 동일한 동작을 구현함으로써 서브 워드라인 구동능력을 그대로 유지하여 더미 지역에 쇼트 불량이 발생하더라도 정상 셀에 불량이 발생하는 것을 방지할 수 있다.
상기와 같은 효과를 달성하기 위한 바람직한 실시예를 첨부된 도면을 참조하여 상세히 살펴보기로 한다.
도 4는 본 발명에 따른 메모리 장치를 나타낸 구성도이다.
도 4를 참조하면, 본 발명에 따른 메모리 장치는 그 상부에 배치된 셀 어레이 0과 그 하부에 배치된 셀 어레이 1 중 연결된 블럭의 비트 라인 쌍에 실린 데이터를 증폭하기 위한 비트라인 감지증폭기(30)와, 상부 비트라인 분리신호 BISH에 응답하여 비트라인 감지증폭기(30)와 셀 어레이 0의 비트라인 쌍(BLU,BLbU)을 선택적으로 분리하기 위한 상부 비트라인 분리부(20)와, 하부 비트라인 분리신호 BISL에 응답하여 비트라인 감지증폭기(30)와 셀 어레이 1의 비트라인 쌍(BLD, BLbD)을 선택적으로 분리하기 위한 하부 비트라인 분리부(50)와, 비트라인 이퀄라이즈 신호 BLEQ에 응답하여 셀 어레이 0의 비트라인 쌍을 이퀄라이즈 및 프리차지하기 위한 상부 비트라인 이퀄라이지/프리차지부(10)와, 비트라인 이퀄라이즈 신호에 응답하여 셀 어레이 1의 비트라인 쌍을 이퀄라이즈하기 위한 하부 비트라인 이퀄라이즈부(60)와, 더미 비트라인에 인가되는 전압을 제어하는 스위칭부(70)를 구비한다.
한편, 비트라인의 감지증폭 동작과는 직접적으로 관련된 회로는 아니지만, 컬럼 선택신호 CY에 응답하여 연결된 비트라인 쌍(BL, BLb)과 세그먼트 데이터 버스 쌍(SIO, SIOb)을 선택적으로 연결하기 위한 컬럼 선택부(40)가 비트라인 감지증폭기(30)와 함께 상부 비트라인 분리부(20) 및 하부 비트라인 분리부(50) 사이에 배치된다.
여기서, 상기 비트라인 감지증폭기(30)는 여러 가지 형태로 구현되고 있지만, 통상 풀업 전원라인 RTO 라인과 비트라인 쌍(BL, BLb) 사이에 연결된 2개의 PMOS 트랜지스터와 풀다운 전원라인 Sb 라인과 비트라인 쌍(BL, BLb) 사이에 연결된 2개의 NMOS 트랜지스터로 구성된다.
또한, 상기 컬럼 선택부(40)는 컬럼 선택신호 CY를 게이트 입력으로 하여 비트라인 쌍(BL, BLb)과 세그먼트 데이터 버스 쌍(SIO, SIOb)을 선택적으로 연결하기 위한 두 개의 NMOS 트랜지스터로 구성된다.
그리고, 상기 상부 비트라인 분리부(20)는 상부 비트라인 분리신호 BISH를 게이트 입력으로 하여 상부 비트라인 쌍(BLU, BLbU)과 비트라인 감지증폭기(30)를 연결/분리하기 위한 NMOS 트랜지스터 N1, N2로 구성된다.
또한, 하부 비트라인 분리부(50)는 하부 비트라인 분리신호(BISL)를 게이트 입력으로 하여 하부 비트라인 쌍(BLD, BLbD)과 비트라인 감지증폭기(30)를 연결/분리하기 위한 NMOS 트랜지스터 N5, N6를 구비한다.
또한, 상기 상부 비트라인 이퀄라이즈/프리차지부(10)는 비트라인 이퀄라이즈 신호 BLEQ를 게이트 입력으로 하여 비트라인 쌍(BL, BLb)을 비트라인 프리차지 전압(VBLP, 통상 Vdd/2 레벨임)으로 프리차지하기 위한 NMOS 트랜지스 N3, N4와, 비트라인 이퀄라이즈 신호 BLEQ를 게이트 입력으로 하여 상부 비트라인 쌍(BLU, BLbU)을 이퀄라이즈하기 위한 NMOS 트랜지스터(N0)가 구비된다.
그리고, 상기 하부 비트라인 이퀄라이즈부(60)는 비트라인 이퀄라이즈 신호 BLEQ를 게이트 입력으로 하여 하부 비트라인 쌍(BLD, BLbD)을 이퀄라이즈하기 위한 NMOS 트랜지스터(N7)가 구비된다.
상기 스위칭부(70)는 비트라인 이퀄라이즈 신호(BLEQ)를게이트 입력으로 하여 더미 비트라인에 프리차지 전압 VBLP를 스위칭하기 위한 NOS 트랜지스터 N8이 구비된다.
더미 비트라인(DML)에 전원이 인가되는 동작 및 스위칭부(70)의 온/오프 동작을 살펴보면, 프리차지 상태에서 비트라인 이퀄라이즈 신호 BLEQ, 하부 비트라인 분리신호(BISL), 상부 비트라인 분리신호(BISH)는 모두 하이 레벨 상태이므로, NMOS 트랜지스터 N0~N7은 모두 턴 온된 상태를 유지하고 있다. 이때 상기 스위칭부(70)의 NMOS 트랜지스터 N8의 게이트에도 하이 레벨의 이퀄라이즈 신호 BLEQ가 입력되므로 NMOS 트랜지스터 N8도 턴 온 상태가 된다. 따라서 더미 비트라인(DBL)에는 프리차지 접압이 공급된다. 즉, 프리차지 상태에서는 종래 기술과 동일하게 동작한다.
이 상태에서 액티브 명령이 인가되어 셀 어레이 0이 선택되면, 상부 비트라인 분리신호 BISH는 하이 레벨 상태를 유지하여 NMOS 트랜지스터 N1, N2는 턴 온 상태를 유지하게 되고, 하부 비트라인 분리신호 BISL는 로우 레벨로 비활성화되어 NMOS 트랜지스터 N5, N6은 턴 오프 된다. 이때, 비트라인 이퀄라이즈 신호 BLEQ는 논리레벨 로우로 비활성화 되어 NMOS 트랜지스터 N0, N3, N4, N7이 턴 오프 된다. 따라서 정상 비트라인 쌍(BL, BLb)은 프리차지 전압 VBLP와 플로팅(floating) 상태가 된다. 액티트 상태는 메모리 셀 어레이에서 선택된 셀 데이터가 비트라인으로 인가되는 상태를 말하고 프리차지 상태라 반대의 경우를 말한다.
이때 스위칭부(70)의 NMOS 트랜지스터 N8에 공급되는 이퀄라이즈 신호 BLEQ도 로우 레벨이 되므로 NMOS 트랜지스터 N8은 턴 오프되고 더미 비트라인(DML)에 공급되는 프리차지 전압 VBLP의 공급도 차단되어 정상 비트라인 쌍(BL, BLb)과 마찬가지로 플로팅 상태를 유지할 수 있다.
즉, 액티브 동작시 정상 비트라인 쌍과 더미 비트라인 모두 프리차지 전압 VBLP의 공급이 차단된다. 따라서 더미 지역에서 앞서 살펴본 것과 같은 LPC 쇼트 불량이 발생하여 워드라인과 더비 비트라인 사이에 누설 경로(Leakage Path)가 생긴다고 하더라도 워드라인 전압 VPP의 전압강하는 발생하지 않는다.
종래 기술에 의하면 액티브 동작시에 더미 비트라인에 프리차지 전압 VBLP이 공급되기 때문에 LPC 쇼트 불량이 발생할 경우 워드라인 구동 전압 VPP와 비트라인 VBLP간 충돌이 발생하여 워드라인 전압 VPP가 전압 강하되는 문제점이 있었으나, 본 발명에 의하면 LPC 쇼트 불량이 발생하더라도 더미 비트라인이 VBLP와 플로팅 되어 있기 때문에 워드라인 전압과 충돌하는 일이 발생하고 워드라인 구동 전압 VPP가 전압강하되는 일도 발생하지 않는다.
마찬가지로 디스에이블된 워드라인에 전압 VSS가 상승하는 일도 발생하지 않는다.
도 1은 더미 비트라인을 포함하는 일반적인 메모리 셀 어레이의 레이아웃
도 2는 종래 기술에 의해 더미 비트라인에 전압을 인가하는 방법을 나타낸 회로도
도 3는 종래 기술에 의해 발생하는 불량의 예를 나타낸 도면
도 4는 본 발명에 따라 더비 비트라인에 전압을 인가하는 방법을 나타낸 회로도

Claims (26)

  1. 셀 매트릭스 내에 배치되는 더미 비트라인; 및
    상기 셀 매트릭스의 동작에 관련된 제어신호에 의하여 상기 더미 비트라인에 바이어스 전압의 공급을 스위칭하는 스위칭부;를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 스위칭부는 상기 셀 메트릭스에 액티브 명령이 인가될 때 턴 오프되는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 스위칭부는 상기 셀 메트릭스에 프리차지 명령이 인가될 때 턴 온되는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 스위칭부는 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 NMOS 트랜지스터의 게이트에는 상기 셀 메트릭스에 프리차지 명령이 인가될 때 하이 레벨로 활성화되는 제어신호가 인가되고 드레인 또는 소스에는 상기 바이어스 전압이 인가되는 반도체 메모리 장치.
  6. 제 4항에 있어서,
    상기 NMOS 트랜지스터는 상기 더미 비트라인과 정상 비트라인 사이에 배치되며, 상기 정상 비트라인 쌍을 이퀄라이즈 시키는 이퀄라이즈 트랜지스터와 공통 게이트를 형성하도록 배치되는 반도체 메모리 장치.
  7. 제 5항에 있어서,
    상기 게이트에 인가되는 제어신호는 비트라인 이퀄라이즈 신호인 반도체 메모리 장치.
  8. 제 1항에 있어서,
    상기 바이어스 전압은 프리차지 전압인 반도체 메모리 장치.
  9. 셀 매트릭스와 전원 공급원을 포함하고,
    상기 셀 매트릭스는 상기 전압 공급원으로부터 공급되는 전압을 셀 매트릭스 내에 배치된 더미 비트라인에 공급하기 위한 스위칭부를 포함하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 스위칭부는 상기 셀 매트릭스에 액티브 명령이 인가될 때 턴 오프되어 더미 비트라인에 전압이 공급되는 것을 차단하는 반도체 메모리 장치.
  11. 제 9항에 있어서,
    상기 스위칭부는 상기 셀 매트릭스에 프리차지 명령이 인가될 때 턴 온되어 더미 비트라인에 전압이 공급되도록 하는 반도체 메모리 장치.
  12. 제 9항에 있어서, 상기 스위칭부는 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
  13. 제 12항에 있어서,
    상기 셀 메트릭스에 프리차지 명령이 인가될 때, 상기 NMOS 트랜지스터의 게이트에는 하이 레벨로 활성화되는 제어신호가 인가되고 드레인 또는 소스에는 상기 전압 공급원으로부터 전압이 인가되는 반도체 메모리 장치.
  14. 제 12항에 있어서,
    상기 NMOS 트랜지스터는 셀 매트릭스에 배치되어 있는 상기 더미 비트라인과 정상 비트라인 사이에 배치되며, 상기 정상 비트라인 쌍을 이퀄라이즈 시키는 이퀄라이즈 트랜지스터와 공통 게이트를 형성하도록 배치되는 반도체 메모리 장치.
  15. 제 13항에 있어서, 상기 게이트에 인가되는 제어신호는 비트라인 이퀄라이즈 신호인 반도체 메모리 장치.
  16. 제 9항에 있어서, 상기 전압 공급원은 프리차지 전압을 공급하는 반도체 메모리 장치.
  17. 셀 매트릭스;
    상기 셀 매트릭스에 배치되는 더미 비트라인;
    상기 더미 비트라인에 전압을 공급하는 전압 공급부; 및
    상기 전압 공급부와 상기 더미 비트라인 사이에 배치되어 더미 비트라인에 공급되는 전압을 스위칭하는 스위칭부;를 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 스위칭부는 상기 셀 매트릭스에 액티브 명령이 인가되는 경우에는 턴 오프되어 상기 더미 비트라인에 전압 공급이 차단되도록 하는 반도체 메모리 장치.
  19. 제 17항에 있어서,
    상기 스위칭부는 상기 셀 매트릭스에 프리차지 명령이 인가되는 경우에 턴 온되어 상기 더미 비트라인에 전압 공급이 이루어지도록 하는 반도체 메모리 장치.
  20. 제 17항에 있어서,
    상기 스위칭부는 상기 셀 매트릭스의 동작에 관련된 제어신호에 의하여 온 또는 오프가 제어되는 반도체 장치.
  21. 제 17항에 있어서,
    상기 스위칭부는 NMOS 트랜지스터를 포함하는 반도체 장치.
  22. 제 21항에 있어서,
    상기 NMOS 트랜지스터의 게이트에는 상기 셀 메트릭스에 프리차지 명령이 인가될 때 하이 레벨로 활성되는 제어신호가 인가되고, 드레인 또는 소스에는 상기 전압 공급부의 전압이 인가되는 반도체 메모리 장치.
  23. 제 21항에 있어서,
    상기 NMOS 트랜지스터는 상기 셀 메트릭스 내에 배치되어 있는 정상 비트라인 쌍을 이퀄라이즈 시키는 이퀄라이즈 트랜지스터와 공통 게이트를 형성하도록 배치되는 반도체 메모리 장치.
  24. 제 17항에 있어서, 상기 전압 공급부는 프리차지 전압을 공급하는 반도체 메 모리 장치.
  25. 셀 매트릭스의 정상 비트라인에 전압을 공급하는 단계 및
    상기 셀 매트릭스에 액티브 명령이 인가되는 경우에는 더미 비트라인을 상기 전압으로부터 플로팅 시키고 프리차지 명령이 인가되는 경우에는 상기 더미 비트라인에 상기 전압을 공급하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 바이어스 방법.
  26. 제 25항에 있어서,
    상기 비트라인에 공급되는 전압은 프리차지 전압인 반도체 장치의 바이어스 방법.
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