JPH08195082A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH08195082A
JPH08195082A JP7003248A JP324895A JPH08195082A JP H08195082 A JPH08195082 A JP H08195082A JP 7003248 A JP7003248 A JP 7003248A JP 324895 A JP324895 A JP 324895A JP H08195082 A JPH08195082 A JP H08195082A
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正樹 築出
Kazutami Arimoto
和民 有本
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Abstract

(57)【要約】 【目的】 低電圧および高速センス動作の可能なセンス
アンプを備える半導体記憶装置を得る。 【構成】 センス動作開始時におけるｎチャネルセンス
アンプトランジスタ224cおよび224dのｎチャネルバック
ゲート電位ＶBNをｎチャネルプリチャージ電位供給回路
121cによりビット線172a,172b およびｎチャネル共通ソ
ース線222bのプリチャージ電位(1/2)(V CC+VSS) よりも
高く、かつプリチャージ電位(1/2)(V CC+VSS) にｐｎ接
合拡散電位φを加えた電位よりも低い電位にプリチャー
ジする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に係
り、特にメモリセルから読み出される微小電位差を検知
増幅するセンスアンプに関するものである。
【０００２】
【従来の技術】パーソナルコンピュータやワークステー
ションは、データを記憶するためのメモリを有してい
る。メモリの中には大容量でデータの読み出し、書き込
み可能なメモリであるDRAM(Dynamic Random Access Mem
ory)があり、パーソナルコンピュータやワークステーシ
ョンなどでメインメモリとして用いられている。
【０００３】図２０は例えば特開平2-231760号公報に記
載された従来のDRAMのセンスアンプおよびその周辺回路
を示す回路図である。図において１ａは電源電位ＶCCが
与えられる電源電位ノード、１ｂは接地電位ＶSSが与え
られる接地電位ノード、２ａおよび２ｂはビット線、３
ａおよび３ｂはそれぞれビット線２ａおよび２ｂと交差
するワード線、４ａはビット線２ａとワード線３ａとの
交点に対応して設けられ、一方の電極に(1/2) ＶCCのプ
リチャージ電位ＶP を受けるキャパシタ４ａａと、この
キャパシタ４ａａの他方の電極とビット線２ａとの間に
接続され、ゲート電極がワード線３ａに接続され、バッ
クゲートに負電位であるバックゲート電位ＶBBを受ける
ｎチャネルＭＯＳトランジスタ４ａｂとからなるメモリ
セル、４ｂはビット線２ｂとワード線３ｂとの交点に対
応して設けられ、一方の電極に(1/2) ＶCCのプリチャー
ジ電位ＶP を受けるキャパシタ４ｂａと、このキャパシ
タ４ｂａの他方の電極とビット線２ｂとの間に接続さ
れ、ゲート電極がワード線３ｂに接続され、バックゲー
トにバックゲート電位ＶBBを受けるｎチャネルＭＯＳト
ランジスタ４ｂｂとからなるメモリセルである。
【０００４】５はセンスアンプイネーブル信号SEP およ
びSEN を受け、ビット線２ａおよび２ｂに接続され、こ
のビット線２ａと２ｂとの間の電位差を検知増幅するセ
ンスアンプで、電源電位ノード１ａとノード５ｂとの間
に接続され、ゲート電極にセンスアンプイネーブル信号
SEP を受けるｐチャネルＭＯＳトランジスタ５ａと、ノ
ード５ｂとビット線２ａとの間に接続され、ゲート電極
がビット線２ｂに接続されたｐチャネルＭＯＳトランジ
スタ５ｃａおよびノード５ｂとビット線２ｂとの間に接
続され、ゲート電極がビット線２ａに接続されたｐチャ
ネルＭＯＳトランジスタ５ｃｂからなるｐＭＯＳセンス
アンプ５ｃと、ビット線２ａとノード５ｅとの間に接続
され、ゲート電極がビット線２ｂに接続されるｎチャネ
ルＭＯＳトランジスタ５ｄａおよびビット線２ｂとノー
ド５ｅとの間に接続され、ゲート電極がビット線２ａに
接続されるｎチャネルＭＯＳトランジスタ５ｄｂからな
り、他の回路領域から分離されてウェル電位ＶSBが与え
られるウェルに形成されるｎＭＯＳセンスアンプ５ｄ
と、ノード５ｅと接地電位ノード１ｂとの間に接続さ
れ、ゲート電極にセンスアンプイネーブル信号SEN を受
けるｎチャネルＭＯＳトランジスタ５ｆとを有する。
【０００５】６はｎＭＯＳセンスアンプ５ｄが形成され
たウェルに与えるウェル電位ＶSBを出力するウェル電位
制御回路で、電源電位ノード１ａとノード６ａｂとの間
に接続され、ゲート電極にロウアドレスストローブ信号
RAS がＨレベルおよびセンスアンプイネーブル信号SEN
がＬレベルであるとＬレベルとなりそれ以外はＨレベル
となる制御信号/ φSTR を受けるｐチャネルＭＯＳトラ
ンジスタ６ａａと、ノード６ａｂとノード６ａｄとの間
に接続され、ゲート電極もノード６ａｄに接続されるｐ
チャネルＭＯＳトランジスタ６ａｃと、ノード６ａｄと
接地電位ノード１ｂとの間に接続され、ゲート電極に基
準電位Ｖref を受けるｎチャネルＭＯＳトランジスタ６
ａｅと、ノード６ａｂとノード６ａｇとの間に接続さ
れ、ゲート電極がノード６ａｄに接続されるｐチャネル
ＭＯＳトランジスタ６ａｆと、ノード６ａｇと接地電位
ノード１ｂとの間に接続され、ゲート電極にセンスアン
プ５におけるノード５ｅの電位Ｖa を受けるｎチャネル
ＭＯＳトランジスタ６ａｈとからなるカレントミラー型
差動増幅回路６ａを有する。
【０００６】このウェル電位制御回路６は、さらに(1/
2) ＶCCが与えられるノード６ｂｂとウェル電位ＶSBが
出力される出力ノード６ｂｃとの間に接続され、ゲート
電極に制御信号/ φSTR の反転制御信号φSTR をゲート
電極に受けるｎチャネルＭＯＳトランジスタ６ｂａと、
出力ノード６ｂｃと接地電位ノード１ｂとの間に接続さ
れ、ゲート電極が差動増幅回路６ａにおけるノード６ａ
ｇに接続されるｎチャネルＭＯＳトランジスタ６ｂｄ
と、出力ノード６ｂｃと接地電位ノード１ｂとの間に接
続されるキャパシタ６ｂｅとからなる制御回路６ｂを有
する。
【０００７】次に以上のように構成された従来のセンス
アンプ５およびその周辺回路の動作について図２１に基
づき説明する。ここでは、便宜上メモリセル４ａにＬレ
ベルのデータが記憶されており、このデータを読み出す
際の動作について説明する。まず、ロウアドレスストロ
ーブ信号RAS が図２１の（ａ）に示すようにＨレベルに
立ち上がる時刻ｔ0 以前は、センスアンプイネーブル信
号SEP およびSEN はそれぞれ図２１の（ｂ）および
（ｃ）に示すようにＨレベルおよびＬレベルとなってお
り、このセンスアンプイネーブル信号SEP およびSEN の
それぞれをゲート電極に受けるｐチャネルＭＯＳトラン
ジスタ５ａおよびｎチャネルＭＯＳトランジスタ５ｆは
非導通状態となり、ｐＭＯＳセンスアンプ５ｃおよびｎ
ＭＯＳセンスアンプ５ｄに電源電位ＶCCおよび接地電位
ＶSSが供給されないので、センスアンプ５は非活性状態
とされている。
【０００８】また、ワード線３ａおよび３ｂの電位WL0,
WL1 は図２１の（ｅ）および（ｆ）にそれぞれ示すよう
にＬレベルとなっており、メモリセル４ａにおけるｎチ
ャネルトランジスタ４ａｂおよびメモリセル４ｂにおけ
るｎチャネルＭＯＳトランジスタ４ｂｂはともに非導通
状態となり、このメモリセル４ａおよび４ｂにデータが
保持された状態となっている。そして、センスアンプ５
に接続されているビット線２ａおよび２ｂの電位BL,/BL
は図２１の（ｇ）に示すように図示されていないプリチ
ャージ回路により(1/2) ＶCCのプリチャージ電位にプリ
チャージされている。そして、ノード５ｅの電位Ｖa は
図２１の（ｉ）に示すようにプリチャージ電位よりもｎ
チャネルＭＯＳトランジスタ５ｄａおよび５ｄｂのしき
い値電圧ぶん低い電位となっている。
【０００９】さらに、制御信号/ φSTR およびこの反転
制御信号φSTR はＬレベルのロウアドレスストローブ信
号RAS およびＬレベルのセンスアンプイネーブル信号SE
N に応じて図２１の（ｄ）に示されるようにそれぞれＨ
レベルおよびＬレベルとなっている。そして、このＨレ
ベルの制御信号/ φSTR をゲート電極に受けるｐチャネ
ルＭＯＳトランジスタ６ａａは非導通状態となり、差動
増幅回路６ａには電源電位ＶCCが供給されないのでこの
差動増幅回路６ａは非活性状態となっている。また、Ｌ
レベルの制御信号φSTR をゲート電極にうけるｎチャネ
ルＭＯＳトランジスタ６ｂａも非導通状態となり制御回
路６ｂも非活性化され、出力ノード６ｂｃから出力され
るウェル電位ＶSBは図２１の（ｈ）に示すように接地電
位ＶSSとなっている。
【００１０】そして、ロウアドレスストローブ信号RAS
が図２１の（ａ）に示すように時刻ｔ0 でＨレベルに立
ち上がると、これを受けて制御信号/ φSTR およびこの
反転制御信号φSTR は図２１の（ｄ）に示すようにそれ
ぞれＬレベルおよびＨレベルになり、これを受けるウェ
ル電位制御回路６における差動増幅回路６ａおよび制御
回路６ｂが活性化する。この時、センスアンプ５におけ
るノード５ｅの電位Ｖa はそのままで基準電位Ｖref よ
りも高く、差動増幅回路６ａにおけるノード６ａｇから
出力される信号はＬレベルとなる。このＬレベルの信号
をゲート電極に受ける制御回路６ｂにおけるｎチャネル
ＭＯＳトランジスタ６ｂｄは非導通状態となり、Ｈレベ
ルの制御信号φSTR を受けるｎチャネルＭＯＳトランジ
スタ６ｂａは導通しているので出力ノード６ｂｃから出
力されるウェル電位ＶSBは図２１の（ｈ）に示すように
所定の時定数で立ち上がり、(1/2) ＶCCとなる。
【００１１】そして、ロウアドレスストローブ信号RAS
の立ち上がりエッジで取り込まれたロウアドレス信号に
基づいてワード線３ａの電位WL0 が図２１の（ｅ）に示
すように時刻ｔ1 で立ち上がると、メモリセル４ａにお
けるｎチャネルＭＯＳトランジスタ４ａｂが導通状態と
なり、(1/2) ＶCCにプリチャージされていたビット線２
ａと接地電位ＶSSが保持されていたキャパシタ４ａａの
他方の電極とが導通し、ビット線２ａからキャパシタの
他方の電極に電荷が流れ込みビット線２ａの電位BLは図
２１の（ｇ）に示すようにプリチャージ電位の(1/2) Ｖ
CCからわずかに低下する。一方、ワード線３ｂの電位WL
1 はＬレベルのままなので、メモリセル４ｂからビット
線２ｂにはデータは読み出されず、ビット線２ｂの電位
/BL は図２１の（ｇ）に示すようにプリチャージ電位の
(1/2) ＶCCのままとなる。
【００１２】そして、センスアンプイネーブル信号SEN
が図２１の（ｃ）に示すように時刻ｔ2 でＨレベルに立
ち上げられると、センスアンプ５におけるｎチャネルＭ
ＯＳトランジスタ５ｆが導通状態となってｎＭＯＳセン
スアンプ５ｄが活性化し、ビット線２ａの電位BLは図２
１の（ｇ）に示すように接地電位ＶSSまで引き下げられ
る。また、ノード５ｅの電位Ｖa も図２１の（ｉ）に示
すように接地電位ＶSSに低下して基準電位Ｖref よりも
低くなるので、差動増幅回路６ａにおけるノード６ａｇ
から出力される信号はＨレベルとなり、この信号を受け
るｎチャネルＭＯＳトランジスタ６ｂｄが導通状態とな
る。さらに、センスアンプイネーブル信号SEN がＨレベ
ルになったのを受けて、制御信号/ φSTR およびφSTR
はそれぞれ図２１の（ｄ）に示すようにＨレベルおよび
Ｌレベルとなり、制御回路６ｂにおけるｎチャネルＭＯ
Ｓトランジスタ６ｂａは非導通状態となって、出力ノー
ド６ｂｃから出力されるウェル電位ＶSBは図２１の
（ｈ）に示すように(1/2) ＶCCから接地電位ＶSSに低下
する。
【００１３】そして、センスアンプイネーブル信号SEP
が図２１の（ｂ）に示すように時刻ｔ3 でＬレベルに立
ち下げられると、センスアンプ５におけるｐチャネルＭ
ＯＳトランジスタ５ａが導通状態となってｐＭＯＳセン
スアンプ５ｃが活性化し、ビット線２ｂの電位/BL は図
２１の（ｇ）に示すように電源電位ＶCCまで引き上げら
れる。このように、ビット線２ａおよび２ｂ間に生じる
電位差を電源電位ＶCCと接地電位ＶSSとの間の電位差に
増幅することで、このセンスアンプ５の検知増幅動作が
完了する。
【００１４】このように、ｎＭＯＳセンスアンプ５ｄが
形成されたウェルに負の電位ＶBBまたは接地電位ＶSSを
与え続けずに、センスアンプイネーブル信号SEN がＨレ
ベルに立ち上げられる前にウェル電位ＶSBを(1/2) ＶCC
にして、その後ｎチャネルＭＯＳトランジスタ５ｄａお
よび５ｄｂのソース電位であるノード５ｅの電位Ｖaの
低下にあわせて接地電位ＶSSに低下させることで、この
ｎチャネルＭＯＳトランジスタ５ｄａおよび５ｄｂのバ
ックゲート・ソース間電圧の絶対値を小さくできる。そ
の結果、ｎチャネルＭＯＳトランジスタ５ｄａおよび５
ｄｂのしきい値電圧を小さく保つことができるので、低
電圧および高速センス動作が可能となっていた。
【００１５】
【発明が解決しようとする課題】しかしながら、上記の
した従来のセンスアンプ５では、ｎＭＯＳセンスアンプ
５ｄが有するｎチャネルＭＯＳトランジスタ５ｄａおよ
び５ｄｂのバックゲート・ソース間電圧を小さくしてｎ
チャネルＭＯＳトランジスタ５ｄａおよび５ｄｂのしき
い値電圧を小さくしてはいるものの、しきい値電圧の最
小値はバックゲート・ソース間電圧が０のときの値であ
り、これではまだしきい値電圧が大きくさらなる低電圧
および高速センス動作ができなかった。
【００１６】この発明は上記した点に鑑みてなされたも
のであり、センスアンプを形成するトランジスタのしき
い値電圧の絶対値をバックゲート・ソース間の電圧が０
のときのしきい値電圧の絶対値よりも小さくし、低電圧
および高速センス動作が可能な半導体記憶装置を得るこ
とを目的としている。
【００１７】
【課題を解決するための手段】請求項１に係る発明の半
導体記憶装置は、第１の電位と第１の電位よりも高い第
２の電位との中間の中間電位にプリチャージされる第１
のビット線、中間電位にプリチャージされ、第１のビッ
ト線と対をなす第２のビット線、中間電位にプリチャー
ジされる第１のノードと第１の電位が与えられる第１の
電位ノードとの間に接続され、ゲートに第１のセンスア
ンプイネーブル信号を受けるｎ型のプルダウントランジ
スタ、中間電位にプリチャージされる第２のノードと第
２の電位が与えられる第２の電位ノードとの間に接続さ
れ、ゲートに第２のセンスアンプイネーブル信号を受け
るｐ型のプルアップトランジスタ、第１のビット線と第
１のノードとの間に接続され、ゲートが第２のビット線
に接続され、中間電位よりも高く、かつこの中間電位に
ｐｎ接合拡散電位を加えた電位よりも低いｐ型領域用プ
リチャージ電位にプリチャージされた後に第１のノード
の電位に追随して電位が下げられるｐ型半導体領域に形
成されるｎ型の第１のセンスアンプトランジスタと、第
２のビット線と第１のノードとの間に接続され、ゲート
が第１のビット線に接続され、ｐ型半導体領域に形成さ
れるｎ型の第２のセンスアンプトランジスタと、第１の
ビット線と第２のノードとの間に接続され、ゲートが第
２のビット線に接続されるｐ型の第３のセンスアンプト
ランジスタと、第２のビット線と第２のノードとの間に
接続され、ゲートが第１のビット線に接続されるｐ型の
第４のセンスアンプトランジスタとを有するセンスアン
プを備えるものである。
【００１８】請求項２に係る発明の半導体記憶装置は、
請求項１に係る発明の半導体記憶装置における第３およ
び第４のセンスアンプトランジスタを、中間電位よりも
低く、かつこの中間電位からｐｎ接合拡散電位を引いた
電位よりも高いｎ型領域用プリチャージ電位にプリチャ
ージされた後に第２のノードの電位に追随して電位が上
げられるｎ型半導体領域に形成するものである。
【００１９】請求項３に係る発明の半導体記憶装置は、
第１の電位と第１の電位よりも高い第２の電位との中間
の中間電位にプリチャージされる第１のビット線、中間
電位にプリチャージされ、第１のビット線と対をなす第
２のビット線、中間電位にプリチャージされる第１のノ
ードと第１の電位が与えられる第１の電位ノードとの間
に接続され、ゲートに第１のセンスアンプイネーブル信
号を受けるｎ型のプルダウントランジスタ、中間電位に
プリチャージされる第２のノードと第２の電位が与えら
れる第２の電位ノードとの間に接続され、ゲートに第２
のセンスアンプイネーブル信号を受けるｐ型のプルアッ
プトランジスタ、第１のビット線と第１のノードとの間
に接続され、ゲートが第２のビット線に接続されるｎ型
の第１のセンスアンプトランジスタと、第２のビット線
と第１のノードとの間に接続され、ゲートが第１のビッ
ト線に接続されるｎ型の第２のセンスアンプトランジス
タと、第１のビット線と第２のノードとの間に接続さ
れ、ゲートが第２のビット線に接続され、中間電位より
も低く、かつこの中間電位からｐｎ接合拡散電位を引い
た電位よりも高いｎ型領域用プリチャージ電位にプリチ
ャージされた後に第２のノードの電位に追随して電位が
上げられるｎ型半導体領域に形成されるｐ型の第３のセ
ンスアンプトランジスタと、第２のビット線と第２のノ
ードとの間に接続され、ゲートが第１のビット線に接続
され、ｎ型半導体領域に形成されるｐ型の第４のセンス
アンプトランジスタとを有するセンスアンプを備えるも
のである。
【００２０】請求項４に係る発明の半導体記憶装置は、
第１の電位と第１の電位よりも高い第２の電位との中間
の中間電位にプリチャージされる第１のビット線、中間
電位にプリチャージされ、第１のビット線と対をなす第
２のビット線、中間電位にプリチャージされる第１のノ
ードと第１の電位が与えられる第１の電位ノードとの間
に接続され、ゲートに第１のセンスアンプイネーブル信
号を受けるｎ型のプルダウントランジスタ、中間電位に
プリチャージされる第２のノードと第２の電位が与えら
れる第２の電位ノードとの間に接続され、ゲートに第２
のセンスアンプイネーブル信号を受けるｐ型のプルアッ
プトランジスタ、第１のビット線と第１のノードとの間
に接続され、ゲートが第２のビット線に接続され、ｐ型
半導体領域に形成されるｎ型の第１のセンスアンプトラ
ンジスタと、第２のビット線と第１のノードとの間に接
続され、ゲートが第１のビット線に接続され、ｐ型半導
体領域に形成されるｎ型の第２のセンスアンプトランジ
スタと、第１のビット線と第２のノードとの間に接続さ
れ、ゲートが第２のビット線に接続されるｐ型の第３の
センスアンプトランジスタと、第２のビット線と第２の
ノードとの間に接続され、ゲートが第１のビット線に接
続されるｐ型の第４のセンスアンプトランジスタとを有
するセンスアンプ、ｐ型半導体領域を中間電位よりも高
く、かつこの中間電位にｐｎ接合拡散電位を加えた電位
よりも低いｐ型領域用プリチャージ電位にプリチャージ
するｐ型領域用プリチャージ電位供給手段、第１のノー
ドとｐ型半導体領域との間に接続され、プルダウントラ
ンジスタが導通状態のとき導通状態となるプルダウンス
イッチ手段を備えるものである。
【００２１】請求項５に係る発明の半導体記憶装置は、
請求項４に係る発明の半導体記憶装置において、第３お
よび第４のセンスアンプトランジスタをｎ型半導体領域
に形成し、さらに、ｎ型半導体領域を中間電位よりも低
く、かつこの中間電位からｐｎ接合拡散電位を引いた電
位よりも高いｎ型領域用プリチャージ電位にプリチャー
ジするｎ型領域用プリチャージ電位供給手段、および、
第２のノードとｎ型半導体領域との間に接続され、プル
アップトランジスタが導通状態のとき導通状態となるプ
ルアップスイッチ手段を備えるものである。
【００２２】請求項６に係る発明の半導体記憶装置は、
第１の電位と第１の電位よりも高い第２の電位との中間
の中間電位にプリチャージされる第１のビット線、中間
電位にプリチャージされ、第１のビット線と対をなす第
２のビット線、中間電位にプリチャージされる第１のノ
ードと第１の電位が与えられる第１の電位ノードとの間
に接続され、ゲートに第１のセンスアンプイネーブル信
号を受けるｎ型のプルダウントランジスタ、中間電位に
プリチャージされる第２のノードと第２の電位が与えら
れる第２の電位ノードとの間に接続され、ゲートに第２
のセンスアンプイネーブル信号を受けるｐ型のプルアッ
プトランジスタ、第１のビット線と第１のノードとの間
に接続され、ゲートが第２のビット線に接続されるｎ型
の第１のセンスアンプトランジスタと、第２のビット線
と第１のノードとの間に接続され、ゲートが第１のビッ
ト線に接続されるｎ型の第２のセンスアンプトランジス
タと、第１のビット線と第２のノードとの間に接続さ
れ、ｎ型半導体領域に形成されるｐ型の第３のセンスア
ンプトランジスタと、第２のビット線と第２のノードと
の間に接続され、ゲートが第１のビット線に接続され、
ｎ型半導体領域に形成されるｐ型の第４のセンスアンプ
トランジスタとを有するセンスアンプ、ｎ型半導体領域
を中間電位よりも低く、かつこの中間電位からｐｎ接合
拡散電位を引いた電位よりも高いｎ型領域用プリチャー
ジ電位にプリチャージするｎ型領域用プリチャージ電位
供給手段、第２のノードとｎ型半導体領域との間に接続
され、プルアップトランジスタが導通状態のとき導通状
態となるプルアップスイッチ手段を備えるものである。
【００２３】請求項７に係る発明の半導体記憶装置は、
請求項１、請求項２、請求項４または請求項５に係る発
明の半導体記憶装置において、ｐ型領域用プリチャージ
電位を電源電位としたものである。
【００２４】請求項８に係る発明の半導体記憶装置は、
請求項２、請求項３、請求項５または請求項６に係る発
明の半導体記憶装置において、ｎ型領域用プリチャージ
電位を接地電位としたものである。
【００２５】請求項９に係る発明の半導体記憶装置は、
請求項１、請求項２、請求項４、請求項５または請求項
７に係る発明の半導体記憶装置において、ｐ型半導体領
域を半導体基板上に形成された絶縁層上に形成したもの
である。
【００２６】請求項１０に係る発明の半導体記憶装置
は、請求項２、請求項３、請求項５、請求項６または請
求項８に係る発明の半導体記憶装置において、ｎ型半導
体領域を半導体基板上に形成したものである。
【００２７】
【作用】請求項１に係る発明においては、センスアンプ
における第１および第２のトランジスタが形成されるｐ
型半導体領域を、第１および第２のビット線がプリチャ
ージされる中間電位よりも高く、かつこの中間電位にｐ
ｎ接合拡散電位を加えた電位よりも低いｐ型領域用プリ
チャージ電位にプリチャージするので、第１および第２
のトランジスタのしきい値電圧が、ｐ型半導体領域に中
間電位を与えるものに比べて小さくなり、これによって
低電圧および高速センス動作が可能な半導体記憶装置を
得ることができる。
【００２８】請求項２に係る発明においては、請求項１
に係る発明の作用に加え、センスアンプにおける第３お
よび第４のトランジスタが形成されるｎ型半導体領域
を、第１および第２のビット線がプリチャージされる中
間電位よりも低く、かつこの中間電位からｐｎ接合拡散
電位を引いた電位よりも高いｎ型領域用プリチャージ電
位にプリチャージするので、第３および第４のトランジ
スタのしきい値電圧の絶対値が、ｎ型半導体領域に中間
電位を与えるものに比べて小さくなり、これによってさ
らに低電圧および高速センス動作が可能な半導体記憶装
置を得ることができる。
【００２９】請求項３に係る発明においては、センスア
ンプにおける第３および第４のトランジスタが形成され
るｎ型半導体領域を、第１および第２のビット線がプリ
チャージされる中間電位よりも低く、かつこの中間電位
からｐｎ接合拡散電位を引いた電位よりも高いｎ型領域
用プリチャージ電位にプリチャージするので、第３およ
び第４のトランジスタのしきい値電圧の絶対値が、ｎ型
半導体領域に中間電位を与えるものに比べて小さくな
り、これによって低電圧および高速センス動作が可能な
半導体記憶装置を得ることができる。
【００３０】請求項４に係る発明においては、ｐ型領域
用プリチャージ電位供給手段が、センスアンプにおける
第１および第２のトランジスタが形成されるｐ型半導体
領域を、第１および第２のビット線がプリチャージされ
る中間電位よりも高く、かつこの中間電位にｐｎ接合拡
散電位を加えた電位よりも低いｐ型領域用プリチャージ
電位にプリチャージするので、第１および第２のトラン
ジスタのしきい値電圧が、ｐ型半導体領域に中間電位を
与えるものに比べて小さくなり、これによって低電圧お
よび高速センス動作が可能な半導体記憶装置を得ること
ができる。
【００３１】請求項５に係る発明においては、請求項４
に係る発明の作用に加え、ｎ型領域用プリチャージ電位
供給手段が、センスアンプにおける第３および第４のト
ランジスタが形成されるｎ型半導体領域を、第１および
第２のビット線がプリチャージされる中間電位よりも低
く、かつこの中間電位からｐｎ接合拡散電位を引いた電
位よりも高いｎ型領域用プリチャージ電位にプリチャー
ジするので、第３および第４のトランジスタのしきい値
電圧の絶対値が、ｎ型半導体領域に中間電位を与えるも
のに比べて小さくなり、これによってさらに低電圧およ
び高速センス動作が可能な半導体記憶装置を得ることが
できる。
【００３２】請求項６に係る発明においては、ｎ型領域
用プリチャージ電位供給手段がセンスアンプにおける第
３および第４のトランジスタが形成されるｎ型半導体領
域を、第１および第２のビット線がプリチャージされる
中間電位よりも低く、かつこの中間電位からｐｎ接合拡
散電位を引いた電位よりも高いｎ型領域用プリチャージ
電位にプリチャージするので、第３および第４のトラン
ジスタのしきい値電圧の絶対値が、ｎ型半導体領域に中
間電位を与えるものに比べて小さくなり、これによって
低電圧および高速センス動作が可能な半導体記憶装置を
得ることができる。
【００３３】請求項７に係る発明においては、請求項
１、請求項２、請求項４または請求項５に係る発明の作
用に加え、ｐ型領域用プリチャージ電位を電源電位とし
たので、電源電位および接地電位を基にｐ型領域用プリ
チャージ電位を発生する回路が不要となり、レイアウト
面積の小さい半導体記憶装置を得ることができる。
【００３４】請求項８に係る発明においては、請求項
２、請求項３、請求項５または請求項６に係る発明の作
用に加え、ｎ型領域用プリチャージ電位を接地電位とし
たので、電源電位および接地電位を基にｎ型領域用プリ
チャージ電位を出力する回路が不要となり、レイアウト
面積の小さい半導体記憶装置を得ることができる。
【００３５】請求項９に係る発明においては、請求項
１、請求項２、請求項４、請求項５または請求項７に係
る発明の作用に加え、ｐ型半導体領域を半導体基板上に
形成された絶縁層上に形成したので、ボディの寄生容量
を削除でき高速センスかつ、低消費電力の半導体記憶装
置を得ることができる。
【００３６】請求項１０に係る発明においては、請求項
２、請求項３、請求項５、請求項６または請求項８に係
る発明の作用に加え、ｎ型半導体領域を半導体基板上に
形成された絶縁層上に形成したので、ボディの寄生容量
を削除でき高速センスかつ、低消費電力の半導体記憶装
置を得ることができる。
【００３７】
【実施例】
実施例１．以下にこの発明の実施例１であるDRAMについ
て、図１から図６に基づいて説明する。図１はこの実施
例１のDRAMのブロック図を示しており、100 は外部から
与えられる外部行アドレスストローブ信号ext/RAS を受
け、内部回路のための行アドレスストローブ信号/RASを
出力する/RASバッファ、110 は外部から与えられる外部
列アドレスストローブ信号ext/CAS を受け、内部回路の
ための列アドレスストローブ信号/CASを出力する/CASバ
ッファ、120 は電源電位ＶCC（例えば3.3V）および接地
電位ＶSS（例えば0V）を受け、これらの電位に基づき電
源電位ＶCCよりも高い昇圧電位ＶPP（例えば6V）、電源
電位ＶCCと接地電位ＶSSの中間電位(1/2)(ＶCC＋ＶSS)
であるセルプレート電位ＶCPおよびビット線のプリチャ
ージ電位ＶBL、中間電位(1/2)(ＶCC＋ＶSS) よりも高
く、かつ中間電位(1/2)(ＶCC＋ＶSS) にｐｎ接合拡散電
位φ（例えば0.6V）を加えた電位よりも低いｎチャネル
プリチャージ電位ＶPRN に変化するｎチャネルバックゲ
ート電位ＶBNを出力する内部電位発生回路を有する内部
電位発生回路群である。
【００３８】130 はアドレス信号A i (i=0,1,・・・,11)お
よび/RASバッファ100 からの行アドレスストローブ信号
/RASを受け、この行アドレスストローブ信号/RASがＨレ
ベルからＬレベルに変化するとアドレス信号A i を行ア
ドレス信号としてラッチし、内部回路のための行アドレ
ス信号RAi （アドレス信号A i と同論理）および/RAi
（アドレス信号A i と逆論理）を出力する行アドレスバ
ッファ、140 は行アドレスバッファ130 からの行アドレ
ス信号RAi ,/RAi を受け、RA0,/RA0,RA1,/RA1に応じて
１つがＨレベルとなるプリデコード信号X0〜X3、RA2,/R
A2,RA3,/RA3 に応じて１つがＨレベルとなるプリデコー
ド信号X4〜X7、RA4,/RA4,RA5,/RA5 に応じて１つがＨレ
ベルとなるプリデコード信号X8〜X11 、RA6,/RA6,RA7,/
RA7 に応じて１つがＨレベルとなるプリデコード信号X
12 〜X15 、RA8,/RA8〜RA11,/RA11に基づき選択された
８つがＨレベルとなるブロック選択信号BSj (j=0,1,・・
・,127) を出力する行プリデコーダである。
【００３９】150 は128 個に分割され、各ブロックが行
プリデコーダ140 からの行プリデコード信号X0〜X15 と
ブロックに対応したブロック選択信号BSj の１つを受
け、選択されたブロックから出力される行デコード信号
RDk (k=0,1,・・・,255) のうち１つをＨレベルとする行デ
コーダ、160 は行デコーダ150 のブロックに対応して分
割され、対応した行デコーダ150 のブロックからの行デ
コード信号RDk を受け、行デコード信号RDk に対応した
256 本のワード線のうちＨレベルとなった行デコード信
号に対応した１本を昇圧電位ＶPPレベルとするワードド
ライバ、170 は複数行および複数列に配置された複数の
メモリセルを有する128 個のメモリブロックを有し、そ
れぞれが32メモリブロックを有する4 つのメモリマット
を有するメモリセルアレイで、各ブロックに対応して行
デコーダ150 の各ブロックが対応している。
【００４０】180 はアドレス信号A i および/CASバッフ
ァ110 からの列アドレスストローブ信号/CASを受け、こ
の列アドレスストローブ信号/CASがＨレベルからＬレベ
ルに変化するとアドレス信号A i を列アドレス信号とし
てラッチし、内部回路のための列アドレス信号CAi （ア
ドレス信号A i と同論理）および/CA i （アドレス信号
A i と逆論理）を出力する列アドレスバッファ、190 は
列アドレスバッファ180 からの列アドレス信号CAi ,/CA
i を受け、CA0,/CA0,CA1,/CA1 に応じて１つがＨレベル
となるプリデコード信号Y0〜Y3、CA2,/CA2,CA3,/CA3 に
応じて１つがＨレベルとなるプリデコード信号Y4〜Y7、
CA4,/CA4,CA5,/CA5 に応じて１つがＨレベルとなるプリ
デコード信号Y8〜Y11 、CA6,/CA6〜CA11,/CA11に基づき
選択された１つがＨレベルとなる列ブロック選択信号CB
S m (m=0,1,・・・,63)を出力する行プリデコーダである。
【００４１】200 は128 対のビット線を有する列ブロッ
クごとに分割して設けられ、列プリデコーダ190 からの
列プリデコード信号Y0〜Y11 および列ブロック選択信号
CBSm を受け、列プリデコード信号Y0〜Y11 に応じて１
つがＨレベルとなる列選択信号CSL n (n=0,1,・・・,63)を
出力してこの列選択信号CSL n に基づき各メモリブロッ
クで２対のビット線を選択し、列ブロック選択信号CBS
m に応じて行デコーダ150 により選択された８つのメモ
リブロックの各列ブロックの中の列選択信号CSL n によ
り選択された２対のビット線から出力される合計256 対
のビット線から読み出される256 ビットのデータから4
ビットを選択するためのデータ選択信号DSp (p=0,1,・・
・,255) を出力する列デコーダである。
【００４２】210 は/RASバッファ100 からの行アドレス
ストローブ信号/RASおよび行アドレスバッファからの行
アドレス信号RA8,/RA8〜RA11,/RA11を受け、行アドレス
ストローブ信号/RASがＬレベルに立ち下がり、行アドレ
ス信号RA8,/RA8〜RA11,/RA11によって選択された8 つの
メモリブロック以外のメモリブロックにおけるビット線
対を対応したセンスアンプから分離するためのビット線
分離信号BLI q (q=0,1,・・・,255) 、選択されたメモリブ
ロックに対応したセンスアンプを活性化するためのセン
スアンプイネーブル信号/SEPr ,SENr (r=0,1,・・・,131)
、選択されたメモリブロックに対応したローカルＩ／
Ｏ線をグローバルＩ／Ｏ線に接続するための選択信号SE
L r を出力するブロック関係信号発生回路、220 はメモ
リブロックに対応してブロック分割され、132 個のブロ
ックのうち124 個のブロックが２つのメモリブロックに
共有して対応し、各メモリブロックは2 つのセンスアン
プのブロックが対応しているセンスアンプおよびビット
線を介して出力されるメモリセルのデータを出力した
り、メモリセルに書き込まれるデータをビット線に伝え
るためのローカルＩ／Ｏ線およびグローバルＩ／Ｏ線を
含むＩ／Ｏ回路である。
【００４３】230 は行アドレスストローブ信号/RAS、列
アドレスストローブ信号/CAS、ライトイネーブル信号/W
E 、アウトプットイネーブル信号/OE を受け、書き込み
か読み出しかを示す書き込み／読み出し制御信号WOを出
力する書き込み／読み出し制御回路、240 は書き込み／
読み出し制御回路230 からの書き込み／読み出し制御信
号WOを受け、この信号WOが書き込みを示すときは、外部
から与えられる4 ビットのデータD s (s=0,1,2,3) に応
じたデータをI/O 回路220 に与え、信号WOが読み出しを
示すときは、I/O 回路220 から出力されるデータに応じ
たデータD s を外部に出力する入出力バッファである。
【００４４】図２は図１におけるメモリセルアレイ170
、センスアンプおよびI/O 回路220の一部を示す回路図
である。図２において170aはメモリブロックで、図２に
は一部しか示されていないが、1 つのメモリマットは32
のメモリブロック170aを有し、このDRAMは128 のメモリ
ブロックを有している。171 は各行に配置されたワード
線、172 は各列に配置されたビット線対で、２本のビッ
ト線172aおよび172bからなっている。173 はワード線17
1 とビット線対172 との交点に対応して複数行および複
数列に配置されたメモリセルで、一方の電極が(1/2)(Ｖ
CC＋ＶSS) のセルプレート電位ＶCPを受けるメモリキャ
パシタ173aとこのメモリキャパシタ173aの他方の電極と
ビット線172aおよび172bのどちらか一方に接続され、ゲ
ートがワード線171 に接続されるメモリトランジスタ17
3bを有する。ワード線171 は１つのメモリブロック170a
に256 本配置され、ビット線対172 は2048対配置され
る。
【００４５】221aは1 つのメモリマット、つまり2048の
ビット線対172 に渡って配置され、電源電位ＶCCが与え
られる電源電位線、221bは1 つのメモリマットに渡って
配置され、接地電位ＶSSが与えられる接地電位線で、こ
の電源電位ＶCCおよび接地電位ＶSSは外部から与えられ
た電源電位ext ＶCCおよび接地電位GND でもよいし、外
部から与えられた電源電位ext ＶCCを内部で降圧した内
部電源電位および接地電位を内部で昇圧した内部接地電
位でもよい。221cは1 つのメモリマットに渡って配置さ
れ、(1/2)(ＶCC＋ＶSS) のビット線プリチャージ電位Ｖ
BLが与えられるビット線プリチャージ電位線、221dは(1
/2)(ＶCC＋ＶSS) よりも高く、かつ(1/2)(ＶCC＋ＶSS)
にｐｎ接合電位φを加えた電位よりも低いｎチャネルプ
リチャージ電位ＶPRN に変化するｎチャネルバックゲー
ト電位ＶBNが与えられるｎチャネルバックゲート電位
線、222aは1 つの列ブロック、つまり128 のビット線対
172に渡って配置されるｐチャネル共通ソース線、222b
は1 つの列ブロックに渡って配置されるｎチャネル共通
ソース線である。
【００４６】223aは電源電位線221aとｐチャネル共通ソ
ース線222aとの間に接続され、ゲートにｐチャネルセン
スアンプイネーブル信号/SEPを受けるｐチャネルＭＯＳ
トランジスタからなるプルアップトランジスタで、ｐチ
ャネルセンスアンプイネーブル信号/SEPがＬレベルにな
ると導通状態となり、ｐチャネル共通ソース線222aを電
源電位ＶCCに引き上げる。223bは接地電位線221bとｎチ
ャネル共通ソース線222bとの間に接続され、ゲートにｎ
チャネルセンスアンプイネーブル信号SEN を受けるｎチ
ャネルＭＯＳトランジスタからなるプルアップトランジ
スタで、ｎチャネルセンスアンプイネーブル信号SEN が
Ｈレベルになると導通状態となり、ｎチャネル共通ソー
ス線222bを接地電位ＶSSに引き下げる。
【００４７】224 はビット線対172 に対応して配置され
るセンスアンプで、ｐチャネル共通ソース線222aおよび
ｎチャネル共通ソース線222bから電位を受け、対応した
ビット線対172 に生じる電位差を増幅するセンスアン
プ、225 はｐチャネル共通ソース線222aとｎチャネル共
通ソース線222bとの間に接続され、ビット線イコライズ
信号BLEQおよびビット線プリチャージ電位ＶBLを受け、
ビット線イコライズ信号BLEQがＨレベルであるとｐチャ
ネル共通ソース線222aおよびｎチャネル共通ソース線22
2bを(1/2)(ＶCC＋ＶSS) にイコライズおよびプリチャー
ジする共通ソース線イコライズ回路で、ｐチャネル共通
ソース線222aとｎチャネル共通ソース線222bとの間に接
続され、ゲートにビット線イコライズ信号BLEQを受ける
ｎチャネルＭＯＳトランジスタ225 ａおよびｐチャネル
共通ソース線222aとビット線プリチャージ電位線221cと
の間に接続され、ゲートにビット線イコライズ信号BLEQ
を受けるｎチャネルＭＯＳトランジスタ225bおよびｎチ
ャネル共通ソース線222bとビット線プリチャージ電位線
221cとの間に接続され、ゲートにビット線イコライズ信
号BLEQを受けるｎチャネルＭＯＳトランジスタ225cを有
している。
【００４８】174 はビット線対172 におけるビット線17
2aとビット線172bとの間に接続され、ビット線イコライ
ズ信号BLEQおよび(1/2)(V CC+VSS) のビット線プリチャ
ージ電位ＶBLを受け、ビット線イコライズ信号BLEQがＨ
レベルになるとビット線対172 におけるビット線172aの
電位とビット線172bの電位とをイコライズおよびビット
線プリチャージ電位ＶBLにプリチャージするビット線イ
コライズ回路で、ビット線172aとビット線172bとの間に
接続されゲートにビット線イコライズ信号BLEQを受ける
ｎチャネルＭＯＳトランジスタ174aと、ビット線172aと
ビット線プリチャージ電位線221cとの間に接続され、ゲ
ートにビット線イコライズ信号BLEQを受けるｎチャネル
ＭＯＳトランジスタ174bと、ビット線172bとビット線プ
リチャージ電位線221cとの間に接続され、ゲートにビッ
ト線イコライズ信号BLEQを受けるｎチャネルＭＯＳトラ
ンジスタ174cとを有している。
【００４９】175 はビット線対172 とセンスアンプ224
との間に接続され、ビット線分離信号BLI q を受け、こ
のビット線分離信号BLI q が昇圧電位ＶPPとなるとビッ
ト線対172 をセンスアンプ224 に接続し、Ｌレベルとな
るとビット線対172 をセンスアンプ224 から分離させる
シェアードセンスアンプ用ゲート回路で、ビット線172a
とセンスアンプ224 との間に接続されゲートにビット線
分離信号BLI q を受けるｎチャネルＭＯＳトランジスタ
175aと、ビット線172bとセンスアンプ224 との間に接続
されゲートにビット線分離信号BLI q を受けるｎチャネ
ルＭＯＳトランジスタ175bとを有する。
【００５０】226aは1 つの列ブロック、つまり128 のビ
ット線対172 に渡って配置されるローカルＩ／Ｏ線対
で、ローカルＩ／Ｏ線226aa と226ab とを有する。226b
は1 つのメモリマットの半分の16メモリブロックに渡っ
て配置されるグローバルＩ／Ｏ線対で、グローバルＩ／
Ｏ線226ba と226bb とを有する。227aはビット線対172
とローカルＩ／Ｏ線対226aとの間に接続され、列選択信
号CSL n を受け、この列選択信号CSL n がＨレベルとな
るとビット線対172 とローカルＩ／Ｏ線対226aとを接続
させるローカルＩ／Ｏゲート回路で、ビット線172aとロ
ーカルＩ／Ｏ線226aa との間に接続され、ゲートに列選
択信号CSL n を受けるｎチャネルＭＯＳトランジスタ22
7aa と、ビット線172bとローカルＩ／Ｏ線226ab との間
に接続され、ゲートに列選択信号CSL n を受けるｎチャ
ネルＭＯＳトランジスタ227ab とを有する。
【００５１】227bはローカルＩ／Ｏ線対226aとグローバ
ルＩ／Ｏ線対226bとの間に接続され、選択信号SEL r を
受け、この選択信号SEL r がＨレベルになるとローカル
Ｉ／Ｏ線対226aとグローバルＩ／Ｏ線対226bとを接続す
るグローバルＩ／Ｏゲート回路で、ローカルＩ／Ｏ線22
6aa とグローバルＩ／Ｏ線226ba との間に接続され、ゲ
ートに選択信号SEL r を受けるｎチャネルＭＯＳトラン
ジスタ227ba と、ローカルＩ／Ｏ線226ab とグローバル
Ｉ／Ｏ線226bb との間に接続され、ゲートに選択信号SE
L r を受けるｎチャネルＭＯＳトランジスタ227bb とを
有する。
【００５２】図３は図２に示されたセンスアンプ224
と、その周辺回路の回路図を示しており、図３において
センスアンプ224 はｐチャネル共通ソース線222aとビッ
ト線172aとの間に接続され、ゲートがビット線172bに接
続されるｐチャネルＭＯＳトランジスタ224aと、ｐチャ
ネル共通ソース線222aとビット線172bとの間に接続さ
れ、ゲートがビット線172aに接続されるｐチャネルＭＯ
Ｓトランジスタ224bと、ビット線172aと共通ソース線22
2bとの間に接続され、ゲートがビット線172bに接続さ
れ、バックゲートにｎチャネルバックゲート電位ＶBNを
受けるｎチャネルＭＯＳトランジスタ224cと、ビット線
172bと共通ソース線222bとの間に接続され、ゲートがビ
ット線172aに接続され、バックゲートにｎチャネルバッ
クゲート電位ＶBNを受けるｎチャネルＭＯＳトランジス
タ224dとを有している。そして、ｐチャネルＭＯＳトラ
ンジスタ224aおよび224bはクロスカップル型のｐチャネ
ルセンスアンプを構成し、ｎチャネルＭＯＳトランジス
タ224cおよび224dはクロスカップル型のｎチャネルセン
スアンプを構成している。
【００５３】121 は行アドレスストローブ信号/RASを受
け、この行アドレスストローブ信号/RASのＨレベルから
Ｌレベルへの変化に応じて接地電位ＶSSから、中間電位
(1/2)(ＶCC＋ＶSS) よりも高く、かつ中間電位(1/2)(Ｖ
CC＋ＶSS) にｐｎ接合拡散電位φ（例えば0.6V）を加え
た電位よりも低いｎチャネルプリチャージ電位ＶPRNに
変化し、プルダウントランジスタ223bによりｎチャネル
共通ソース線222bの電位CSN が接地電位ＶSSに下げられ
るのに追随して再び接地電位ＶSSに下がるｎチャネルバ
ックゲート電位ＶBNを供給するｎチャネルバックゲート
電位発生回路である。
【００５４】このｎチャネルバックゲート電位発生回路
121 は、行アドレスストローブ信号/RASを受けてこの行
アドレスストローブ信号/RASに基づき変化する制御信号
CT1,CT2,CT3 を発生するバックゲート電位制御回路121a
と、電源電位ＶCCおよび接地電位ＶSSを受けて駆動さ
れ、バックゲート電位制御回路121aからの制御信号CT2
を受け、この制御信号CT2 がＨレベルとなると中間電位
(1/2)(ＶCC＋ＶSS) よりも高く、かつ中間電位(1/2)(Ｖ
CC＋ＶSS) にｐｎ接合拡散電位φ（例えば0.6V）を加え
た電位よりも低いｎチャネルプリチャージ電位ＶPRN を
ｎチャネルバックゲート電位出力ノード121bに供給する
ｎチャネルプリチャージ電位供給回路121cと、ｎチャネ
ルバックゲート電位出力ノード121bと接地電位ノード12
0bとの間に接続され、ゲートにバックゲート電位制御回
路121aからの制御信号CT1 を受けるｎチャネルＭＯＳト
ランジスタ121dと、ｎチャネル共通ソース線222bとｎチ
ャネルバックゲート電位出力ノード121bとの間に接続さ
れ、ゲートにバックゲート電位制御回路121aからの制御
信号CT3 を受けるｎチャネルＭＯＳトランジスタ121eと
を有する。
【００５５】バックゲート電位制御回路121aはさらに行
アドレスストローブ信号/RASを受け、制御信号CT1 を出
力する２段のインバータ121aa および121ab からなる遅
延回路と、制御信号CT1 およびこの制御信号CT1 の３段
のインバータ121ac,121ad および121ae からなる反転遅
延回路による反転遅延信号を受け、この受けた信号が共
にＬレベルであるとＨレベルとなる制御信号CT2 を出力
するNOR 回路121af と、制御信号CT1 およびCT2 を受
け、この制御信号が共にＬレベルとなるとＨレベルとな
る制御信号CT3 を出力するNOR 回路121ag とを有する。
【００５６】また、ｎチャネルプリチャージ電位供給回
路121cは、電源電位ノード120aとノード121ca との間に
接続される抵抗素子121cb と、ノード121ca とノード12
1ccとの間に接続され、ゲートがノード121cc に接続さ
れるｐチャネルＭＯＳトランジスタ121cd と、ノード12
1cc とノード121ce との間に接続され、ゲートがノード
121ce に接続され、ｐチャネルＭＯＳトランジスタ121c
d と同じサイズのｐチャネルＭＯＳトランジスタ121cf
と、ノード121ce と接地電位ノード120bとの間に接続さ
れ、抵抗素子121cb と同じ抵抗値の抵抗素子121cg と、
電源電位ノード120aとｎチャネルプリチャージ電位出力
ノード121ch との間に接続される抵抗素子121ci と、ｎ
チャネルプリチャージ電位出力ノード121ch とノード12
1cj との間に接続されるダイオード素子121ck と、ノー
ド121cj と接地電位ノード120bとの間に接続され、ゲー
トがノード121ce に接続されたｐチャネルＭＯＳトラン
ジスタ121cm とを有するｎチャネルプリチャージ電位発
生回路121cn およびｎチャネルプリチャージ電位出力ノ
ード121ch とｎチャネルバックゲート電位出力ノード12
1bとの間に接続されゲートに制御信号CT2 を受けるｎチ
ャネルＭＯＳトランジスタ121cp を有する。
【００５７】図４は図３に示されたセンスアンプ224 に
おけるセンスアンプトランジスタ224cおよび224dが形成
された半導体基板の簡略化した断面図を示しており、図
４において301 はｐ- 型の半導体基板、302 は半導体基
板301 に形成されたｎ型のｎウェル、303aおよび303bは
ｎウェル302 内に互いに電気的に離隔して形成され、半
導体基板301 の不純物濃度よりも高い不純物濃度のｐ型
のｐウェル、304aはｎウェル302 に形成され、ｎウェル
よりも不純物濃度の高いｎ+ 型拡散領域で、電源電位線
221aに接続されており、このｎ+ 拡散領域304aを介して
ｎウェル302 に電源電位ＶCCが与えられている。304bは
ｐウェル303aに形成され、ｐウェル303aよりも不純物濃
度の高いｐ+ 型拡散領域で、ｎチャネルバックゲート電
位ＶBNが与えられるｎチャネルバックゲート電位線221d
に接続され、このｐ+ 型拡散領域を介してｐウェル303a
にｎチャネルバックゲート電位ＶBNが与えられている。
304cはｐウェル303bに形成され、ｐウェル303bよりも不
純物濃度の高いｐ+ 型拡散領域で、接地電位線221bに接
続され、このｐ+ 型拡散領域を介してｐウェル303bに接
地電位ＶSSが与えられている。
【００５８】224ca はｐウェル303aに形成され、ビット
線172aに接続されるｎ+ 拡散領域からなるドレイン、22
4cb はｐウェル303aにドレイン224ca と離隔して形成さ
れ、ｎチャネル共通ソース線222bに接続されるｎ+ 拡散
領域からなるソース、224ccはドレイン224ca とソース2
24cb に挟まれたｐウェル303aにおけるチャネル領域と
ゲート絶縁膜224cd を介して対向して設けられ、ビット
線172bに接続されるゲートで、ドレイン224ca およびソ
ース224cb とでセンスアンプトランジスタ224cを構成し
ている。224da はｐウェル303aに形成され、ビット線17
2bに接続されるｎ+ 拡散領域からなるドレイン、224db
はｐウェル303aにドレイン224da と離隔して形成され、
ｎチャネル共通ソース線222bに接続されるｎ+ 拡散領域
からなるソースで、センスアンプトランジスタ224cにお
けるソース224cb と共有されている。224dc はドレイン
224da とソース224db に挟まれたｐウェル303aにおける
チャネル領域とゲート絶縁膜224dd を介して対向して設
けられ、ビット線172aに接続されるゲートで、ドレイン
224da およびソース224db とでセンスアンプトランジス
タ224dを構成している。
【００５９】223ba はｐウェル303bに形成され、ｎチャ
ネル共通ソース線222bに接続されるｎ+ 拡散領域からな
るドレイン、223bb はｐウェル303bにドレイン223ba と
離隔して形成され、接地電位線221bに接続されるｎ+ 拡
散領域からなるソース、223bc はドレイン223ba とソー
ス223bb に挟まれたｐウェル303bにおけるチャネル領域
とゲート絶縁膜223bd を介して対向して設けられ、ｎチ
ャネルセンスアンプイネーブル信号SEN0を受けるゲート
で、ドレイン223ba およびソース223bb とでプルダウン
トランジスタ223bを構成している。
【００６０】そして、ｐｎ接合拡散電位φはｐウェル30
3aとセンスアンプトランジスタ224cおよび224dにおける
ソース224cb およびドレイン224ca,224da との間のｐｎ
接合拡散電位である。図５はｐｎ接合特性を示すグラフ
で、横軸はｐウェル303aの電位ＶBNとソース224ca の電
位CSN0との間の電位差ＶBN−CSN0、縦軸はｐウェル303a
からソース224ca に流れる電流Ｉを示しており、ｐウェ
ル303aの電位ＶBNとソース224ca の電位CSN0との間の電
位差ＶBN−CSN0がｐｎ接合拡散電位φを越えるとｐウェ
ル303aからソース224ca に急激に電流Ｉが流れる。
【００６１】従って、ビット線172aおよび172bの電位BL
および/BL が中間電位(1/2)(ＶCC＋ＶSS) であるビット
線プリチャージ電位ＶBLにプリチャージされているとき
に、ｐウェル303aに与えられるｎチャネルバックゲート
電位ＶBNが中間電位(1/2)(ＶCC＋ＶSS) よりも高く、か
つ中間電位(1/2)(ＶCC＋ＶSS) にｐｎ接合拡散電位φを
加えた電位よりも低いｎチャネルプリチャージ電位Ｖ
PRN に変化して、このｐウェル303aがｎチャネルプリチ
ャージ電位ＶPRN にプリチャージされてもｐウェル303a
からドレイン224ca,224da およびソース224cb にはわず
かしか電流が流れない。ここで、ｎチャネルプリチャー
ジ電位ＶPRN は(1/2)(ＶCC＋ＶSS) ＋φぎりぎりにして
おくよりも、ビット線172aまたは172bにＬ側のデータが
読み出されてビット線172aまたは172bの電位BLまたは/B
L がビット線プリチャージ電位ＶBLからわずかにΔＶ
（例えば0.1V）だけ低下したときに、ｐウェル303aとビ
ット線172aまたは172bとの間の電位差がｐｎ接合拡散電
位φを越えてｐウェル303aからビット線172aまたは172b
に電流が流れてビット線172aまたは172bに生じた電位変
化量ΔＶが小さくなってしまう恐れがあるため、(1/2)
(ＶCC＋ＶSS) ＋φ−ΔＶにしておく方が好ましい。
【００６２】次に、図６のタイミング図に基づきこの実
施例１のDRAMの動作について説明するが、ここでは説明
を簡略化するためにＬレベルのデータの読み出し動作の
説明をする。従って、ライトイネーブル信号/WE はＨレ
ベル、アウトプットイネーブル信号/OE はＬレベルにさ
れている。まず、図６の（ａ）に示すように行アドレス
ストローブ信号/RASがＨレベルからＬレベルに変化する
時刻ｔ1 以前は、ビット線イコライズ信号BLEQが図６の
（ｄ）に示すようにＨレベル、ビット線分離信号BLI q
が図６の（ｇ）に示すように全て昇圧電位ＶPPとなって
いるので、ビット線イコライズ回路174 におけるｎチャ
ネルＭＯＳトランジスタ174a,174b,174cおよびシェアー
ドセンスアンプ用ゲート回路175 におけるｎチャネルＭ
ＯＳトランジスタ175a,175b が導通状態となり、ビット
線イコライズ回路174 によってシェアードセンスアンプ
用ゲート回路175 を介してビット線対172 の電位BL,/BL
は図６の（ｆ）に示すように(1/2)(ＶCC＋ＶSS) のビッ
ト線プリチャージ電位ＶBLにプリチャージされている。
【００６３】そして、図６の（ｈ）に示すようにｐチャ
ネルセンスアンプイネーブル信号/SEPr が全てＨレベ
ル、図６の（ｉ）に示すようにおよびｎチャネルセンス
アンプイネーブル信号SEN r が全てＬレベルとなってい
るため、これを受けるプルアップトランジスタ223aおよ
びプルダウントランジスタ223bは共に非導通状態となっ
ており、Ｈレベルのビット線イコライズ信号BLEQを受け
る共通ソース線イコライズ回路225 におけるｎチャネル
ＭＯＳトランジスタ225a,225b および225cが導通状態と
なっているので、この共通ソース線イコライズ回路225
によりｐチャネル共通ソース線222aの電位CSP r および
ｎチャネル共通ソース線222bの電位CSN rは中間電位(1/
2)(ＶCC＋ＶSS) にイコライズされている。
【００６４】また、バックゲート電位制御信号CT1 はＨ
レベルの/RASを受けるバックゲート電位制御回路121aに
おける２段のインバータ121aa および121ab により図６
の（ｌ）に示されるようにＨレベルとされ、バックゲー
ト電位制御信号CT2 はＨレベルのバックゲート電位制御
信号CT1 を受けるNOR 回路121af により図６の（ｍ）に
示されるようにＬレベルとされ、バックゲート電位制御
信号CT3 はＨレベルのバックゲート電位制御信号CT1 を
受けるNOR 回路121ag により図６の（ｎ）に示されるよ
うにＬレベルとされている。従って、ｎチャネルバック
ゲート電位発生回路121 におけるｎチャネルプリチャー
ジ電位供給回路121cのｎチャネルＭＯＳトランジスタ12
1cp は非導通状態、ｎチャネルＭＯＳトランジスタ121d
は導通状態、ｎチャネルＭＯＳトランジスタ121eは非導
通状態となっているため、ｎチャネルバックゲート電位
ＶBNは図６の（ｏ）に示すように接地電位ＶSSとなって
いる。
【００６５】さらに、ワード線171 の電位WLは図６の
（ｅ）に示すように全てＬレベル、ローカルＩ／Ｏ線対
226aおよびグローバルＩ／Ｏ線対226bを行アドレス信号
に応じて選択的に接続するための選択信号SEL r も図６
の（ｐ）に示すように全てＬレベル、列選択信号CSL n
も図６の（ｑ）に示すように全てＬレベルとなってい
る。ローカルＩ／Ｏ線対226aの電位LIO r ,/LIO r は図
６の（ｒ）に示すように(1/2)(V CC+VSS) にプリチャー
ジおよびイコライズされ、グローバルＩ／Ｏ線対226bの
電位GIO t ,/GIO t (t=0,1,・・・,255) は図６の（ｓ）に
示すようにＶCCにプリチャージおよびイコライズされ、
データD s はグローバルＩ／Ｏ線対226bの電位GIO t ,/
GIO t がイコライズされているのに応じて図６の（ｔ）
に示すようにハイインピーダンス(Hi-Z)状態になってい
る。
【００６６】そして、図６の（ｃ）に示すようにアドレ
ス信号A i を行アドレスに変化させ、行アドレスストロ
ーブ信号/RASを図６の（ａ）に示すように時刻ｔ1 でＨ
レベルからＬレベルに変化させると、これに応じてビッ
ト線イコライズ信号BLEQがＨレベルからＬレベルに変化
し、ビット線対172 とｐチャネル共通ソース線222aおよ
びｎチャネル共通ソース線222bのイコライズおよびプリ
チャージが中断される。そして、時刻ｔ1 でＨレベルか
らＬレベルへ変化した行アドレスストローブ信号/RASを
受けてｎチャネルバックゲート電位発生回路121 のバッ
クゲート電位制御回路121aにおける２段のインバータ12
1aa および121ab から出力されるバックゲート電位制御
信号CT1 が図６の（ｌ）に示すように時刻ｔ2 でＬレベ
ルに変化し、これを受けるｎチャネルバックゲート電位
発生回路121 におけるｎチャネルＭＯＳトランジスタ12
1dが非導通状態となる。
【００６７】また、バックゲート電位制御信号CT1 がＬ
レベルに変化したのを受けてバックゲート電位制御回路
121aにおけるNOR 回路121af から出力されるバックゲー
ト電位制御信号CT2 が図６の（ｍ）に示すようにＨレベ
ルとなり、３段のインバータ121ac,121ad,121ae から出
力されるバックゲート電位制御信号CT1 の反転遅延信号
がＨレベルに変化する時刻ｔ5 までＨレベルとなる。こ
れを受けてｎチャネルプリチャージ電位供給回路121cに
おけるｎチャネルＭＯＳトランジスタ121cp は導通状態
となり、ｎチャネルバックゲート電位出力ノード121bに
ｎチャネルプリチャージ電位ＶPRN が供給され、ｎチャ
ネルバックゲート電位ＶBNは図６の（ｏ）に示すように
ｎチャネルプリチャージ電位ＶPRN に上昇する。
【００６８】そして、行アドレス信号により選択される
メモリブロック170aに対応したビット線分離信号BLI q
は図６の（ｇ）に示すようにＶPPのままで、選択されな
いメモリブロック170aに対応したビット線分離信号BLI
q は図６の（ｇ）に示すように時刻ｔ3 でＬレベルへ立
ち下げられ、選択されないメモリブロック170aに対応し
たシェアードセンスアンプ用ゲート回路175 におけるｎ
チャネルＭＯＳトランジスタ175aおよび175bが非導通状
態となり、選択されないメモリブロック170aにおけるビ
ット線対172 とセンスアンプ224 とが分離される。そし
て、ローカルＩ／Ｏ線対226aおよびグローバルＩ／Ｏ線
対226bを接続するための選択信号SEL rのうち行アドレ
ス信号により選択されたものが図６の（ｐ）に示すよう
にほぼ時刻ｔ3 付近でＨレベルに立ち上がってこれを受
けるグローバルＩ／Ｏゲート回路227bにおけるｎチャネ
ルＭＯＳトランジスタ227ba および227bb が導通状態と
なり、対応するローカルＩ／Ｏ線対226aとグローバルＩ
／Ｏ線対226bとが接続される。すると、(1/2)(V CC+
VSS) にプリチャージされていたローカルＩ／Ｏ線対226
aの電位LIO r ,/LIO r が図６の（ｒ）に示すようにグ
ローバルＩ／Ｏ線対226bの電位ＶCCに上昇する。
【００６９】そして、行アドレス信号に応じて選択され
たワード線171 の電位WLが図６の（ｅ）に示すように時
刻ｔ4 で昇圧電位ＶPPへ立ち上げられる。すると、メモ
リセル173 におけるメモリトランジスタ173bが導通し、
メモリセル173 が接続されたビット線172aまたは172bと
メモリキャパシタ173aとの間で電荷の授受が行われ、ビ
ット線172aまたは172bの電位BLまたは/BL は図６の
（ｆ）に示すようにビット線プリチャージ電位ＶBLから
ΔＶだけ変化する。
【００７０】そして、ｎチャネルバックゲート電位発生
回路121 のバックゲート電位制御回路121aにおけるNOR
回路121af から出力されるバックゲート電位制御信号CT
2 が、図６の（ｍ）に示すように時刻ｔ5 でＬレベルに
変化するとこれを受けるｎチャネルプリチャージ電位供
給回路121cにおけるｎチャネルＭＯＳトランジスタ121c
p は非導通状態となり、NOR 回路121ag から出力される
バックゲート電位制御信号CT3 はＨレベルに立ち上が
り、これを受けるｎチャネルＭＯＳトランジスタ121eは
導通状態となる。また、選択されたメモリブロック170a
に対応するセンスアンプイネーブル信号SEN r が図６の
（ｉ）に示すように時刻ｔ5 でＨレベルに立ち上げら
れ、これを受けるプルダウントランジスタ223bが導通状
態となり、ｎチャネル共通ソース線222bの電位CSN r が
図６の（ｋ）に示すように接地電位ＶSSに引き下げられ
る。一方、ｎチャネルバックゲート電位供給回路121 に
おけるｎチャネルＭＯＳトランジスタ121eは導通状態と
なっているので、ｎチャネルバックゲート電位ＶBNはｎ
チャネル共通ソース線222bの電位CSN r が接地電位ＶSS
に引き下げられるのに追随して図６の（ｏ）に示すよう
にｎチャネルプリチャージ電位ＶPRN から接地電位ＶSS
に引き下げられる。
【００７１】すると、図６の（ｆ）に示すようにΔＶの
電位差が生じているビット線対172のうち、低い電位と
なっているビット線の電位BLがｎチャネルセンスアンプ
224cおよび224dにより接地電位ＶSSに引き下げられ、高
い電位の方のビット線の電位/BL はわずかに低下する。
そして、選択されたメモリブロック170aに対応するセン
スアンプイネーブル信号/SEPr が図６の（ｈ）に示すよ
うに時刻ｔ6 でＬレベルになると、これを受けるプルア
ップトランジスタ223aが導通状態となり、ｐチャネル共
通ソース線222aの電位CSP r が図６の（ｊ）に示すよう
に電源電位ＶCCに引き上げられる。すると、図６の
（ｆ）に示すように高い電位の方のビット線の電位/BL
がｐチャネルセンスアンプ224aおよび224bにより電源電
位ＶCCに引き上げられ、ビット線対172 の検知増幅動作
が終了する。
【００７２】そして、図６の（ｃ）に示すようにアドレ
ス信号A i を列アドレスに変化させ、列アドレスストロ
ーブ信号/CASを図６の（ｂ）に示すように時刻ｔ7 でＨ
レベルからＬレベルに変化させると、列アドレス信号に
より選択された列選択信号CSL n が図６の（ｑ）に示す
ように時刻ｔ8 でＨレベルに立ち上げられ、これを受け
るローカルＩ／Ｏゲート回路227aにおけるｎチャネルＭ
ＯＳトランジスタ227aa および227ab が導通状態とな
り、ビット線対172 とローカルＩ／Ｏ線対226aとが接続
される。すると、V CC-VSSに電位差の開いたビット線対
172 の電位がローカルＩ／Ｏ線対226aに伝わり、ローカ
ルＩ／Ｏ線226ab の電位/LIOr は図６の（ｒ）に示すよ
うに電源電位ＶCCからクランプレベルまで低下する。そ
して、電位差の生じたローカルＩ／Ｏ線226ab の電位が
グローバルＩ／Ｏ線対226bに伝わり、グローバルＩ／Ｏ
線対226bに図６の（ｓ）に示すように電位差が生じる。
【００７３】そして、グローバルＩ／Ｏ線対226bの電位
GIO t ,/GIO t を図示されていないレベルシフタで図６
の（ｓ）に示すようにシフトダウンしてグローバルＩ／
Ｏ線対226bに接続される図示されないプリアンプのゲイ
ンが大きくなるようにし、このプリアンプでグローバル
Ｉ／Ｏ線対226bの電位差を増幅して入出力バッファ240
にこの増幅したデータが出力される。そして、入出力バ
ッファ240 は時刻ｔ9でＬレベルのデータD s を出力す
る。
【００７４】以上のようにこの実施例１ではセンスアン
プ224 がセンス動作を開始する時刻ｔ5 のとき、ｎチャ
ネルセンスアンプトランジスタ224cおよび224dが形成さ
れるｐウェル303aに与えられるｎチャネルバックゲート
電位ＶBNをビット線プリチャージ電位ＶBLよりも高く、
かつこのビット線プリチャージ電位ＶBLにｐウェル303a
とｎチャネルセンスアンプトランジスタ224cおよび224d
のソース／ドレイン224ca,224cb,224da とのｐｎ接合拡
散電位φを加えた電位よりも低いｎチャネルプリチャー
ジ電位ＶPRN (=(1/2)(V CC+VSS)+φ- ΔV)にするので、
ｎチャネルセンスアンプトランジスタ224cおよび224dの
センス動作開始時のしきい値電圧が小さくなり、これに
よって低電圧および高速センス動作が可能なDRAMを得る
ことができる。
【００７５】さらに、センスアンプ224 の増幅動作が終
了するときにはｐウェル303aに与えられるｎチャネルバ
ックゲート電位ＶBNを接地電位ＶSSにするので、センス
動作開始時にくらべｎチャネルセンスアンプトランジス
タ224cおよび224dのしきい値電圧が大きくなるため、ｎ
チャネルセンスアンプトランジスタ224cまたは224dを介
して接地電位線221bに流れるサブスレッショルド電流が
小さくなり、センスアンプ224 がデータラッチする際の
消費電力が小さくなる。
【００７６】実施例２．以下にこの発明の実施例２であ
るDRAMについて、図７から図１０に基づいて説明する。
この実施例２のDRAMと実施例１のDRAMとは、センスアン
プ224 およびその周辺回路の構成が異なっている。以下
この異なる点について説明し、同じ点については同一符
号を付けて説明を省略する。図７はこの実施例２のDRAM
のメモリセルアレイ170 、センスアンプおよびＩ／Ｏ回
路220 を示す回路図で、図７において図２に示された実
施例１のDRAMのメモリセルアレイ170 、センスアンプお
よびＩ／Ｏ回路220 と異なる点は、図７に示された回路
ではｎチャネルバックゲート電位線221dが設けられてお
らず、代わりに１つのメモリマット、つまり2048のビッ
ト線対172 に渡って配置され、(1/2)(V CC+VSS) よりも
低く、かつ(1/2)(VCC+VSS) からｐｎ接合電位φを引い
た電位よりも高いｐチャネルプリチャージ電位ＶPRP に
変化するｐチャネルバックゲート電位ＶBPが与えられる
ｐチャネルバックゲート電位線221eが設けられ、センス
アンプ224 がこのｐチャネルバックゲート電位線221eに
接続されている点である。
【００７７】図８は図７に示されたセンスアンプ224
と、その周辺回路の回路図を示しており、図８において
図３に示された実施例１の回路と異なる点は、センスア
ンプ224 におけるｎチャネルセンスアンプトランジスタ
224cおよび224dがバックゲート電位としてｎチャネルバ
ックゲート電位ＶBNを受けておらず、代わりにｐチャネ
ルセンスアンプトランジスタ224aおよび224bがバックゲ
ート電位としてｐチャネルバックゲート電位ＶBPを受け
ている点、およびｎチャネルバックゲート電位発生回路
121 が設けられておらず、代わりに行アドレスストロー
ブ信号/RASを受け、この行アドレスストローブ信号/RAS
のＨレベルからＬレベルへの変化に応じて電源電位ＶCC
から、中間電位(1/2)(V CC+VSS) よりも低く、かつ中間
電位(1/2)(V CC+VSS) からｐｎ接合拡散電位φ（例えば
0.6V）を引いた電位よりも高いｐチャネルプリチャージ
電位ＶPRP に変化し、プルアップトランジスタ223aによ
りｐチャネル共通ソース線222aの電位CSP が電源電位Ｖ
CCに引き上げられるのに追随して再び電源電位ＶCCに上
昇するｐチャネルバックゲート電位ＶBPを供給するｐチ
ャネルバックゲート電位発生回路122 が設けられている
点である。
【００７８】ｐチャネルバックゲート電位発生回路122
は、図３に示されたバックゲート電位制御回路121aと、
このバックゲート電位制御回路121aから出力されるバッ
クゲート電位制御信号CT1,CT2,CT3 を受けてこれらを反
転させたバックゲート電位制御信号/CT1,/CT2,/CT3を出
力するインバータ122a,122b,122cと、電源電位ＶCCおよ
び接地電位ＶSSを受けて駆動され、インバータ122cから
の制御信号/CT2を受け、この制御信号/CT2がＬレベルと
なると中間電位(1/2)(V CC+VSS) よりも低く、かつ中間
電位(1/2)(V CC+VSS) からｐｎ接合拡散電位φ（例えば
0.6V）を引いた電位よりも高いｐチャネルプリチャージ
電位ＶPRP をｐチャネルバックゲート電位線221eに供給
するｐチャネルプリチャージ電位供給回路122dと、ｐチ
ャネルバックゲート電位線221eと電源電位ノード120aと
の間に接続され、ゲートにインバータ122aからの制御信
号/CT1を受けるｐチャネルＭＯＳトランジスタ122eと、
ｐチャネル共通ソース線222aとｐチャネルバックゲート
電位線221eとの間に接続され、ゲートにインバータ122b
からの制御信号/CT3を受けるｐチャネルＭＯＳトランジ
スタ122fとを有する。
【００７９】ｐチャネルプリチャージ電位供給回路122d
は、電源電位ノード120aとノード122da との間に接続さ
れる抵抗素子122db と、ノード122da とノード122dc と
の間に接続され、ゲートがノード122da に接続されるｎ
チャネルＭＯＳトランジスタ122dd と、ノード122dc と
ノード122de との間に接続され、ゲートがノード122dc
に接続され、ｎチャネルＭＯＳトランジスタ122dd と同
じサイズのｎチャネルＭＯＳトランジスタ122df と、ノ
ード122de と接地電位ノード120bとの間に接続され、抵
抗素子122db と同じ抵抗値の抵抗素子122dg と、電源電
位ノード120aとノード122dh との間に接続され、ゲート
がノード122da に接続されるｎチャネルＭＯＳトランジ
スタ122di と、ノード122dh とｐチャネルプリチャージ
電位出力ノード122dj との間に接続されるダイオード素
子122dk と、ｐチャネルプリチャージ電位出力ノード12
2dj と接地電位ノード120bとの間に接続される抵抗素子
122dm とを有するｐチャネルプリチャージ電位発生回路
122dn およびｐチャネルプリチャージ電位出力ノード12
2dj とｐチャネルバックゲート電位線221eとの間に接続
されゲートに制御信号/CT2を受けるｐチャネルＭＯＳト
ランジスタ122dp を有する。
【００８０】図９は図８に示されたセンスアンプ224 に
おけるｐチャネルセンスアンプトランジスタ224aおよび
224bが形成された半導体基板の簡略化した断面図を示し
ており、図９において304aおよび304bは半導体基板301
に互いに電気的に離隔して形成されるｎ型のｎウェル、
305aはｎウェル304aに形成され、ｎウェル304aよりも不
純物濃度の高いｎ+ 型拡散領域で、ｐチャネルバックゲ
ート電位ＶBPが与えられるｐチャネルバックゲート電位
線221eに接続され、このｎ+ 型拡散領域305aを介してｎ
ウェル304aにｐチャネルバックゲート電位ＶBPが与えら
れている。305bはｎウェル304bに形成され、ｎウェル30
4bよりも不純物濃度の高いｎ+ 型拡散領域で、電源電位
線221aに接続され、このｎ+ 型拡散領域305bを介してｎ
ウェル304bに電源電位ＶCCが与えられている。
【００８１】224aa はｎウェル304aに形成され、ビット
線172aに接続されるｐ+ 拡散領域からなるドレイン、22
4ab はｎウェル304aにドレイン224aa と離隔して形成さ
れ、ｐチャネル共通ソース線222aに接続されるｐ+ 拡散
領域からなるソース、224acはドレイン224aa とソース2
24ab に挟まれたｎウェル304aにおけるチャネル領域と
ゲート絶縁膜224ad を介して対向して設けられ、ビット
線172bに接続されるゲートで、ドレイン224aa およびソ
ース224ab とでｐチャネルセンスアンプトランジスタ22
4aを構成している。224ba はｎウェル304aに形成され、
ビット線172bに接続されるｐ+ 拡散領域からなるドレイ
ン、224bb はｎウェル304aにドレイン224ba と離隔して
形成され、ｐチャネル共通ソース線222aに接続されるｐ
+ 拡散領域からなるソースで、ｐチャネルセンスアンプ
トランジスタ224aにおけるソース224ab と共有されてい
る。224bc はドレイン224ba とソース224bb に挟まれた
ｎウェル304aにおけるチャネル領域とゲート絶縁膜224b
d を介して対向して設けられ、ビット線172aに接続され
るゲートで、ドレイン224ba およびソース224bbとでｐ
チャネルセンスアンプトランジスタ224bを構成してい
る。
【００８２】223aa はｎウェル304bに形成され、ｐチャ
ネル共通ソース線222aに接続されるｐ+ 拡散領域からな
るドレイン、223ab はｎウェル304bにドレイン223aa と
離隔して形成され、電源電位線221aに接続されるｐ+ 拡
散領域からなるソース、223ac はドレイン223aa とソー
ス223ab に挟まれたｎウェル304bにおけるチャネル領域
とゲート絶縁膜223ad を介して対向して設けられ、ｐチ
ャネルセンスアンプイネーブル信号/SEP0 を受けるゲー
トで、ドレイン223aa およびソース223ab とでプルアッ
プトランジスタ223aを構成している。
【００８３】そして、ｐｎ接合拡散電位φはｎウェル30
4aとｐチャネルセンスアンプトランジスタ224aおよび22
4bにおけるソース224ab およびドレイン224aa,224ba と
の間のｐｎ接合拡散電位である。従って、ビット線172a
および172bの電位BLおよび/BL が中間電位(1/2)(V CC+V
SS) であるビット線プリチャージ電位ＶBLにプリチャー
ジされているときに、ｎウェル304aに与えられるｐチャ
ネルバックゲート電位ＶBPが中間電位(1/2)(V CC+VSS)
よりも低く、かつ中間電位(1/2)(V CC+VSS) からｐｎ接
合拡散電位φを引いた電位よりも高いｐチャネルプリチ
ャージ電位ＶPR P に変化して、このｎウェル304aがｐチ
ャネルプリチャージ電位ＶPRP にプリチャージされても
ｎウェル304aからドレイン224aa,224ba およびソース22
4ab に電流が流れない。ここで、ｐチャネルプリチャー
ジ電位ＶPRP は(1/2)(V CC+VSS)-φぎりぎりにしておく
よりも、ビット線172aまたは172bにＨ側のデータが読み
出されてビット線172aまたは172bの電位BLまたは/BL が
ビット線プリチャージ電位ＶBLからわずかにΔＶ（例え
ば0.1V）だけ上昇したときに、ｎウェル304aとビット線
172aまたは172bとの間の電位差の絶対値がｐｎ接合拡散
電位φを越えてビット線172aまたは172bからｎウェル30
4aに電流が流れてビット線172aまたは172bに生じた電位
変化量ΔＶが小さくなってしまう恐れがあるため、(1/
2)(V CC+VSS)-φ+ ΔV にしておく方が好ましい。
【００８４】次にこの実施例２のDRAMの動作について説
明する。実施例２のDRAMの動作と実施例１のDRAMの動作
とは、ｎチャネルバックゲート電位ＶBNを与える動作が
なくなり、代わりにｐチャネルバックゲート電位ＶBPを
与える動作があらたに加わっている点で異なる。この動
作の異なる点について図６および図１０に基づき説明す
る。まず、行アドレスストローブ信号/RASが図６の
（ａ）に示すようにＨレベルからＬレベルに変化する時
刻ｔ1 以前では、ｐチャネルバックゲート電位発生回路
122 におけるインバータ122aから出力される制御信号/C
T1は図１０の（ａ）に示すようにＬレベル、インバータ
122cから出力される制御信号/CT2は図１０の（ｂ）に示
すようにＨレベル、インバータ122bから出力される制御
信号/CT3は図１０の（ｃ）に示すようにＨレベルとなっ
ており、制御信号/CT1を受けるｐチャネルＭＯＳトラン
ジスタ122eは導通状態、制御信号/CT2を受けるｐチャネ
ルプリチャージ電位供給回路122dにおけるｐチャネルＭ
ＯＳトランジスタ122dp は非導通状態、制御信号/CT3を
受けるｐチャネルＭＯＳトランジスタ122fは非導通状態
となり、ｐチャネルバックゲート電位線221eの電位ＶBP
は図１０の（ｄ）に示すように電源電位ＶCCとなってい
る。
【００８５】そして、行アドレスストローブ信号/RASが
図６の（ａ）に示すように時刻ｔ1でＨレベルからＬレ
ベルに変化すると、これに応じて制御信号CT1 が図６の
（ｌ）に示すように時刻ｔ2 でＬレベルに変化し、これ
を受けて制御信号CT2 が図６の（ｍ）に示すようにＨレ
ベルに変化する。すると、この反転信号である制御信号
/CT1は図１０の（ａ）に示すように時刻ｔ10でＨレベル
に変化し、制御信号/CT2は図１０の（ｂ）に示すように
Ｌレベルに変化し、制御信号/CT1を受けるｐチャネルＭ
ＯＳトランジスタ122eは非導通状態、制御信号/CT2を受
けるｐチャネルプリチャージ電位供給回路122dにおける
ｐチャネルＭＯＳトランジスタ122dp が導通状態とな
り、ｐチャネルバックゲート電位線221eにｐチャネルプ
リチャージ電位ＶPRP が供給され、ｐチャネルバックゲ
ート電位ＶBPは図１０の（ｄ）に示すように(1/2)(V CC
+VSS)-φ+ ΔV のｐチャネルプリチャージ電位ＶPRP と
なる。
【００８６】そして、制御信号CT2 が図６の（ｍ）に示
すように時刻ｔ5 でＬレベルに変化すると、これを受け
て制御信号CT3 が図６の（ｎ）に示すようにＨレベルに
変化する。すると、この反転信号である制御信号/CT2は
図１０の（ｂ）に示すようにセンスアンプイネーブル信
号/SEPr がＬレベルとなりプルアップトランジスタ223a
が導通状態となる時刻ｔ6 付近でＨレベルに変化し、制
御信号/CT3は図１０の（ｃ）に示すようにＬレベルに変
化し、制御信号/CT2を受けるｐチャネルプリチャージ電
位供給回路122dにおけるｐチャネルＭＯＳトランジスタ
122dp は非導通状態、制御信号/CT3を受けるｐチャネル
ＭＯＳトランジスタ122fが導通状態となり、ｐチャネル
バックゲート電位線221eとｐチャネル共通ソース線222a
とが導通し、ｐチャネルバックゲート電位ＶBPは図６の
（ｊ）に示されたｐチャネル共通ソース線222aの電位CS
P r に追随して図１０の（ｄ）に示すように再び電源電
位ＶCCに上昇する。
【００８７】以上のようにこの実施例２ではセンスアン
プ224 がセンス動作を開始する時刻ｔ5 のとき、ｐチャ
ネルセンスアンプトランジスタ224aおよび224bが形成さ
れるｎウェル304aに与えられるｐチャネルバックゲート
電位ＶBPをビット線プリチャージ電位ＶBLよりも低く、
かつこのビット線プリチャージ電位ＶBLからｎウェル30
4aとｐチャネルセンスアンプトランジスタ224aおよび22
4bのソース／ドレイン224aa,224ab,224ba とのｐｎ接合
拡散電位φを引いた電位よりも高いｐチャネルプリチャ
ージ電位ＶPRP (=(1/2)(V CC+VSS)-φ+ ΔV)にするの
で、ｐチャネルセンスアンプトランジスタ224aおよび22
4bのセンス動作開始時のしきい値電圧の絶対値が小さく
なり、これによって低電圧および高速センス動作が可能
なDRAMを得ることができる。
【００８８】さらに、センスアンプ224 の増幅動作が終
了するときにはｎウェル304aに与えられるｐチャネルバ
ックゲート電位ＶBPを電源電位ＶCCにするので、センス
動作開始時にくらべｐチャネルセンスアンプトランジス
タ224aおよび224bのしきい値電圧の絶対値が大きくなる
ため、ｐチャネルセンスアンプトランジスタ224aまたは
224bを介して電源電位線221aから流れるサブスレッショ
ルド電流が小さくなり、センスアンプ224 がデータラッ
チする際の消費電力が小さくなる。
【００８９】実施例３．以下にこの発明の実施例３であ
るDRAMについて、図１１および図１２に基づいて説明す
る。この実施例３のDRAMと実施例１のDRAMとはセンスア
ンプ224 およびその周辺回路の構成が異なる。以下この
異なる点について説明し、同じ点については同一符号を
付けて説明を省略する。図１１はこの実施例３のDRAMの
メモリセルアレイ170 、センスアンプおよびＩ／Ｏ回路
220 を示す回路図で、図１１において図２に示された実
施例１のDRAMのメモリセルアレイ170 、センスアンプお
よびＩ／Ｏ回路220 と異なる点は、図１１に示された回
路では図７に示された実施例２における回路と同様に１
つのメモリマット、つまり2048のビット線対172 に渡っ
て配置され、(1/2)(V CC+VSS) よりも低く、かつ(1/2)
(V CC+VSS) からｐｎ接合電位φを引いた電位よりも高
いｐチャネルプリチャージ電位ＶPRP に変化するｐチャ
ネルバックゲート電位ＶBPが与えられるｐチャネルバッ
クゲート電位線221eがさらに設けられ、センスアンプ22
4 がこのｐチャネルバックゲート電位線221eにさらに接
続されている点である。
【００９０】図１２は図１１に示されたセンスアンプ22
4 と、その周辺回路の回路図を示しており、図１２にお
いて図３に示された実施例１の回路と異なる点は、図８
に示された実施例２における回路と同様にセンスアンプ
224 におけるｐチャネルセンスアンプトランジスタ224a
および224bがバックゲート電位としてｐチャネルバック
ゲート電位ＶBPを受けている点、および行アドレススト
ローブ信号/RASのＨレベルからＬレベルへの変化に応じ
て電源電位ＶCCから、中間電位(1/2)(V CC+VSS) よりも
低く、かつ中間電位(1/2)(V CC+VSS) からｐｎ接合拡散
電位φ（例えば0.6V）を引いた電位よりも高いｐチャネ
ルプリチャージ電位ＶPRP に変化し、プルアップトラン
ジスタ223aによりｐチャネル共通ソース線222aの電位CS
P が電源電位ＶCCに引き上げられるのに追随して再び電
源電位ＶCCに上昇するｐチャネルバックゲート電位ＶBP
を供給するｐチャネルバックゲート電位発生回路122 が
設けられている点である。
【００９１】ｐチャネルバックゲート電位発生回路122
において、図８に示された実施例２におけるｐチャネル
バックゲート電位発生回路122 と異なる点は、図８に示
された実施例２におけるｐチャネルバックゲート電位発
生回路122 がバックゲート電位制御回路121aを有してい
たのに対し、この図１２に示されたｐチャネルバックゲ
ート電位発生回路122 はバックゲート電位制御回路121a
を有していない点で、ｎチャネルバックゲート電位発生
回路121 におけるバックゲート電位制御回路121aをｎチ
ャネルバックゲート電位発生回路121 と共有している。
【００９２】また、センスアンプ224 におけるｐチャネ
ルセンスアンプトランジスタ224aおよび224bが形成され
た半導体基板の簡略断面図は図９に示された実施例２に
おける断面図と同様で、ｎチャネルセンスアンプトラン
ジスタ224cおよび224dが形成された半導体基板の簡略断
面図は図４に示された実施例１における断面図と同様と
なる。そして、この実施例３のDRAMの動作を示すタイミ
ングチャートは図６および図１０と同様となり、実施例
１および実施例２のDRAMと同様の動作をする。
【００９３】以上のようにこの実施例３ではセンスアン
プ224 がセンス動作を開始する時刻ｔ5 のとき、ｎチャ
ネルセンスアンプトランジスタ224cおよび224dが形成さ
れるｐウェル303aに与えられるｎチャネルバックゲート
電位ＶBNをビット線プリチャージ電位ＶBLよりも高く、
かつこのビット線プリチャージ電位ＶBLにｐウェル303a
とｎチャネルセンスアンプトランジスタ224cおよび224d
のソース／ドレイン224ca,224cb,224da とのｐｎ接合拡
散電位φを加えた電位よりも低いｎチャネルプリチャー
ジ電位ＶPRN (=(1/2)(V CC+VSS)+φ- ΔV)にするので、
ｎチャネルセンスアンプトランジスタ224cおよび224dの
センス動作開始時のしきい値電圧が小さくなり、これに
よって低電圧および高速センス動作が可能なDRAMを得る
ことができる。
【００９４】また、センスアンプ224 がセンス動作を開
始する時刻ｔ5 のとき、ｐチャネルセンスアンプトラン
ジスタ224aおよび224bが形成されるｎウェル304aに与え
られるｐチャネルバックゲート電位ＶBPをビット線プリ
チャージ電位ＶBLよりも低く、かつこのビット線プリチ
ャージ電位ＶBLからｎウェル304aとｐチャネルセンスア
ンプトランジスタ224aおよび224bのソース／ドレイン22
4aa,224ab,224ba とのｐｎ接合拡散電位φを引いた電位
よりも高いｐチャネルプリチャージ電位ＶPRP(=(1/2)(V
CC+VSS)-φ+ ΔV)にするので、ｐチャネルセンスアン
プトランジスタ224aおよび224bのセンス動作開始時のし
きい値電圧の絶対値が小さくなり、これによってさらに
低電圧および高速センス動作が可能なDRAMを得ることが
できる。
【００９５】また、センスアンプ224 の増幅動作が終了
するときにはｐウェル303aに与えられるｎチャネルバッ
クゲート電位ＶBNを接地電位ＶSSにするので、センス動
作開始時にくらべｎチャネルセンスアンプトランジスタ
224cおよび224dのしきい値電圧が大きくなるため、ｎチ
ャネルセンスアンプトランジスタ224cまたは224dを介し
て接地電位線221bに流れるサブスレッショルド電流が小
さくなり、センスアンプ224 がデータラッチする際の消
費電力が小さくなる。
【００９６】また、センスアンプ224 の増幅動作が終了
するときにはｎウェル304aに与えられるｐチャネルバッ
クゲート電位ＶBPを電源電位ＶCCにするので、センス動
作開始時にくらべｐチャネルセンスアンプトランジスタ
224aおよび224bのしきい値電圧の絶対値が大きくなるた
め、ｐチャネルセンスアンプトランジスタ224aまたは22
4bを介して電源電位線221aから流れるサブスレッショル
ド電流が小さくなり、センスアンプ224 がデータラッチ
する際の消費電力が小さくなる。
【００９７】さらに、ｎチャネルバックゲート電位発生
回路121 とｐチャネルバックゲート電位発生回路122 と
でバックゲート電位制御回路121aを共有しているので、
共有しないものに比べて面積の小さいDRAMを得ることが
できる。
【００９８】実施例４．以下にこの発明の実施例４であ
るDRAMについて、図１３に基づいて説明する。この実施
例４のDRAMと実施例１のDRAMとは電源電位ＶCCおよび接
地電位ＶSSの大きさと、ｎチャネルバックゲート電位発
生回路121 の構成が異なる。以下この異なる点について
説明し、同じ点については同一符号を付けて説明を省略
する。まず、この実施例４では電源電位ＶCCと接地電位
ＶSSの電位差V CC-VSSがｐウェル303aとｎチャネルセン
スアンプトランジスタ224c,224d のドレイン／ソース22
4ca,224da,224cb との間のｐｎ接合拡散電位φの２倍の
２φよりも低い値となっている。従って電源電位ＶCC自
体がすでにビット線のプリチャージ電位ＶBLである(1/
2)(V CC+VSS) よりも高く、かつ(1/2)(V CC+VSS) にｐ
ｎ接合電位φを加えた電位よりも低いｎチャネルプリチ
ャージ電位ＶPRN となっている。
【００９９】図１３はこの実施例４のDRAMのｎチャネル
バックゲート電位発生回路121 を示しており、この回路
が図３に示された実施例１におけるｎチャネルバックゲ
ート電位発生回路121 と異なる点は、ｎチャネルプリチ
ャージ電位供給回路121cにおけるｎチャネルプリチャー
ジ電位発生回路121cn がなくなり、代わりに電源電位Ｖ
CCが与えられる電源電位ノード120aが接続されている点
である。その他は実施例１のDRAMと同じで、従って実施
例１のDRAMと同様の動作をする。
【０１００】以上のようにこの実施例４ではセンスアン
プ224 がセンス動作を開始する時刻ｔ5 のとき、ｎチャ
ネルセンスアンプトランジスタ224cおよび224dが形成さ
れるｐウェル303aに与えられるｎチャネルバックゲート
電位ＶBNをビット線プリチャージ電位ＶBLよりも高く、
かつこのビット線プリチャージ電位ＶBLにｐウェル303a
とｎチャネルセンスアンプトランジスタ224cおよび224d
のソース／ドレイン224ca,224cb,224da とのｐｎ接合拡
散電位φを加えた電位よりも低いｎチャネルプリチャー
ジ電位ＶPRN (=ＶCC) にするので、ｎチャネルセンスア
ンプトランジスタ224cおよび224dのセンス動作開始時の
しきい値電圧が小さくなり、これによって低電圧および
高速センス動作が可能なDRAMを得ることができる。
【０１０１】また、センスアンプ224 の増幅動作が終了
するときにはｐウェル303aに与えられるｎチャネルバッ
クゲート電位ＶBNを接地電位ＶSSにするので、センス動
作開始時にくらべｎチャネルセンスアンプトランジスタ
224cおよび224dのしきい値電圧が大きくなるため、ｎチ
ャネルセンスアンプトランジスタ224cまたは224dを介し
て接地電位線221bに流れるサブスレッショルド電流が小
さくなり、センスアンプ224 がデータラッチする際の消
費電力が小さくなる。
【０１０２】さらに、ｎチャネルバックゲート電位発生
回路121 のｎチャネルプリチャージ電位供給回路121cに
おけるｎチャネルプリチャージ電位発生回路121cn が不
要となるので実施例１のDRAMに比べて面積の小さいDRAM
を得ることができる。
【０１０３】実施例５．以下にこの発明の実施例５であ
るDRAMについて、図１４に基づいて説明する。この実施
例５のDRAMと実施例２のDRAMとは電源電位ＶCCおよび接
地電位ＶSSの大きさと、ｐチャネルバックゲート電位発
生回路122 の構成が異なる。以下この異なる点について
説明し、同じ点については同一符号を付けて説明を省略
する。まず、この実施例５では電源電位ＶCCと接地電位
ＶSSの電位差V CC-VSSがｎウェル304aとｐチャネルセン
スアンプトランジスタ224a,224b のドレイン／ソース22
4aa,224ba,224ab との間のｐｎ接合拡散電位φの２倍の
２φよりも低い値となっている。従って接地電位ＶSS自
体がすでにビット線のプリチャージ電位ＶBLである(1/
2)(V CC+VSS) よりも低く、かつ(1/2)(V CC+VSS) から
ｐｎ接合電位φを引いた電位よりも高いｐチャネルプリ
チャージ電位ＶPRP となっている。
【０１０４】図１４はこの実施例５のDRAMのｐチャネル
バックゲート電位発生回路122 を示しており、この回路
が図８に示された実施例２におけるｐチャネルバックゲ
ート電位発生回路122 と異なる点は、ｐチャネルプリチ
ャージ電位供給回路122dにおけるｐチャネルプリチャー
ジ電位発生回路122dn がなくなり、代わりに接地電位Ｖ
SSが与えられる接地電位ノード120bが接続されている点
である。その他は実施例２のDRAMと同じで、従って実施
例２のDRAMと同様の動作をする。
【０１０５】以上のようにこの実施例５ではセンスアン
プ224 がセンス動作を開始する時刻ｔ5 のとき、ｐチャ
ネルセンスアンプトランジスタ224aおよび224bが形成さ
れるｎウェル304aに与えられるｐチャネルバックゲート
電位ＶBPをビット線プリチャージ電位ＶBLよりも低く、
かつこのビット線プリチャージ電位ＶBLからｎウェル30
4aとｐチャネルセンスアンプトランジスタ224aおよび22
4bのソース／ドレイン224aa,224ab,224ba とのｐｎ接合
拡散電位φを引いた電位よりも高いｐチャネルプリチャ
ージ電位ＶPRP (=ＶSS) にするので、ｐチャネルセンス
アンプトランジスタ224aおよび224bのセンス動作開始時
のしきい値電圧の絶対値が小さくなり、これによって低
電圧および高速センス動作が可能なDRAMを得ることがで
きる。
【０１０６】また、センスアンプ224 の増幅動作が終了
するときにはｎウェル304aに与えられるｐチャネルバッ
クゲート電位ＶBPを電源電位ＶCCにするので、センス動
作開始時にくらべｐチャネルセンスアンプトランジスタ
224aおよび224bのしきい値電圧の絶対値が大きくなるた
め、ｐチャネルセンスアンプトランジスタ224aまたは22
4bを介して電源電位線221aから流れるサブスレッショル
ド電流が小さくなり、センスアンプ224 がデータラッチ
する際の消費電力が小さくなる。
【０１０７】さらに、ｐチャネルバックゲート電位発生
回路122 のｐチャネルプリチャージ電位供給回路122dに
おけるｐチャネルプリチャージ電位発生回路122dn が不
要となるので実施例２のDRAMに比べて面積の小さいDRAM
を得ることができる。
【０１０８】実施例６．以下にこの発明の実施例６であ
るDRAMについて、図１５に基づいて説明する。この実施
例６のDRAMと実施例３のDRAMとは電源電位ＶCCおよび接
地電位ＶSSの大きさと、ｎチャネルバックゲート電位発
生回路121 およびｐチャネルバックゲート電位発生回路
122 の構成が異なる。以下この異なる点について説明
し、同じ点については同一符号を付けて説明を省略す
る。まず、この実施例６では電源電位ＶCCと接地電位Ｖ
SSの電位差V CC-VSSがｐウェル303aとｎチャネルセンス
アンプトランジスタ224c,224d のドレイン／ソース224c
a,224da,224cb との間のｐｎ接合拡散電位φ1 の２倍の
２φ1 およびｎウェル304aとｐチャネルセンスアンプト
ランジスタ224a,224b のドレイン／ソース224aa,224ba,
224ab との間のｐｎ接合拡散電位φ2 の２倍の２φ2 よ
りも低い値となっている。従って電源電位ＶCC自体がす
でにビット線プリチャージ電位である(1/2)(V CC+VSS)
よりも高く、かつ(1/2)(V CC+VSS) にｐｎ接合電位φ1
を加えた電位よりも高いｎチャネルプリチャージ電位Ｖ
PRN となっており、接地電位ＶSS自体がすでにビット線
のプリチャージ電位ＶBLである(1/2)(V CC+VSS) よりも
低く、かつ(1/2)(V CC+VSS) からｐｎ接合電位φ2 を引
いた電位よりも高いｐチャネルプリチャージ電位ＶPRP
となっている。
【０１０９】図１５はこの実施例６のDRAMのｎチャネル
バックゲート電位発生回路121 およびｐチャネルバック
ゲート電位発生回路122 を示しており、この回路が図１
２に示された実施例３におけるｎチャネルバックゲート
電位発生回路121 およびｐチャネルバックゲート電位発
生回路122 と異なる点は、ｎチャネルプリチャージ電位
供給回路121cにおけるｎチャネルプリチャージ電位発生
回路121cn がなくなり、代わりに電源電位ＶCCが与えら
れる電源電位ノード120aが接続されている点およびｐチ
ャネルプリチャージ電位供給回路122dにおけるｐチャネ
ルプリチャージ電位発生回路122dn がなくなり、代わり
に接地電位ＶSSが与えられる接地電位ノード120bが接続
されている点である。その他は実施例３のDRAMと同じ
で、従って実施例３のDRAMと同様の動作をする。
【０１１０】以上のようにこの実施例６ではセンスアン
プ224 がセンス動作を開始する時刻ｔ5 のとき、ｎチャ
ネルセンスアンプトランジスタ224cおよび224dが形成さ
れるｐウェル303aに与えられるｎチャネルバックゲート
電位ＶBNをビット線プリチャージ電位ＶBLよりも高く、
かつこのビット線プリチャージ電位ＶBLにｐウェル303a
とｎチャネルセンスアンプトランジスタ224cおよび224d
のソース／ドレイン224ca,224cb,224da とのｐｎ接合拡
散電位φ1 を加えた電位よりも低いｎチャネルプリチャ
ージ電位ＶPRN (=ＶCC) にするので、ｎチャネルセンス
アンプトランジスタ224cおよび224dのセンス動作開始時
のしきい値電圧が小さくなり、これによって低電圧およ
び高速センス動作が可能なDRAMを得ることができる。
【０１１１】また、センスアンプ224 がセンス動作を開
始する時刻ｔ5 のとき、ｐチャネルセンスアンプトラン
ジスタ224aおよび224bが形成されるｎウェル304aに与え
られるｐチャネルバックゲート電位ＶBPをビット線プリ
チャージ電位ＶBLよりも低く、かつこのビット線プリチ
ャージ電位ＶBLからｎウェル304aとｐチャネルセンスア
ンプトランジスタ224aおよび224bのソース／ドレイン22
4aa,224ab,224ba とのｐｎ接合拡散電位φ2 を引いた電
位よりも高いｐチャネルプリチャージ電位ＶPR P (=
ＶSS) にするので、ｐチャネルセンスアンプトランジス
タ224aおよび224bのセンス動作開始時のしきい値電圧の
絶対値が小さくなり、これによってさらに低電圧および
高速センス動作が可能なDRAMを得ることができる。
【０１１２】また、センスアンプ224 の増幅動作が終了
するときにはｐウェル303aに与えられるｎチャネルバッ
クゲート電位ＶBNを接地電位ＶSSにするので、センス動
作開始時にくらべｎチャネルセンスアンプトランジスタ
224cおよび224dのしきい値電圧が大きくなるため、ｎチ
ャネルセンスアンプトランジスタ224cまたは224dを介し
て接地電位線221bに流れるサブスレッショルド電流が小
さくなり、センスアンプ224 がデータラッチする際の消
費電力が小さくなる。
【０１１３】また、センスアンプ224 の増幅動作が終了
するときにはｎウェル304aに与えられるｐチャネルバッ
クゲート電位ＶBPを電源電位ＶCCにするので、センス動
作開始時にくらべｐチャネルセンスアンプトランジスタ
224aおよび224bのしきい値電圧の絶対値が大きくなるた
め、ｐチャネルセンスアンプトランジスタ224aまたは22
4bを介して電源電位線221aから流れるサブスレッショル
ド電流が小さくなり、センスアンプ224 がデータを保持
する際の消費電力が小さく、かつ接地電位ＶSSに増幅さ
れた側のビット線の電位が、ｐチャネルセンスアンプト
ランジスタ224aまたは224bに流れるサブスレッショルド
電流のため上昇することが抑制されるので、データ保持
特性がさらによくなる。
【０１１４】さらに、ｎチャネルバックゲート電位発生
回路121 とｐチャネルバックゲート電位発生回路122 と
でバックゲート電位制御回路121aを共有しているので、
共有しないものに比べて面積の小さいDRAMを得ることが
できる。
【０１１５】さらに、ｎチャネルバックゲート電位発生
回路121 のｎチャネルプリチャージ電位供給回路121cに
おけるｎチャネルプリチャージ電位発生回路121cn およ
びｐチャネルバックゲート電位発生回路122 のｐチャネ
ルプリチャージ電位供給回路122dにおけるｐチャネルプ
リチャージ電位発生回路122dn が不要となるので実施例
３のDRAMに比べて面積の小さいDRAMを得ることができ
る。
【０１１６】実施例７．以下にこの発明の実施例７であ
るDRAMについて、図１６から図１８に基づいて説明す
る。この実施例７のDRAMは実施例１から実施例６のDRAM
をSOI(Silicon OnInsulator) 基板上に形成した点で実
施例１から実施例６のDRAMと異なっている。図１６は実
施例１、実施例３、実施例４および実施例６のDRAMのセ
ンスアンプ224 におけるｎチャネルセンスアンプトラン
ジスタ224cおよび224dが形成されたSOI 基板の簡略化し
た平面図、図１７は図１６におけるXVII−XVII面での簡
略化した断面図である。図１６および図１７において31
1 はｐ型のシリコン半導体基板、312 はこの半導体基板
311 に形成されたシリコン酸化膜からなる絶縁層、313
はこの絶縁層312 上の活性領域に形成されるLOCOS(LOCa
l Oxidation of Silicon) 酸化膜からなる素子間分離領
域である。
【０１１７】224ce は絶縁層312 上に形成されたｎ+ 型
拡散領域からなり、ビット線172aにコンタクトホール31
4aを介して接続されるドレイン、224cf はドレイン224c
e を取り囲むように絶縁層312 上に形成されたｐ- 型の
ボディ領域、224cg は絶縁層312 上にドレイン224ce と
離隔して形成されたｎ+ 型拡散領域からなり、ｎチャネ
ル共通ソース線222bにコンタクトホール314bを介して接
続されるソース、224ch はゲート絶縁膜224ci を介して
ボディ領域224cf と対向して設けられ、コンタクトホー
ル314cを介してビット線172bに接続されるゲートで、ド
レイン224ce とソース224cg とでｎチャネルセンスアン
プトランジスタ224cを構成している。
【０１１８】224de は絶縁層312 上に形成されたｎ+ 型
拡散領域からなり、ビット線172bにコンタクトホール31
4dを介して接続されるドレイン、224df はドレイン224d
e を取り囲むように絶縁層312 上に形成されたｐ- 型の
ボディ領域、224dg はｎチャネルセンスアンプトランジ
スタ224cにおけるソース224cg と共有されるソース、22
4dh はゲート絶縁膜224di を介してボディ領域224df と
対向して設けられ、コンタクトホール314eを介してビッ
ト線172aに接続されるゲートで、ドレイン224de とソー
ス224dg とでｎチャネルセンスアンプトランジスタ224d
を構成している。
【０１１９】315aはｎチャネルセンスアンプトランジス
タ224cにおけるｐ- 型のボディ領域224cf に接して絶縁
層312 上に形成されるｐ+ 型の拡散領域からなり、コン
タクトホール314fを介してｎチャネルバックゲート電位
線221dに接続されるボディ電位供給領域で、このボディ
電位供給領域315aを介してボディ領域224cf にｎチャネ
ルバックゲート電位ＶBNが与えられる。315bはｎチャネ
ルセンスアンプトランジスタ224dにおけるｐ- 型のボデ
ィ領域224df に接して絶縁層312 上に形成されるｐ+ 型
の拡散領域からなり、コンタクトホール314gを介してｎ
チャネルバックゲート電位線221dに接続されるボディ電
位供給領域で、このボディ電位供給領域315bを介してボ
ディ領域224df にｎチャネルバックゲート電位ＶBNが与
えられる。
【０１２０】そして、ｐｎ接合拡散電位φまたはφ1 は
ｎチャネルセンスアンプトランジスタ224cにおけるボデ
ィ領域224cf とドレイン／ソース224ce,224cg との間お
よびｎチャネルセンスアンプトランジスタ224dにおける
ボディ領域224df とドレイン／ソース224de,224cg との
間のｐｎ接合拡散電位となっている。
【０１２１】図１８は実施例２、実施例３、実施例５お
よび実施例６のDRAMのセンスアンプ224 におけるｐチャ
ネルセンスアンプトランジスタ224aおよび224bが形成さ
れたSOI 基板の簡略化した平面図、図１９は図１８にお
けるXIX −XIX 面での簡略化した断面図である。図１８
および図１９において図１６および図１７と同じ構成は
同一符号を付けている。そして、224ae は絶縁層312 上
に形成されたｐ+ 型拡散領域からなり、ビット線172aに
コンタクトホール314hを介して接続されるドレイン、22
4af はドレイン224ae を取り囲むように絶縁層312 上に
形成されたｎ-型のボディ領域、224ag は絶縁層312 上
にドレイン224ae と離隔して形成されたｐ+ 型拡散領域
からなり、ｐチャネル共通ソース線222aにコンタクトホ
ール314iを介して接続されるソース、224ah はゲート絶
縁膜224ai を介してボディ領域224af と対向して設けら
れ、コンタクトホール314jを介してビット線172bに接続
されるゲートで、ドレイン224ae とソース224ag とでｐ
チャネルセンスアンプトランジスタ224aを構成してい
る。
【０１２２】224be は絶縁層312 上に形成されたｐ+ 型
拡散領域からなり、ビット線172bにコンタクトホール31
4kを介して接続されるドレイン、224bf はドレイン224b
e を取り囲むように絶縁層312 上に形成されたｎ- 型の
ボディ領域、224bg はｐチャネルセンスアンプトランジ
スタ224aにおけるソース224ag と共有されるソース、22
4bh はゲート絶縁膜224bi を介してボディ領域224bf と
対向して設けられ、コンタクトホール314mを介してビッ
ト線172aに接続されるゲートで、ドレイン224be とソー
ス224bg とでｐチャネルセンスアンプトランジスタ224b
を構成している。
【０１２３】315cはｐチャネルセンスアンプトランジス
タ224aにおけるｎ- 型のボディ領域224af に接して絶縁
層312 上に形成されるｎ+ 型の拡散領域からなり、コン
タクトホール314nを介してｐチャネルバックゲート電位
線221eに接続されるボディ電位供給領域で、このボディ
電位供給領域315cを介してボディ領域224af にｐチャネ
ルバックゲート電位ＶBPが与えられる。315dはｐチャネ
ルセンスアンプトランジスタ224bにおけるｎ- 型のボデ
ィ領域224bf に接して絶縁層312 上に形成されるｎ+ 型
の拡散領域からなり、コンタクトホール314pを介してｐ
チャネルバックゲート電位線221eに接続されるボディ電
位供給領域で、このボディ電位供給領域315dを介してボ
ディ領域224bf にｐチャネルバックゲート電位ＶBPが与
えられる。
【０１２４】そして、ｐｎ接合拡散電位φまたはφ2 は
ｐチャネルセンスアンプトランジスタ224 ａにおけるボ
ディ領域224 ａf とドレイン／ソース224ae,224ag との
間およびｐチャネルセンスアンプトランジスタ224bにお
けるボディ領域224bf とドレイン／ソース224be,224ag
との間のｐｎ接合拡散電位となっている。
【０１２５】そして、この実施例７のDRAMも実施例１か
ら実施例６のDRAMと同様の動作をし、同様の効果を奏す
る。さらに、この実施例７のDRAMはSOI 基板上に形成さ
れており、ｐチャネルセンスアンプトランジスタ224aお
よび224bのドレイン／ソース224ae,224be,224ag の底面
およびｎチャネルセンスアンプトランジスタ224cおよび
224dのドレイン／ソース224ce,224de,224cg の底面が絶
縁層312 に接し、ドレイン／ソース224ae,224be,224ag
とボディ領域224af,224bf との接合面積およびドレイン
／ソース224ce,224de,224cg とボディ領域224cf,224df
との接合面積が小さくなっているので、この接合間に流
れるリーク電流が減少して消費電力が低減される。
【０１２６】また、ドレイン／ソース224ae,224be,224a
g とボディ領域224af,224bf との接合面積およびドレイ
ン／ソース224ce,224de,224cg とボディ領域224cf,224d
f との接合面積が小さくなっているので、ドレイン／ソ
ース224ae,224be,224ag およびドレイン／ソース224ce,
224de,224cg の寄生容量が小さくなると共に、バルクの
様にウエル−ウエル間の接合容量がないため、さらに、
この寄生容量も小さくできる。これより、高速センス動
作およびバックバイアス変化に伴う消費電力の大幅削減
が可能となる。
【０１２７】
【発明の効果】請求項１に係る発明においては、センス
アンプにおける第１および第２のトランジスタが形成さ
れるｐ型半導体領域を、第１および第２のビット線がプ
リチャージされる中間電位よりも高く、かつこの中間電
位にｐｎ接合拡散電位を加えた電位よりも低いｐ型領域
用プリチャージ電位にプリチャージするので、低電圧お
よび高速センス動作が可能な半導体記憶装置を得ること
ができるという効果がある。
【０１２８】請求項２に係る発明においては、請求項１
に係る発明の効果に加え、センスアンプにおける第３お
よび第４のトランジスタが形成されるｎ型半導体領域
を、第１および第２のビット線がプリチャージされる中
間電位よりも低く、かつこの中間電位からｐｎ接合拡散
電位を引いた電位よりも高いｎ型領域用プリチャージ電
位にプリチャージするので、さらに低電圧および高速セ
ンス動作が可能な半導体記憶装置を得ることができると
いう効果がある。
【０１２９】請求項３に係る発明においては、センスア
ンプにおける第３および第４のトランジスタが形成され
るｎ型半導体領域を、第１および第２のビット線がプリ
チャージされる中間電位よりも低く、かつこの中間電位
からｐｎ接合拡散電位を引いた電位よりも高いｎ型領域
用プリチャージ電位にプリチャージするので、低電圧お
よび高速センス動作が可能な半導体記憶装置を得ること
ができるという効果がある。
【０１３０】請求項４に係る発明においては、ｐ型領域
用プリチャージ電位供給手段が、センスアンプにおける
第１および第２のトランジスタが形成されるｐ型半導体
領域を、第１および第２のビット線がプリチャージされ
る中間電位よりも高く、かつこの中間電位にｐｎ接合拡
散電位を加えた電位よりも低いｐ型領域用プリチャージ
電位にプリチャージするので、低電圧および高速センス
動作が可能な半導体記憶装置を得ることができるという
効果がある。
【０１３１】請求項５に係る発明においては、請求項４
に係る発明の効果に加え、ｎ型領域用プリチャージ電位
供給手段が、センスアンプにおける第３および第４のト
ランジスタが形成されるｎ型半導体領域を、第１および
第２のビット線がプリチャージされる中間電位よりも低
く、かつこの中間電位からｐｎ接合拡散電位を引いた電
位よりも高いｎ型領域用プリチャージ電位にプリチャー
ジするので、さらに低電圧および高速センス動作が可能
な半導体記憶装置を得ることができるという効果があ
る。
【０１３２】請求項６に係る発明においては、ｎ型領域
用プリチャージ電位供給手段がセンスアンプにおける第
３および第４のトランジスタが形成されるｎ型半導体領
域を、第１および第２のビット線がプリチャージされる
中間電位よりも低く、かつこの中間電位からｐｎ接合拡
散電位を引いた電位よりも高いｎ型領域用プリチャージ
電位にプリチャージするので、低電圧および高速センス
動作が可能な半導体記憶装置を得ることができる。
【０１３３】請求項７に係る発明においては、請求項
１、請求項２、請求項４または請求項５に係る発明の効
果に加え、ｐ型領域用プリチャージ電位を電源電位とし
たので、レイアウト面積の小さい半導体記憶装置を得る
ことができるという効果がある。
【０１３４】請求項８に係る発明においては、請求項
２、請求項３、請求項５または請求項６に係る発明の効
果に加え、ｎ型領域用プリチャージ電位を接地電位とし
たので、レイアウト面積の小さい半導体記憶装置を得る
ことができるという効果がある。
【０１３５】請求項９に係る発明においては、請求項
１、請求項２、請求項４、請求項５または請求項７に係
る発明の効果に加え、ｐ型半導体領域を半導体基板上に
形成された絶縁層上に形成したので、ボディの寄生容量
を削除でき高速センスかつ、低消費電力の半導体記憶装
置を得ることができる。
【０１３６】請求項１０に係る発明においては、請求項
２、請求項３、請求項５、請求項６または請求項８に係
る発明の効果に加え、ｎ型半導体領域を半導体基板上に
形成された絶縁層上に形成したので、ボディの寄生容量
を削除でき高速センスかつ、低消費電力の半導体記憶装
置を得ることができる。
【図面の簡単な説明】
【図１】 この発明の実施例１のDRAMを示すブロック図
である。
【図２】 この発明の実施例１のDRAMの回路図である。
【図３】 この発明の実施例１のセンスアンプを含む回
路図である。
【図４】 この発明の実施例１のｎチャネルセンスアン
プが形成された基板の簡略化した断面図である。
【図５】 この発明のｐｎ接合拡散電位を表すグラフで
ある。
【図６】 この発明の実施例１の動作を示すタイミング
図である。
【図７】 この発明の実施例２のDRAMの回路図である。
【図８】 この発明の実施例２のセンスアンプを含む回
路図である。
【図９】 この発明の実施例２のｐチャネルセンスアン
プが形成された基板の簡略化した断面図である。
【図１０】 この発明の実施例２の動作を示すタイミン
グ図である。
【図１１】 この発明の実施例３のDRAMの回路図であ
る。
【図１２】 この発明の実施例３のセンスアンプを含む
回路図である。
【図１３】 この発明の実施例４のｎチャネルバックゲ
ート電位発生回路の回路図である。
【図１４】 この発明の実施例５のｐチャネルバックゲ
ート電位発生回路の回路図である。
【図１５】 この発明の実施例６のｐチャネルバックゲ
ート電位発生回路およびｎチャネルバックゲート電位発
生回路の回路図である。
【図１６】 この発明の実施例７のｎチャネルセンスア
ンプが形成された基板の簡略化した平面図である。
【図１７】 図１６のXVII−XVII面での断面図である。
【図１８】 この発明の実施例７のｐチャネルセンスア
ンプが形成された基板の簡略化した平面図である。
【図１９】 図１６のXIX −XIX 面での断面図である。
【図２０】 従来のDRAMのセンスアンプを含む回路図で
ある。
【図２１】 従来のDRAMの動作を示すタイミング図であ
る。
【符号の説明】
121c ｎチャネルプリチャージ電位供給回路 121e ｎチャネルＭＯＳトランジスタ 122d ｐチャネルプリチャージ電位供給回路 122f ｐチャネルＭＯＳトランジスタ 172a ビット線、172b ビット線 221a 電源電位線、221b 接地電位線 222a ｐチャネル共通ソース線、222b ｎチャネル共通
ソース線 223a プルアップトランジスタ、223b プルダウントラ
ンジスタ 224 センスアンプ 224a ｐチャネルセンスアンプトランジスタ、224af
ｎ型ボディ領域 224b ｐチャネルセンスアンプトランジスタ、224bf
ｎ型ボディ領域 224c ｎチャネルセンスアンプトランジスタ、224cf
ｐ型ボディ領域 224d ｎチャネルセンスアンプトランジスタ、224df
ｐ型ボディ領域 303a ｐウェル、304a ｎウェル 311 半導体基板、312 絶縁層

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１の電位と第１の電位よりも高い第２
    の電位との中間の中間電位にプリチャージされる第１の
    ビット線、 上記中間電位にプリチャージされ、上記第１のビット線
    と対をなす第２のビット線、 上記中間電位にプリチャージされる第１のノードと上記
    第１の電位が与えられる第１の電位ノードとの間に接続
    され、ゲートに第１のセンスアンプイネーブル信号を受
    けるｎ型のプルダウントランジスタ、 上記中間電位にプリチャージされる第２のノードと上記
    第２の電位が与えられる第２の電位ノードとの間に接続
    され、ゲートに第２のセンスアンプイネーブル信号を受
    けるｐ型のプルアップトランジスタ、 上記第１のビット線と上記第１のノードとの間に接続さ
    れ、ゲートが上記第２のビット線に接続され、上記中間
    電位よりも高く、かつこの中間電位にｐｎ接合拡散電位
    を加えた電位よりも低いｐ型領域用プリチャージ電位に
    プリチャージされた後に上記第１のノードの電位に追随
    して電位が下げられるｐ型半導体領域に形成されるｎ型
    の第１のセンスアンプトランジスタと、上記第２のビッ
    ト線と上記第１のノードとの間に接続され、ゲートが上
    記第１のビット線に接続され、上記ｐ型半導体領域に形
    成されるｎ型の第２のセンスアンプトランジスタと、上
    記第１のビット線と上記第２のノードとの間に接続さ
    れ、ゲートが上記第２のビット線に接続されるｐ型の第
    ３のセンスアンプトランジスタと、上記第２のビット線
    と上記第２のノードとの間に接続され、ゲートが上記第
    １のビット線に接続されるｐ型の第４のセンスアンプト
    ランジスタとを有するセンスアンプを備える半導体記憶
    装置。
  2. 【請求項２】 第３および第４のセンスアンプトランジ
    スタは、中間電位よりも低く、かつこの中間電位からｐ
    ｎ接合拡散電位を引いた電位よりも高いｎ型領域用プリ
    チャージ電位にプリチャージされた後に第２のノードの
    電位に追随して電位が上げられるｎ型半導体領域に形成
    される請求項２記載の半導体記憶装置。
  3. 【請求項３】 第１の電位と第１の電位よりも高い第２
    の電位との中間の中間電位にプリチャージされる第１の
    ビット線、 上記中間電位にプリチャージされ、上記第１のビット線
    と対をなす第２のビット線、 上記中間電位にプリチャージされる第１のノードと上記
    第１の電位が与えられる第１の電位ノードとの間に接続
    され、ゲートに第１のセンスアンプイネーブル信号を受
    けるｎ型のプルダウントランジスタ、 上記中間電位にプリチャージされる第２のノードと上記
    第２の電位が与えられる第２の電位ノードとの間に接続
    され、ゲートに第２のセンスアンプイネーブル信号を受
    けるｐ型のプルアップトランジスタ、 上記第１のビット線と上記第１のノードとの間に接続さ
    れ、ゲートが上記第２のビット線に接続されるｎ型の第
    １のセンスアンプトランジスタと、上記第２のビット線
    と上記第１のノードとの間に接続され、ゲートが上記第
    １のビット線に接続されるｎ型の第２のセンスアンプト
    ランジスタと、上記第１のビット線と上記第２のノード
    との間に接続され、ゲートが上記第２のビット線に接続
    され、上記中間電位よりも低く、かつこの中間電位から
    ｐｎ接合拡散電位を引いた電位よりも高いｎ型領域用プ
    リチャージ電位にプリチャージされた後に上記第２のノ
    ードの電位に追随して電位が上げられるｎ型半導体領域
    に形成されるｐ型の第３のセンスアンプトランジスタ
    と、上記第２のビット線と上記第２のノードとの間に接
    続され、ゲートが上記第１のビット線に接続され、上記
    ｎ型半導体領域に形成されるｐ型の第４のセンスアンプ
    トランジスタとを有するセンスアンプを備える半導体記
    憶装置。
  4. 【請求項４】 第１の電位と第１の電位よりも高い第２
    の電位との中間の中間電位にプリチャージされる第１の
    ビット線、 上記中間電位にプリチャージされ、上記第１のビット線
    と対をなす第２のビット線、 上記中間電位にプリチャージされる第１のノードと上記
    第１の電位が与えられる第１の電位ノードとの間に接続
    され、ゲートに第１のセンスアンプイネーブル信号を受
    けるｎ型のプルダウントランジスタ、 上記中間電位にプリチャージされる第２のノードと上記
    第２の電位が与えられる第２の電位ノードとの間に接続
    され、ゲートに第２のセンスアンプイネーブル信号を受
    けるｐ型のプルアップトランジスタ、 上記第１のビット線と上記第１のノードとの間に接続さ
    れ、ゲートが上記第２のビット線に接続され、ｐ型半導
    体領域に形成されるｎ型の第１のセンスアンプトランジ
    スタと、上記第２のビット線と上記第１のノードとの間
    に接続され、ゲートが上記第１のビット線に接続され、
    ｐ型半導体領域に形成されるｎ型の第２のセンスアンプ
    トランジスタと、上記第１のビット線と上記第２のノー
    ドとの間に接続され、ゲートが上記第２のビット線に接
    続されるｐ型の第３のセンスアンプトランジスタと、上
    記第２のビット線と上記第２のノードとの間に接続さ
    れ、ゲートが上記第１のビット線に接続されるｐ型の第
    ４のセンスアンプトランジスタとを有するセンスアン
    プ、 上記ｐ型半導体領域を上記中間電位よりも高く、かつこ
    の中間電位にｐｎ接合拡散電位を加えた電位よりも低い
    ｐ型領域用プリチャージ電位にプリチャージするｐ型領
    域用プリチャージ電位供給手段、 上記第１のノードと上記ｐ型半導体領域との間に接続さ
    れ、上記プルダウントランジスタが導通状態のとき導通
    状態となるプルダウンスイッチ手段を備える半導体記憶
    装置。
  5. 【請求項５】 第３および第４のセンスアンプトランジ
    スタはｎ型半導体領域に形成され、さらに、 上記ｎ型半導体領域を中間電位よりも低く、かつこの中
    間電位からｐｎ接合拡散電位を引いた電位よりも高いｎ
    型領域用プリチャージ電位にプリチャージするｎ型領域
    用プリチャージ電位供給手段、および、 第２のノードと上記ｎ型半導体領域との間に接続され、
    プルアップトランジスタが導通状態のとき導通状態とな
    るプルアップスイッチ手段を備える請求項４記載の半導
    体記憶装置。
  6. 【請求項６】 第１の電位と第１の電位よりも高い第２
    の電位との中間の中間電位にプリチャージされる第１の
    ビット線、 上記中間電位にプリチャージされ、上記第１のビット線
    と対をなす第２のビット線、 上記中間電位にプリチャージされる第１のノードと上記
    第１の電位が与えられる第１の電位ノードとの間に接続
    され、ゲートに第１のセンスアンプイネーブル信号を受
    けるｎ型のプルダウントランジスタ、 上記中間電位にプリチャージされる第２のノードと上記
    第２の電位が与えられる第２の電位ノードとの間に接続
    され、ゲートに第２のセンスアンプイネーブル信号を受
    けるｐ型のプルアップトランジスタ、 上記第１のビット線と上記第１のノードとの間に接続さ
    れ、ゲートが上記第２のビット線に接続されるｎ型の第
    １のセンスアンプトランジスタと、上記第２のビット線
    と上記第１のノードとの間に接続され、ゲートが上記第
    １のビット線に接続されるｎ型の第２のセンスアンプト
    ランジスタと、上記第１のビット線と上記第２のノード
    との間に接続され、ｎ型半導体領域に形成されるｐ型の
    第３のセンスアンプトランジスタと、上記第２のビット
    線と上記第２のノードとの間に接続され、ゲートが上記
    第１のビット線に接続され、ｎ型半導体領域に形成され
    るｐ型の第４のセンスアンプトランジスタとを有するセ
    ンスアンプ、 上記ｎ型半導体領域を上記中間電位よりも低く、かつこ
    の中間電位からｐｎ接合拡散電位を引いた電位よりも高
    いｎ型領域用プリチャージ電位にプリチャージするｎ型
    領域用プリチャージ電位供給手段、 上記第２のノードと上記ｎ型半導体領域との間に接続さ
    れ、プルアップトランジスタが導通状態のとき導通状態
    となるプルアップスイッチ手段を備える半導体記憶装
    置。
  7. 【請求項７】 ｐ型領域用プリチャージ電位は電源電位
    である請求項１、請求項２、請求項４または請求項５記
    載の半導体記憶装置。
  8. 【請求項８】 ｎ型領域用プリチャージ電位は接地電位
    である請求項２、請求項３、請求項５または請求項６記
    載の半導体記憶装置。
  9. 【請求項９】 ｐ型半導体領域は半導体基板上に形成さ
    れた絶縁層上に形成される請求項１、請求項２、請求項
    ４、請求項５または請求項７記載の半導体記憶装置。
  10. 【請求項１０】 ｎ型半導体領域は半導体基板上に形成
    された絶縁層上に形成される請求項２、請求項３、請求
    項５、請求項６または請求項８記載の半導体記憶装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000048334A (ko) * 1998-12-29 2000-07-25 포만 제프리 엘 부스트 감지 접지 회로

Families Citing this family (146)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3274306B2 (ja) * 1995-01-20 2002-04-15 株式会社東芝 半導体集積回路装置
US6292424B1 (en) 1995-01-20 2001-09-18 Kabushiki Kaisha Toshiba DRAM having a power supply voltage lowering circuit
US6108237A (en) * 1997-07-17 2000-08-22 Micron Technology, Inc. Fast-sensing amplifier for flash memory
JPH10261946A (ja) * 1997-03-19 1998-09-29 Mitsubishi Electric Corp 半導体集積回路
JPH10284705A (ja) * 1997-04-10 1998-10-23 Hitachi Ltd ダイナミック型ｒａｍ
US5936274A (en) * 1997-07-08 1999-08-10 Micron Technology, Inc. High density flash memory
US6072209A (en) 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
US5973356A (en) * 1997-07-08 1999-10-26 Micron Technology, Inc. Ultra high density flash memory
US5909618A (en) * 1997-07-08 1999-06-01 Micron Technology, Inc. Method of making memory cell with vertical transistor and buried word and body lines
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US6191470B1 (en) 1997-07-08 2001-02-20 Micron Technology, Inc. Semiconductor-on-insulator memory cell with buried word and body lines
US5877994A (en) * 1997-09-26 1999-03-02 Siemens Aktiengesellschaft Space-efficient MDQ switch placement
US5831912A (en) * 1997-09-26 1998-11-03 Siemens Aktiengesellschaft Semiconductor memory having space-efficient layout
CA2217359C (en) * 1997-09-30 2005-04-12 Mosaid Technologies Incorporated Method for multilevel dram sensing
US5914511A (en) * 1997-10-06 1999-06-22 Micron Technology, Inc. Circuit and method for a folded bit line memory using trench plate capacitor cells with body bias contacts
US6528837B2 (en) 1997-10-06 2003-03-04 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US5907170A (en) * 1997-10-06 1999-05-25 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US6066869A (en) 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
JP3505373B2 (ja) * 1997-11-14 2004-03-08 株式会社東芝 半導体記憶装置
US6037808A (en) * 1997-12-24 2000-03-14 Texas Instruments Incorporated Differential SOI amplifiers having tied floating body connections
US6025225A (en) * 1998-01-22 2000-02-15 Micron Technology, Inc. Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same
US6246083B1 (en) * 1998-02-24 2001-06-12 Micron Technology, Inc. Vertical gain cell and array for a dynamic random access memory
US6242775B1 (en) 1998-02-24 2001-06-05 Micron Technology, Inc. Circuits and methods using vertical complementary transistors
US5963469A (en) 1998-02-24 1999-10-05 Micron Technology, Inc. Vertical bipolar read access for low voltage memory cell
US6304483B1 (en) 1998-02-24 2001-10-16 Micron Technology, Inc. Circuits and methods for a static random access memory using vertical transistors
US6097242A (en) 1998-02-26 2000-08-01 Micron Technology, Inc. Threshold voltage compensation circuits for low voltage and low power CMOS integrated circuits
US6448615B1 (en) 1998-02-26 2002-09-10 Micron Technology, Inc. Methods, structures, and circuits for transistors with gate-to-body capacitive coupling
US6124729A (en) 1998-02-27 2000-09-26 Micron Technology, Inc. Field programmable logic arrays with vertical transistors
US5991225A (en) 1998-02-27 1999-11-23 Micron Technology, Inc. Programmable memory address decode array with vertical transistors
US6097065A (en) 1998-03-30 2000-08-01 Micron Technology, Inc. Circuits and methods for dual-gated transistors
US6075272A (en) 1998-03-30 2000-06-13 Micron Technology, Inc. Structure for gated lateral bipolar transistors
US6104066A (en) 1998-03-30 2000-08-15 Micron Technology, Inc. Circuit and method for low voltage, voltage sense amplifier
US6107663A (en) * 1998-03-30 2000-08-22 Micron Technology, Inc. Circuit and method for gate-body structures in CMOS technology
US6229342B1 (en) 1998-03-30 2001-05-08 Micron Technology, Inc. Circuits and method for body contacted and backgated transistors
US6307235B1 (en) 1998-03-30 2001-10-23 Micron Technology, Inc. Another technique for gated lateral bipolar transistors
US6049496A (en) * 1998-03-30 2000-04-11 Micron Technology, Inc. Circuit and method for low voltage, current sense amplifier
US6043527A (en) * 1998-04-14 2000-03-28 Micron Technology, Inc. Circuits and methods for a memory cell with a trench plate trench capacitor and a vertical bipolar read device
US6208164B1 (en) 1998-08-04 2001-03-27 Micron Technology, Inc. Programmable logic array with vertical transistors
US6093623A (en) 1998-08-04 2000-07-25 Micron Technology, Inc. Methods for making silicon-on-insulator structures
KR100282044B1 (ko) * 1998-08-04 2001-03-02 윤종용 반도체 메모리 장치
US6134175A (en) * 1998-08-04 2000-10-17 Micron Technology, Inc. Memory address decode array with vertical transistors
US6423613B1 (en) 1998-11-10 2002-07-23 Micron Technology, Inc. Low temperature silicon wafer bond process with bulk material bond strength
US6236605B1 (en) 1999-03-26 2001-05-22 Fujitsu Limited Semiconductor integrated circuit and semiconductor memory device including overdriving sense amplifier
US6275435B1 (en) * 1999-03-31 2001-08-14 Vanguard International Semiconductor Corp. Bi-directional sense amplifier stage for memory datapath
US6275094B1 (en) 1999-06-22 2001-08-14 International Business Machines Corporation CMOS device and circuit and method of operation dynamically controlling threshold voltage
JP2001035164A (ja) * 1999-07-19 2001-02-09 Fujitsu Ltd 半導体記憶装置
KR100308215B1 (ko) 1999-08-12 2001-11-01 윤종용 감지 노이즈를 최소화할 수 있는 랜덤 액세스 메모리 장치
KR100331550B1 (ko) * 1999-09-02 2002-04-06 윤종용 반도체 메모리장치의 감지증폭기
JP4427847B2 (ja) * 1999-11-04 2010-03-10 エルピーダメモリ株式会社 ダイナミック型ｒａｍと半導体装置
DE10010886C1 (de) * 2000-03-06 2002-01-17 Infineon Technologies Ag Leseverstärkerteilschaltung für einen DRAM-Speicher und entsprechender DRAM-Speicher
US6452448B1 (en) * 2000-07-14 2002-09-17 International Business Machines Corporation Family of analog amplifier and comparator circuits with body voltage control
TW466829B (en) * 2000-09-25 2001-12-01 United Microelectronics Corp Electricity-saving apparatus of memory circuit
JP2002208277A (ja) * 2001-01-05 2002-07-26 Toshiba Corp 半導体記憶装置のセンスアンプ制御回路
US6559491B2 (en) * 2001-02-09 2003-05-06 Micron Technology, Inc. Folded bit line DRAM with ultra thin body transistors
US6531727B2 (en) * 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
US6424001B1 (en) 2001-02-09 2002-07-23 Micron Technology, Inc. Flash memory with ultra thin vertical body transistors
US6566682B2 (en) * 2001-02-09 2003-05-20 Micron Technology, Inc. Programmable memory address and decode circuits with ultra thin vertical body transistors
US6496034B2 (en) * 2001-02-09 2002-12-17 Micron Technology, Inc. Programmable logic arrays with ultra thin body transistors
US6852167B2 (en) 2001-03-01 2005-02-08 Micron Technology, Inc. Methods, systems, and apparatus for uniform chemical-vapor depositions
US6501697B1 (en) * 2001-10-11 2002-12-31 Hewlett-Packard Company High density memory sense amplifier
KR100410988B1 (ko) * 2001-11-15 2003-12-18 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법
US6608789B2 (en) * 2001-12-21 2003-08-19 Motorola, Inc. Hysteresis reduced sense amplifier and method of operation
US7160577B2 (en) 2002-05-02 2007-01-09 Micron Technology, Inc. Methods for atomic-layer deposition of aluminum oxides in integrated circuits
KR100432346B1 (ko) * 2002-06-24 2004-05-20 삼성전자주식회사 안정적인 전류 감지 증폭 회로
JP4122954B2 (ja) * 2002-12-06 2008-07-23 沖電気工業株式会社 半導体集積回路
JP4304697B2 (ja) * 2003-07-30 2009-07-29 インターナショナル・ビジネス・マシーンズ・コーポレーション ダイナミック半導体記憶装置及びその動作方法
KR100583117B1 (ko) * 2003-12-04 2006-05-23 주식회사 하이닉스반도체 데이터버스 풀다운 센싱 기능을 갖는 센스앰프 어레이, 데이터버스 풀다운 센싱 기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치, 그리고 데이터버스 풀다운 센싱 기능을 갖는 센스앰프 어레이를 포함하는 불휘발성 강유전체 메모리 장치의 데이터 센싱 방법
US6992917B2 (en) * 2003-12-15 2006-01-31 International Business Machines Corporation Integrated circuit with reduced body effect sensitivity
KR100529386B1 (ko) * 2004-04-27 2005-11-17 주식회사 하이닉스반도체 래치-업 방지용 클램프를 구비한 반도체 메모리 소자
US7038958B2 (en) * 2004-08-26 2006-05-02 Micron Technology, Inc. Dual stage DRAM memory equalization
US7411252B2 (en) * 2005-06-21 2008-08-12 International Business Machines Corporation Substrate backgate for trigate FET
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US7372746B2 (en) * 2005-08-17 2008-05-13 Micron Technology, Inc. Low voltage sensing scheme having reduced active power down standby current
US7439576B2 (en) * 2005-08-29 2008-10-21 Micron Technology, Inc. Ultra-thin body vertical tunneling transistor
US7405988B2 (en) * 2005-09-26 2008-07-29 Silicon Storage Technology, Inc. Method and apparatus for systematic and random variation and mismatch compensation for multilevel flash memory operation
US7310257B2 (en) * 2005-11-10 2007-12-18 Micron Technology, Inc. Local digit line architecture and method for memory devices having multi-bit or low capacitance memory cells
US7491995B2 (en) 2006-04-04 2009-02-17 Micron Technology, Inc. DRAM with nanofin transistors
US7425491B2 (en) * 2006-04-04 2008-09-16 Micron Technology, Inc. Nanowire transistor with surrounding gate
US20070228491A1 (en) * 2006-04-04 2007-10-04 Micron Technology, Inc. Tunneling transistor with sublithographic channel
US8734583B2 (en) * 2006-04-04 2014-05-27 Micron Technology, Inc. Grown nanofin transistors
US8354311B2 (en) * 2006-04-04 2013-01-15 Micron Technology, Inc. Method for forming nanofin transistors
JP5114894B2 (ja) * 2006-08-31 2013-01-09 富士通セミコンダクター株式会社 半導体記憶装置の試験方法及びその半導体記憶装置
US7811782B2 (en) * 2007-01-10 2010-10-12 Hemoshear, Llc Use of an in vitro hemodynamic endothelial/smooth muscle cell co-culture model to identify new therapeutic targets for vascular disease
US7636264B2 (en) * 2007-02-09 2009-12-22 Atmel Corporation Single-ended sense amplifier for very low voltage applications
DE102007007565A1 (de) * 2007-02-15 2008-08-21 Qimonda Ag Halbleiter-Speicherbauelement mit umschaltbarem Substratpotential, und Verfahren zum Betrieb eines Halbleiter-Speicherbauelements
DE102007012902B3 (de) * 2007-03-19 2008-07-10 Qimonda Ag Kopplungsoptimierte Anschlusskonfiguration von Signalleitungen und Verstärkern
JP5288391B2 (ja) * 2007-05-24 2013-09-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
WO2009019788A1 (ja) * 2007-08-09 2009-02-12 Fujitsu Limited 半導体集積回路
US7642815B2 (en) * 2007-09-14 2010-01-05 Atmel Corporation Sense amplifier
US7813201B2 (en) * 2008-07-08 2010-10-12 Atmel Corporation Differential sense amplifier
US7940580B2 (en) * 2008-12-19 2011-05-10 Advanced Micro Devices, Inc. Voltage shifting word-line driver and method therefor
US7994846B2 (en) * 2009-05-14 2011-08-09 International Business Machines Corporation Method and mechanism to reduce current variation in a current reference branch circuit
US8045402B2 (en) * 2009-06-29 2011-10-25 Arm Limited Assisting write operations to data storage cells
US7825693B1 (en) 2009-08-31 2010-11-02 International Business Machines Corporation Reduced duty cycle distortion using controlled body device
EP2320454A1 (en) * 2009-11-05 2011-05-11 S.O.I.Tec Silicon on Insulator Technologies Substrate holder and clipping device
FR2953643B1 (fr) * 2009-12-08 2012-07-27 Soitec Silicon On Insulator Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
FR2953636B1 (fr) * 2009-12-08 2012-02-10 Soitec Silicon On Insulator Procede de commande d'une cellule memoire dram sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
FR2953641B1 (fr) * 2009-12-08 2012-02-10 S O I Tec Silicon On Insulator Tech Circuit de transistors homogenes sur seoi avec grille de controle arriere enterree sous la couche isolante
US8508289B2 (en) * 2009-12-08 2013-08-13 Soitec Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer
FR2957193B1 (fr) 2010-03-03 2012-04-20 Soitec Silicon On Insulator Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante
FR2955195B1 (fr) * 2010-01-14 2012-03-09 Soitec Silicon On Insulator Dispositif de comparaison de donnees dans une memoire adressable par contenu sur seoi
FR2955200B1 (fr) 2010-01-14 2012-07-20 Soitec Silicon On Insulator Dispositif, et son procede de fabrication, disposant d'un contact entre regions semi-conductrices a travers une couche isolante enterree
FR2955204B1 (fr) * 2010-01-14 2012-07-20 Soitec Silicon On Insulator Cellule memoire dram disposant d'un injecteur bipolaire vertical
FR2955203B1 (fr) * 2010-01-14 2012-03-23 Soitec Silicon On Insulator Cellule memoire dont le canal traverse une couche dielectrique enterree
FR2957186B1 (fr) * 2010-03-08 2012-09-28 Soitec Silicon On Insulator Cellule memoire de type sram
FR2957449B1 (fr) 2010-03-11 2022-07-15 S O I Tec Silicon On Insulator Tech Micro-amplificateur de lecture pour memoire
FR2958441B1 (fr) 2010-04-02 2012-07-13 Soitec Silicon On Insulator Circuit pseudo-inverseur sur seoi
EP2378549A1 (en) 2010-04-06 2011-10-19 S.O.I.Tec Silicon on Insulator Technologies Method for manufacturing a semiconductor substrate
EP2381470B1 (en) 2010-04-22 2012-08-22 Soitec Semiconductor device comprising a field-effect transistor in a silicon-on-insulator structure
FR2974656B1 (fr) * 2011-04-26 2013-05-17 Soitec Silicon On Insulator Amplificateur de detection differentiel sans transistor a grille de passage dedie
FR2974666B1 (fr) * 2011-04-26 2013-05-17 Soitec Silicon On Insulator Amplificateur de detection differentiel sans transistor de precharge dedie
FR2974667B1 (fr) 2011-04-26 2020-10-02 S O I Tec Silicon On Insulator Tech Amplificateur de detection differentiel sans transistor de commutation
US9029956B2 (en) 2011-10-26 2015-05-12 Global Foundries, Inc. SRAM cell with individual electrical device threshold control
US9048136B2 (en) 2011-10-26 2015-06-02 GlobalFoundries, Inc. SRAM cell with individual electrical device threshold control
KR20130053603A (ko) * 2011-11-15 2013-05-24 에스케이하이닉스 주식회사 증폭 회로 및 반도체 메모리 장치
CN102592651B (zh) * 2012-03-19 2014-03-05 河南科技大学 用于铁电随机存储器的灵敏放大电路
US20150249449A1 (en) * 2012-09-27 2015-09-03 QUALCOMM INCORPORATED 5775 Morehouse DriveSan Diego92121-1714 Power switch cell with adaptive body bias
WO2014070852A1 (en) * 2012-10-31 2014-05-08 Marvell World Trade Ltd. Sram cells suitable for fin field-effect transistor (finfet) process
TWI505283B (zh) * 2013-01-25 2015-10-21 Nat Univ Tsing Hua 利用電容耦合實現動態參考電壓之感測放大器
FR2996345A1 (fr) * 2013-03-25 2014-04-04 Soitec Silicon On Insulator Amplificateur de detection a bas voltage
KR20150033374A (ko) * 2013-09-24 2015-04-01 에스케이하이닉스 주식회사 반도체 시스템 및 반도체 장치
TWI556242B (zh) * 2014-10-08 2016-11-01 修平學校財團法人修平科技大學 單埠靜態隨機存取記憶體（八）
TWI550632B (zh) * 2014-10-30 2016-09-21 華邦電子股份有限公司 非揮發靜態隨機存取記憶體電路
US9659933B2 (en) * 2015-04-27 2017-05-23 Stmicroelectronics International N.V. Body bias multiplexer for stress-free transmission of positive and negative supplies
TWI556240B (zh) * 2015-05-08 2016-11-01 修平學校財團法人修平科技大學 ７ｔ雙埠靜態隨機存取記憶體（四）
TWI556239B (zh) * 2015-05-08 2016-11-01 修平學校財團法人修平科技大學 ７ｔ雙埠靜態隨機存取記憶體（三）
KR20170013488A (ko) * 2015-07-27 2017-02-07 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102160178B1 (ko) 2016-08-31 2020-09-28 마이크론 테크놀로지, 인크 메모리 어레이
US10056386B2 (en) 2016-08-31 2018-08-21 Micron Technology, Inc. Memory cells and memory arrays
WO2018044479A1 (en) * 2016-08-31 2018-03-08 Micron Technology, Inc. Sense amplifier constructions
EP3507831B1 (en) 2016-08-31 2021-03-03 Micron Technology, Inc. Memory arrays
US10355002B2 (en) 2016-08-31 2019-07-16 Micron Technology, Inc. Memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
KR102134532B1 (ko) 2016-08-31 2020-07-20 마이크론 테크놀로지, 인크 메모리 셀들 및 메모리 어레이들
EP3507830A4 (en) 2016-08-31 2020-04-01 Micron Technology, Inc. STORAGE CELLS AND STORAGE ARRAYS
JP2018049673A (ja) * 2016-09-20 2018-03-29 東芝メモリ株式会社 半導体記憶装置
CN110192280A (zh) 2017-01-12 2019-08-30 美光科技公司 存储器单元、双晶体管单电容器存储器单元阵列、形成双晶体管单电容器存储器单元阵列的方法及用于制造集成电路的方法
WO2019045882A1 (en) 2017-08-29 2019-03-07 Micron Technology, Inc. MEMORY CIRCUITS
TWI638364B (zh) * 2017-11-10 2018-10-11 修平學校財團法人修平科技大學 具高寫入速度之５ｔ單埠靜態隨機存取記憶體
TWI638355B (zh) * 2017-11-24 2018-10-11 修平學校財團法人修平科技大學 具高寫入速度之５ｔ靜態隨機存取記憶體
TWI638365B (zh) * 2017-12-08 2018-10-11 修平學校財團法人修平科技大學 具高寫入速度之５ｔ靜態隨機存取記憶體
TWI660349B (zh) * 2018-05-24 2019-05-21 Hsiuping University Of Science And Technology 具高讀取／寫入速度之５ｔ單埠靜態隨機存取記憶體
TWI678698B (zh) * 2018-10-12 2019-12-01 修平學校財團法人修平科技大學 具高存取速度之５ｔ靜態隨機存取記憶體
TWI681392B (zh) * 2018-12-10 2020-01-01 修平學校財團法人修平科技大學 具高寫入速度之５ｔ單埠靜態隨機存取記憶體
CN109977531A (zh) * 2019-03-20 2019-07-05 天津工业大学 一种用于数字集成电路的标准单元的版图结构
US12002504B2 (en) * 2021-12-28 2024-06-04 Micron Technology, Inc. Isolation of local lines of sense amplifiers
CN114388015B (zh) * 2022-01-13 2023-10-03 长鑫存储技术有限公司 读出电路结构

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2835064B2 (ja) * 1989-03-06 1998-12-14 株式会社東芝 半導体集積回路装置
JP3093771B2 (ja) * 1990-03-22 2000-10-03 沖電気工業株式会社 半導体記憶装置
US5337270A (en) * 1991-08-26 1994-08-09 Nec Corporation Semiconductor dynamic memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000048334A (ko) * 1998-12-29 2000-07-25 포만 제프리 엘 부스트 감지 접지 회로

Also Published As

Publication number Publication date
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