JP4304697B2 - ダイナミック半導体記憶装置及びその動作方法 - Google Patents
ダイナミック半導体記憶装置及びその動作方法 Download PDFInfo
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Description
本発明は、ダイナミック半導体記憶装置並びにその読出及び書込動作方法に関し、さらに詳しくは、ＤＲＡＭ(Dynamic Random Access Memory)並びにその読出及び書込動作方法に関する。
低消費電力が要求される携帯機器等では、従来はＳＲＡＭ(Static Random Access Memory)が使用されていたが、携帯機器の高性能化・多機能化に伴い大容量化が望まれ、ビット単価が安いＤＲＡＭでの置き換えが盛んに行われるようになってきている。
一方、ＤＲＡＭは待機時においてもデータを保持するためにリフレッシュ動作を一定間隔で行う必要があるが、このリフレッシュ動作の消費電力は待機時の総消費電力の約８〜９割を占めるため、大幅に低減することが求められている。
典型的なＤＲＡＭは、レイアウト面積を削減するために、２つのビット線対で１つのセンスアンプを共有する共有センスアンプ方式を採用する。また、ＤＲＡＭはさらに、消費電力を低減するために、ビット線対を電源電圧Ｖｄｄの半分の電圧Ｖｄｄ／２にプリチャージする「ハーフＶｄｄプリチャージ方式」を採用する。
下記の特許文献１は、ハーフＶｄｄプリチャージ方式の利点を損なうことなく、高速増幅及び高速再書き込みが可能なセンスアンプを備えたＤＲＡＭを開示する。
特許文献１に記載のＤＲＡＭは、図４に示すように、トップアレイＴＡと、ボトムアレイＢＡと、Ｐ型センスアンプＰＳＡと、Ｎ型センスアンプＮＳＡｔ及びＮＳＡｂと、トップアレイＴＡのビット線ＢＬｔ及び／ＢＬｔを共有線ＳＡ及び／ＳＡから切り離すアイソレータＢＬＩｔと、ボトムアレイＢＡのビット線ＢＬｂ及び／ＢＬｂを共有線ＳＡ及び／ＳＡから切り離すアイソレータＢＬＩｂとを備える。
Ｐ型センスアンプＰＳＡは共有線ＳＡ及び／ＳＡの間に接続される。Ｐ型センスアンプＰＳＡを構成するＰチャネルＭＯＳトランジスタＰ２及びＰ３のソースはともにＶｄｄ電源に接続される。Ｎ型センスアンプＮＳＡｔはビット線ＢＬｔ及び／ＢＬｔの間に接続され、ＮチャネルＭＯＳトランジスタＮ７及びＮ８を含む。Ｎ型センスアンプＮＳＡｂはビット線ＢＬｂ及び／ＢＬｂの間に接続され、ＮチャネルＭＯＳトランジスタＮ９及びＮ１０を含む。
次に、このＤＲＡＭの読出動作を図５に示したタイミング図を参照して説明する。
時刻ｔ１以前で、ビット線ＢＬｔ及び／ＢＬｔはイコライズトランジスタ（ＮチャネルＭＯＳトランジスタ）Ｎ１によりイコライズされ、Ｖｄｄ／２（本例では０．８Ｖ）にプリチャージされている。共有線ＳＡ及び／ＳＡはイコライズトランジスタ（ＰチャネルＭＯＳトランジスタ）Ｐ１によりイコライズされ、所定電圧（本例では１．２Ｖ）にプリチャージされている。
時刻ｔ１で、ワード線の電圧ＷＬｔが昇圧電圧（本例では２．６Ｖ）まで上昇すると、ビット線ＢＬｔ及び／ＢＬｔの間に電位差が生じる。
時刻ｔ２で、セット信号ＳＥＴｔがＨ（論理ハイ）レベル（本例ではＶｄｄ＝１．６Ｖ）になると、駆動トランジスタ（ＮチャネルＭＯＳトランジスタ）Ｎ１１がオンになる。これによりＮ型センスアンプＮＳＡｔが活性化され、ビット線ＢＬｔ及び／ＢＬｔのうち低い方の電圧（本例ではビット線ＢＬｔの電圧）を接地電圧（本例ではＧＮＤ＝０Ｖ）までプルダウンする。
時刻ｔ３で、分離制御信号ＩＳＯｔが上昇すると、アイソレータＢＬＩｔがオンになる。ＮチャネルＭＯＳトランジスタＮ３及びＮ４のゲート電圧は電源電圧Ｖｄｄよりもそのしきい値電圧だけ高く昇圧されるので（本例では２．１Ｖ）、ビット線ＢＬｔ及び共有線ＳＡの電圧は互いに同じになり、ビット線／ＢＬｔ及び共有線／ＳＡの電圧も互いに同じになる。その結果、共有線ＳＡ及び／ＳＡの間にも電位差が生じる。
Ｐ型センスアンプＰＳＡは常に活性化されているので、共有線ＳＡ及び／ＳＡの間に電位差が生じると直ちに、共有線ＳＡ及び／ＳＡのうち高い方の電圧（本例では共有線／ＳＡの電圧）を電源電圧Ｖｄｄ（本例では１．６Ｖ）までプルアップする。
時刻ｔ４で、カラム選択信号ＣＳＬがＨレベルになると、カラム選択ゲート（ＮチャネルＭＯＳトランジスタ）Ｎ１３及びＮ１４がオンになり、共有線ＳＡ及び／ＳＡ上のデータ信号がデータ線ＤＬ及び／ＤＬ上に読み出される。
時刻ｔ５で、カラム選択信号ＣＳＬはＬ（論理ロー）レベルに戻る。時刻ｔ６で、ワード線の電圧ＷＬｔは接地電圧に戻る。時刻ｔ７で、セット信号ＳＥＴｔはＬレベルに戻り、かつ分離制御信号ＩＳＯｔは接地電圧に戻る。
以上のように、このＤＲＡＭは、時刻ｔ２でＮ型センスアンプＮＳＡｔが動作を開始し、さらに時刻ｔ３でＰ型センスアンプＰＳＡが動作を開始するという「２段階センス方式」を採用するため、読出動作にかかる時間が長くなる。
また、データ信号が共有線ＳＡ及び／ＳＡからデータ線ＤＬ及び／ＤＬに読み出されるとき、Ｐ型センスアンプＰＳＡは負荷の重いデータ線ＤＬ及び／ＤＬを駆動しなければならないため、共有線／ＳＡ及び／ＢＬｔの電圧は一時的に下降する。メモリセルから破壊的に読み出したデータ信号を再書き込み（リストア）するためには、共有線／ＳＡ及び／ＢＬｔの電圧が電源電圧Ｖｄｄまで復帰した後に、ワード線の電圧ＷＬｔを下降させなければならない。そのため、時刻ｔ５から時刻ｔ６までの時間が長くなる。
次に、このＤＲＡＭの書込動作を図６に示したタイミング図を参照して説明する。
時刻ｔ２以前の動作は上記読出動作と同じである。本例では、Ｎ型センスアンプＮＳＡｔがビット線ＢＬｔの電圧を接地電圧までプルダウンする。
時刻ｔ３で、カラム選択信号ＣＳＬがＨレベルになると、カラム選択ゲートＮ１３及びＮ１４がオンになり、データ線ＤＬ及び／ＤＬ上のデータ信号が共有線ＳＡ及び／ＳＡ上に転送される。本例では、共有線ＳＡが電源電圧Ｖｄｄになり、共有線／ＳＡが接地電圧になる。この時点では未だアイソレータＢＬＩｔがオフになっているので、ビット線ＢＬｔ及び／ＢＬｔの電圧は共有線ＳＡ及び／ＳＡの電圧と同じにならない。
時刻ｔ４で、分離制御信号ＩＳＯｔが上昇すると、アイソレータＢＬＩｔがオンになり、ビット線ＢＬｔ及び／ＢＬｔの電圧は共有線ＳＡ及び／ＳＡの電圧と同じになる。本例では、ビット線ＢＬｔの電圧が電源電圧Ｖｄｄになり、ビット線／ＢＬｔの電圧が接地電圧になる。
時刻ｔ５以降の動作は上記読出動作と同じである。
書込動作では、選択されたビット線対で上記のような書込動作が行われるが、その隣接ビット線対では必ずしも書込動作は行われない。このような隣接ビット線対では、メモリセルから破壊的に読み出したデータ信号をリストアするために、読出動作が行われる。書込動作が行われるビット線対ではデータ信号が強く振幅するため、読出動作が行われるビット線対ではカップリングノイズの影響を受けてデータ信号が反転する可能性がある。そこで、この影響を小さくするために、Ｎ型センスアンプＮＳＡｔがビット線上に読み出されたデータ信号を十分に増幅した後、アイソレータＢＬＩｔをオンにしなければならない。そのため、時刻ｔ２から時刻ｔ４までの時間が長くなる。
また、読み出されたデータ信号と逆のデータ信号を書き込む場合、Ｎ型センスアンプＮＳＡｔにより十分に増幅されたデータ信号を反転しなければならない。そのため、時刻ｔ４から時刻ｔ５までの時間が長くなる。
一方、下記の特許文献２は、電源電圧その他の全ての電圧を低下してリフレッシュ電流を大幅に削減したＤＲＡＭを開示する。このＤＲＡＭでは、十分な読出電位差を確保するために、ビット線に接続されるメモリセルの数を半減し、これによりビット線の容量を半減している。
しかし、図４に示したＤＲＡＭでは、Ｐ型センスアンプＰＳＡのトランジスタＰ２及びＰ３のしきい値電圧は０．６Ｖ程度であるため、電源電圧Ｖｄｄを１．０Ｖ程度までしか下げられない。
そこで、電源電圧Ｖｄｄはそのまま１．６Ｖにしておき、アイソレータＢＬＩｔ，ＢＬＩｂのゲート電圧を２．１Ｖではなく電源電圧Ｖｄｄ（１．６Ｖ）にしてビット線の高い方の電圧をクランプする方法が考えられる。この方法により、アレイの内部電圧を０．８Ｖ程度まで低下してアレイの消費電力を大幅に削減することは可能である。しかし、ハーフＶｄｄプリチャージ方式ではビット線のプリチャージ電圧が０．４Ｖ（＝０．８Ｖ÷２）程度となり、トランジスタＮ７〜Ｎ１０のゲート・ドレイン電圧が低くなるため、Ｎ型センスアンプＮＳＡｔ，ＮＳＡｂの動作が著しく低速となる。
特開２００１−８４７６７号公報
特開２００２−２９８５７７号公報
特開平４−３７０５９６号公報
本発明の目的は、消費電力を低減したダイナミック半導体記憶装置並びにその読出及び書込動作方法を提供することである。
本発明のもう１つの目的は、センスアンプの動作を高速化したダイナミック半導体記憶装置並びにその読出及び書込動作方法を提供することである。
本発明によるダイナミック半導体記憶装置は、第１の共有線と、第１の共有線と対をなす第２の共有線と、第１のビット線と、第１のビット線と対をなす第２のビット線と、第３のビット線と、第３のビット線と対をなす第４のビット線と、第１〜第４のビット線と交差する複数のワード線と、第１及び第２の共有線と第１及び第２のビット線との間に接続された第１のアイソレータと、第１及び第２の共有線と第３及び第４のビット線との間に接続された第２のアイソレータと、第１及び第２の共有線の間に接続されたＰ型センスアンプと、第１及び第２のＮ型センスアンプと、第１及び第２のデータ線と、第１及び第２の共有線と第１及び第２のデータ線との間にそれぞれ接続された第１及び第２のカラム選択ゲートとを備える。Ｐ型センスアンプは、第２の共有線に接続されたゲートと、電源に直接接続されたソースと、第１の共有線に接続されたドレインとを有する第１のＰ型電界効果トランジスタと、第１の共有線に接続されたゲートと、電源に直接接続されたソースと、第２の共有線に接続されたドレインとを有する第２のＰ型電界効果トランジスタとを含む。第１のＮ型センスアンプは、第１のビット線に接続されたゲートと、第２の共有線に接続されたドレインとを有する第１のＮ型電界効果トランジスタと、第２のビット線に接続されたゲートと、第１の共有線に接続されたドレインとを有する第２のＮ型電界効果トランジスタとを含む。第２のＮ型センスアンプは、第３のビット線に接続されたゲートと、第２の共有線に接続されたドレインとを有する第３のＮ型電界効果トランジスタと、第４のビット線に接続されたゲートと、第１の共有線に接続されたドレインとを有する第４のＮ型電界効果トランジスタとを含む。第１のアイソレータは、第１の共有線に接続されたソース／ドレインと、第１のビット線に接続されたソース／ドレインとを有する第５のＮ型電界効果トランジスタと、第２の共有線に接続されたソース／ドレインと、第２のビット線に接続されたソース／ドレインとを有する第６のＮ型電界効果トランジスタとを含む。第２のアイソレータは、第１の共有線に接続されたソース／ドレインと、第３のビット線に接続されたソース／ドレインとを有する第７のＮ型電界効果トランジスタと、第２の共有線に接続されたソース／ドレインと、第４のビット線に接続されたソース／ドレインとを有する第８のＮ型電界効果トランジスタとを含む。ダイナミック半導体記憶装置はさらに、第１〜第４のビット線を電源電圧よりも第５〜第８のＮ型電界効果トランジスタのしきい値電圧だけ低い電圧と接地電圧との間の第１のプリチャージ電圧にプリチャージし、かつ、第１及び第２の共有線を電源電圧と接地電圧との間であって第１のプリチャージ電圧よりも高い第２のプリチャージ電圧にプリチャージし、次にワード線の電圧を上昇させ、次に第１又は第２のＮ型センスアンプを活性化し、次に第１又は第２のアイソレータを構成するＮ型電界効果トランジスタのゲートに電源電圧を与え、次に第１及び第２のカラム選択ゲートをオンにし、次にワード線の電圧を接地電圧まで下降させる読出動作制御手段を備える。
このダイナミック半導体記憶装置では、第１のＮ型電界効果トランジスタのドレインが第２の共有線に接続され、そのゲートが第１の共有線に接続され、かつ第２のＮ型電界効果トランジスタのドレインが第１の共有線に接続され、そのゲートが第２の共有線に接続されているため、第１のアイソレータがオンにならなくても、第１のＮ型センスアンプは第１及び第２のビット線の間に生じた電位差を検知し、第１及び第２の共有線の間に電位差を生じさせる。そして、第１のＮ型センスアンプ及びＰ型センスアンプが第１及び第２の共有線の間に生じた電位差を増幅する。第２のＮ型センスアンプもこれと同様に動作する。その結果、センスアンプの動作を高速化することができる。また、第１及び第２のＰ型電界効果トランジスタのソースは電源に直接接続されているので、Ｎ型センスアンプが第１及び第２の共有線の間に電位差を生じさせると直ちに、Ｐ型センスアンプが増幅を開始する。また、アイソレータのゲートに電源電圧が与えられるため、ビット線の高い方の電圧がクランプされ、アレイの内部電圧が低下する。その結果、消費電力を低減することができる。また、第１又は第２のアイソレータがオンになっても、第１又は第２の共有線の電圧はＮ型電界効果トランジスタによりそのしきい値電圧だけクランプされるので、対応するビット線の電圧は電源電圧よりもそのしきい値電圧だけ低い電圧までしか上昇しない。ビット線の電圧は電源電圧まで上昇しないので、第１及び第２のカラム選択ゲートをオンにしたとき第１又は第２の共有線の電圧が電源電圧から一時的に下降しても、ビット線の電圧はこの影響を受け難く、そのまま維持される。また、第１又は第２の共有線の電圧が電源電圧まで復帰するのを待つことなく、ワード線の電圧を接地電圧まで下降させることができる。
好ましくは、第１〜第４のＮ型電界効果トランジスタは第１及び第２のＰ型電界効果トランジスタのしきい値電圧よりも小さいしきい値電圧を有する。
この場合、アイソレータのゲート電圧を電源電圧にし、ビット線の高い方の電圧をクランプするなどしてアレイの内部電圧を低下させ、これによりＮ型センスアンプのゲート・ドレイン電圧が低くなっても、Ｎ型センスアンプはビット線の電位差を検知することができる。
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明を援用する。
［構成］
図１に示すように、本実施の形態によるＤＲＡＭは、トップアレイＴＡ及びボトムアレイＢＡと、アイソレータＢＬＩｔ及びＢＬＩｂと、Ｐ型センスアンプＰＳＡと、Ｎ型センスアンプＮＳＡｔ及びＮＳＡｂとを備える。
図１に示すように、本実施の形態によるＤＲＡＭは、トップアレイＴＡ及びボトムアレイＢＡと、アイソレータＢＬＩｔ及びＢＬＩｂと、Ｐ型センスアンプＰＳＡと、Ｎ型センスアンプＮＳＡｔ及びＮＳＡｂとを備える。
トップアレイＴＡ及びボトムアレイＢＡの各々は、マトリクス状に配置された複数のメモリセル（図示せず）と、行に配置された複数のワード線（図示せず）と、列に配置された複数のビット線対とを含む。図１では、トップアレイＴＡにおいて１つのビット線対を構成するビット線ＢＬｔ及び／ＢＬｔと、ボトムアレイＢＡにおいて１つのビット線対を構成するビット線ＢＬｂ及び／ＢＬｂとが代表的に示される。
ビット線ＢＬｔ及び／ＢＬｔの間には、イコライズ信号ＥＱｔに応答してオン又はオフになるイコライズトランジスタ（ＮチャネルＭＯＳトランジスタ）Ｎ１が接続される。ビット線ＢＬｂ及び／ＢＬｂの間には、イコライズ信号ＥＱｂに応答してオン又はオフになるイコライズトランジスタ（ＮチャネルＭＯＳトランジスタ）Ｎ２が接続される。
ビット線ＢＬｔ及び／ＢＬｔは、アイソレータＢＬＩｔを介して共有線ＳＡ及び／ＳＡにそれぞれ接続される。アイソレータＢＬＩｔは、分離制御信号ＩＳＯｔに応答してオン又はオフになるＮチャネルＭＯＳトランジスタＮ３及びＮ４を含む。ビット線ＢＬｂ及び／ＢＬｂは、アイソレータＢＬＩｂを介して共有線ＳＡ及び／ＳＡにそれぞれ接続される。アイソレータＢＬＩｂは、分離制御信号ＩＳＯｂに応答してオン又はオフになるＮチャネルＭＯＳトランジスタＮ５及びＮ６を含む。
共有線ＳＡ及び／ＳＡの間には、イコライズ信号ＥＱｐに応答してオン又はオフになるイコライズトランジスタ（ＰチャネルＭＯＳトランジスタ）Ｐ１が接続される。共有線ＳＡ及び／ＳＡの間にはまた、Ｐ型センスアンプＰＳＡが接続される。
Ｐ型センスアンプＰＳＡは、ＰチャネルＭＯＳトランジスタＰ２及びＰ３を含む。トランジスタＰ２のゲートは共有線／ＳＡに接続され、ドレインは共有線ＳＡに接続される。トランジスタＰ３のゲートは共有線ＳＡに接続され、ドレインは共有線／ＳＡに接続される。トランジスタＰ２及びＰ３のソースは互いに接続され、Ｖｄｄ電源に接続される。
Ｎ型センスアンプＮＳＡｔは、ＮチャネルＭＯＳトランジスタＮ７及びＮ８を含む。トランジスタＮ７のゲートはビット線／ＢＬｔに接続され、ドレインは共有線ＳＡに接続される。トランジスタＮ８のゲートはビット線ＢＬｔに接続され、ドレインは共有線／ＳＡに接続される。トランジスタＮ７及びＮ８のソースは互いに接続される。
Ｎ型センスアンプＮＳＡｂは、ＮチャネルＭＯＳトランジスタＮ９及びＮ１０を含む。トランジスタＮ９のゲートはビット線／ＢＬｔに接続され、ドレインは共有線ＳＡに接続される。トランジスタＮ１０のゲートはビット線ＢＬｔに接続され、ドレインは共有線／ＳＡに接続される。トランジスタＮ９及びＮ１０のソースは互いに接続される。
ＤＲＡＭはさらに、４つのＮ型センスアンプＮＳＡｔに対応して１つの駆動トランジスタ（ＮチャネルＭＯＳトランジスタ）Ｎ１１と、４つのＮ型センスアンプＮＳＡｂに対応して１つの駆動トランジスタ（ＮチャネルＭＯＳトランジスタ）Ｎ１２とを備える。駆動トランジスタＮ１１は、トランジスタＮ７及びＮ８のソースと接地ＧＮＤとの間に接続され、セット信号ＳＥＴｔに応答してオン又はオフになる。駆動トランジスタＮ１２は、トランジスタＮ９及びＮ１０のソースと接地ＧＮＤとの間に接続され、セット信号ＳＥＴｂに応答してオン又はオフになる。
ＤＲＡＭはさらに、カラム選択信号ＣＳＬに応答してオン又はオフになるカラム選択ゲート（ＮチャネルＭＯＳトランジスタ）Ｎ１３及びＮ１４を備える。カラム選択ゲートＮ１３は共有線ＳＡとデータ線ＤＬとの間に接続される。カラム選択ゲートＮ１４は共有線／ＳＡとデータ線／ＤＬとの間に接続される。
本実施の形態によるＤＲＡＭは図４に示した従来のＤＲＡＭと異なり、Ｎ型センスアンプＮＳＡｔを構成するトランジスタＮ７のドレインが共有線ＳＡに接続され、トランジスタＮ８のドレインが共有線／ＳＡに接続される。また、Ｎ型センスアンプＮＳＡｂを構成するトランジスタＮ９のドレインが共有線ＳＡに接続され、トランジスタＮ１０のドレインが共有線／ＳＡに接続される。また、トランジスタＮ７〜Ｎ１０のしきい値電圧は０．２〜０．３Ｖであり、他のトランジスタＰ１〜Ｐ３，Ｎ１〜Ｎ６，Ｎ１１〜Ｎ１４のしきい値電圧（典型的には０．５〜０．６Ｖ）よりも低い。
電源電圧Ｖｄｄは１．６Ｖである。後述するようにアイソレータＢＬＩｔ，ＢＬＩｂのゲートには電源電圧Ｖｄｄが与えられるので、電源電圧ＶｄｄはアイソレータＢＬＩｔ，ＢＬＩｂでクランプされ、アレイの内部電圧は電源電圧ＶｄｄよりもトランジスタＮ３〜Ｎ６のしきい値電圧だけ低い電圧（本例では０．８Ｖ）になる。
［読出動作］
次に、このＤＲＡＭの読出動作を図２に示したタイミング図を参照して説明する。
次に、このＤＲＡＭの読出動作を図２に示したタイミング図を参照して説明する。
時刻ｔ１以前で、ビット線ＢＬｔ及び／ＢＬｔはイコライズトランジスタＮ１によりイコライズされ、アレイ内部電圧の半分の電圧（本例では０．４Ｖ）にプリチャージされている。共有線ＳＡ及び／ＳＡはイコライズトランジスタＰ１によりイコライズされ、ビット線ＢＬｔ及び／ＢＬｔのプリチャージ電圧よりも高い電圧（本例では１．２Ｖ）にプリチャージされている。
時刻ｔ１で、ワード線の電圧ＷＬｔが昇圧電圧（本例では２．１Ｖ）まで上昇すると、ビット線ＢＬｔ及び／ＢＬｔの間に電位差が生じる。本実施の形態では、トランジスタＮ７及びＮ８のドレインがビット線ＢＬｔ及び／ＢＬｔではなく共有線ＳＡ及び／ＳＡに接続されているため、ビット線ＢＬｔ及び／ＢＬｔの寄生容量はトランジスタＮ７及びＮ８のドレイン容量だけ削減される。その結果、ビット線ＢＬｔ及び／ＢＬｔの間に生じる電位差が大きくなるので、時刻ｔ１から次の時刻ｔ２までの時間を短くすることができる。
時刻ｔ２で、セット信号ＳＥＴｔがＨレベル（本例ではＶｄｄ＝１．６Ｖ）になると、駆動トランジスタＮ１１がオンになり、Ｎ型センスアンプＮＳＡｔが活性化される。Ｎ型センスアンプＮＳＡｔを構成するトランジスタＮ７及びＮ８のゲートはそれぞれビット線／ＢＬｔ及びＢＬｔに接続されているので、Ｎ型センスアンプＮＳＡｔはビット線ＢＬｔ及び／ＢＬｔの間に生じた電位差を検知する。
しかし、トランジスタＮ７及びＮ８のドレインはビット線／ＢＬｔ及びＢＬｔに接続されておらず、しかもこの時点では未だアイソレータＢＬＩｔがオフになっているので、Ｎ型センスアンプＮＳＡｔはビット線ＢＬｔ及び／ＢＬｔの電圧をプルダウンしない。
一方、トランジスタＮ７及びＮ８のドレインはそれぞれ共有線ＳＡ及び／ＳＡに接続されているので、Ｎ型センスアンプＮＳＡｔは、ビット線ＢＬｔ及び／ＢＬｔのうち電圧が低い方のビット線（本例ではビット線ＢＬｔ）に対応する共有線（本例ではＳＡ）の電圧を接地電圧までプルダウンする。その結果、共有線ＳＡ及び／ＳＡの間にも電位差が生じる。また、時刻ｔ２でトランジスタＮ７及びＮ８のドレイン電圧は０．４Ｖではなく、それよりも高い１．２Ｖであるので、Ｎ型センスアンプＮＳＡｔの感度は高い。
また、トランジスタＰ２及びＰ３のソースはＶｄｄ電源に直接接続されているので、Ｎ型センスアンプＮＳＡｔが動作を開始して共有線ＳＡ及び／ＳＡの間に電位差が生じ次第、Ｐ型センスアンプＰＳＡは動作を開始し、共有線ＳＡ及び／ＳＡのうち高い方の電圧（本例では共有線／ＳＡの電圧）を電源電圧Ｖｄｄ（本例では１．６Ｖ）までプルアップする。
要するに、この時点で、Ｐ型センスアンプＰＳＡ及びＮ型センスアンプＮＳＡｔは共有線ＳＡ及び／ＳＡの電位差を完全に増幅するが、ビット線ＢＬｔ及び／ＢＬｔの電位差を全く増幅しない。共有線ＳＡ及び／ＳＡの寄生容量はビット線ＢＬｔ及び／ＢＬｔの寄生容量に比べて著しく小さいので、共有線ＳＡ及び／ＳＡの電位差は短時間で完全に増幅される。したがって、時刻ｔ２から次の時刻ｔ３までの時間を短くすることができる。
また、この時点で、ビット線の電位差は全く増幅されないので、互いに隣接するビット線対の間でセット信号のタイミングが多少ずれても、互いに隣接するビット線対の間で生じるカップリングノイズは１／４程度に低減される。この程度のカップリングノイズは無視できるので、Ｎ型センスアンプＮＳＡｔはわずかな電位差でも増幅することができる。
時刻ｔ３で、分離制御信号ＩＳＯｔがＨレベルになると、アイソレータＢＬＩｔがオンになる。このとき、トランジスタＮ３及びＮ４のゲート電圧は昇圧されておらず、電源電圧Ｖｄｄであるので、ビット線ＢＬｔ及び／ＢＬｔのうち電圧が低い方のビット線（本例ではビット線ＢＬｔ）は共有線ＳＡと同じ接地電圧まで下降するが、電圧が高い方のビット線（本例ではビット線／ＢＬｔ）は共有線／ＳＡと同じ電源電圧Ｖｄｄまでは上昇しない。すなわち、ビット線／ＢＬｔの電圧はトランジスタＮ４でクランプされ、Ｖｄｄ−Ｖｔｈ（ＶｔｈはトランジスタＮ４のしきい値電圧）までしか上昇しない。
時刻ｔ４で、カラム選択信号ＣＳＬがＨレベルになると、カラム選択ゲートＮ１３及びＮ１４がオンになり、共有線ＳＡ及び／ＳＡ上のデータ信号がデータ線ＤＬ及び／ＤＬ上に読み出される。共有線ＳＡ及び／ＳＡ上のデータ信号は電源電圧Ｖｄｄレベルであるので、データ線ＤＬ及び／ＤＬ上には電源電圧Ｖｄｄレベルのデータ信号が現れる。
時刻ｔ５で、カラム選択信号ＣＳＬはＬレベルに戻る。時刻ｔ６で、ワード線の電圧ＷＬｔは接地電圧に戻る。時刻ｔ７で、セット信号ＳＥＴｔ及び分離制御信号ＩＳＯｔはともにＬレベルに戻る。
時刻ｔ４でデータ信号が共有線ＳＡ及び／ＳＡからデータ線ＤＬ及び／ＤＬに読み出されるとき、Ｐ型センスアンプＰＳＡは負荷の重いデータ線／ＤＬを駆動しなければならないため、共有線／ＳＡの電圧は下降する。しかし、時刻ｔ５でカラム選択ゲートＮ１３及びＮ１４がオフになると、Ｐ型センスアンプＰＳＡは共有線／ＳＡの電圧を電源電圧Ｖｄｄまで復帰させる。
メモリセルから破壊的に読み出したデータ信号をリストアするために、従来のＤＲＡＭは共有線／ＳＡ及びビット線／ＢＬｔの電圧が電源電圧Ｖｄｄまで復帰するのを待ってワード線の電圧ＷＬｔを下降している。しかし、本実施の形態では、共有線／ＳＡの電圧は下降しても、ビット線／ＢＬｔの電圧はトランジスタＮ４でクランプされているので下降しない。すなわち、アレイ内部電圧は０．８Ｖで、ビット線／ＢＬｔの電圧は０．８Ｖを維持するので、共有線／ＳＡの電圧が電源電圧Ｖｄｄまで復帰するのを待つことなくワード線の電圧ＷＬｔを下降してもよい。そのため、時刻ｔ５から時刻ｔ６までの時間を短くすることができる。
［書込動作］
次に、このＤＲＡＭの書込動作を図３に示したタイミング図を参照して説明する。
次に、このＤＲＡＭの書込動作を図３に示したタイミング図を参照して説明する。
時刻ｔ２以前の動作は上記読出動作と同じである。
時刻ｔ２でセット信号ＳＥＴｔがＨレベルになり、時刻ｔ３でカラム選択信号ＣＳＬがＨレベルになる。本例ではセット信号ＳＥＴｔの次にカラム選択信号ＣＳＬがＨレベルになるが、この順序は逆でもよい。また、セット信号ＳＥＴｔ及びカラム選択信号ＣＳＬが同時にＨレベルになってもよい。
時刻ｔ３でカラム選択信号ＣＳＬがＨレベルになると、カラム選択ゲートＮ１３及びＮ１４がオンになり、データ線ＤＬ及び／ＤＬ上のデータ信号が共有線ＳＡ及び／ＳＡ上に転送される。
本例では、共有線ＳＡが電源電圧Ｖｄｄになり、共有線／ＳＡが接地電圧になる。この時点では未だアイソレータＢＬＩｔがオフになっており、しかもセット信号ＳＥＴｔはＨレベルになっているが、トランジスタＮ７及びＮ８のドレインはビット線／ＢＬｔ及びＢＬｔに接続されていないので、Ｎ型センスアンプＮＳＡｔはビット線ＢＬｔ又は／ＢＬｔの電圧をプルダウンしない。したがって、ビット線ＢＬｔ及び／ＢＬｔの間には生じた電位差はそのまま維持される。
時刻ｔ４で、分離制御信号ＩＳＯｔがＨレベルになると、アイソレータＢＬＩｔがオンになり、ビット線ＢＬｔ及び／ＢＬｔの電圧は共有線ＳＡ及び／ＳＡ上のデータ信号に応じて変化する。
本例では、共有線／ＳＡの電圧は接地電圧であるので、この電圧がそのままトランジスタＮ４を介してビット線／ＢＬｔに伝達され、ビット線／ＢＬｔの電圧が接地電圧になる。一方、共有線ＳＡの電圧は電源電圧Ｖｄｄであるので、この電圧はトランジスタＮ３でクランプされ、ビット線／ＢＬｔに伝達される。したがって、ビット線ＢＬｔの電圧はＶｄｄ−Ｖｔｈ（ＶｔｈはトランジスタＮ４のしきい値電圧）に向かって上昇する。このとき、共有線ＳＡの電圧は一時的に下降するが、トランジスタＮ３でクランプされているので、下降し過ぎることはない。
従来のＤＲＡＭでは、書き込みが行われない隣接ビット線対を、書き込みが行われるビット線対から受けるカップリングノイズから保護するために、Ｎ型センスアンプＮＳＡｔがビット線対上に読み出されたデータ信号を十分に増幅した後、アイソレータＢＬＩｔをオンにしなければならない。これに対し、本実施の形態では、ビット線対上に読み出されたデータ信号は増幅されないので、時刻ｔ２から時刻ｔ４までの時間を短くすることができる。
また、本例では、読み出されたデータ信号と逆のデータ信号がビット線ＢＬｔ及び／ＢＬｔに書き込まれているが、Ｎ型センスアンプＮＳＡｔはビット線／ＢＬｔの電圧をプルダウンしていないので、ビット線ＢＬｔ及び／ＢＬｔ上に読み出されたデータ信号は容易に反転される。その結果、時刻ｔ４から時刻ｔ５までの時間を短くすることができる。
時刻ｔ５以降の動作は上記読出動作と同じである。
［効果］
以上のように本実施の形態によれば、分離制御信号ＩＳＯｔ及びＩＳＯｂを昇圧する必要はなく、電源電圧Ｖｄｄをそのまま使用できるため、待機時に直流電流を消費する昇圧回路やレギュレータが不要になる。
以上のように本実施の形態によれば、分離制御信号ＩＳＯｔ及びＩＳＯｂを昇圧する必要はなく、電源電圧Ｖｄｄをそのまま使用できるため、待機時に直流電流を消費する昇圧回路やレギュレータが不要になる。
また、ビット線対の高い方の電圧をアイソレータＢＬＩｔ及びＢＬＩｂでクランプしているため、ワード線の昇圧電圧ＷＬｔ及びＷＬｂを低くし、消費電力を低減することができる。
また、回路を構成する素子の数は従来と同じで、トランジスタＮ７〜Ｎ１０のドレインの接続をビット線ＢＬｔ，／ＢＬｔ，ＢＬｂ，／ＢＬｂから共有線ＳＡ，／ＳＡに変更するだけなので、レイアウト面積の増大はほとんどない。
また、ダイレクトセンシング方式により小さい読出信号で検知動作を開始し、しかも寄生容量の小さい共有線ＳＡ，／ＳＡ上で読出信号を増幅するため、検知・増幅動作を高速化することができる。
また、負荷の重いデータ線に対してデータ信号の読み出し及び書き込みを行っているため、カラム選択ゲートＮ１３，Ｎ１４がオンになっている期間中に共有線ＳＡ，／ＳＡの電圧がその影響を受けて一時的に下降する。しかし、ビット線対はアイソレータＢＬＩｔ，ＢＬＩｂでクランプされているため、その影響を受けない。その結果、リストア動作を高速化することができる。
以上の結果、リフレッシュ電流を大幅に低減することにより待機時の消費電力をＳＲＡＭ並みに低減し、さらにセンスアンプの動作を高速化し、かつ読出及び書込動作にかかる時間を短縮することができる。
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
本発明によるダイナミック半導体記憶装置は、たとえば携帯機器のＤＲＡＭに利用可能である。
ＳＡ，／ＳＡ 共有線
ＢＬｔ，／ＢＬｔ，ＢＬｂ，／ＢＬｂ ビット線
ＢＬＩｔ，ＢＬＩｂ アイソレータ
ＰＳＡ Ｐ型センスアンプ
ＮＳＡｔ，ＮＳＡｂ Ｎ型センスアンプ
Ｎ１３，Ｎ１４ カラム選択ゲート
ＢＬｔ，／ＢＬｔ，ＢＬｂ，／ＢＬｂ ビット線
ＢＬＩｔ，ＢＬＩｂ アイソレータ
ＰＳＡ Ｐ型センスアンプ
ＮＳＡｔ，ＮＳＡｂ Ｎ型センスアンプ
Ｎ１３，Ｎ１４ カラム選択ゲート
Claims (6)
- ダイナミック半導体記憶装置であって、
第１の共有線と、
前記第１の共有線と対をなす第２の共有線と、
第１のビット線と、
前記第１のビット線と対をなす第２のビット線と、
第３のビット線と、
前記第３のビット線と対をなす第４のビット線と、
前記第１〜第４のビット線と交差する複数のワード線と、
前記第１及び第２の共有線と前記第１及び第２のビット線との間に接続された第１のアイソレータと、
前記第１及び第２の共有線と前記第３及び第４のビット線との間に接続された第２のアイソレータと、
前記第１及び第２の共有線の間に接続されたＰ型センスアンプと、
第１及び第２のＮ型センスアンプと、
第１及び第２のデータ線と、
前記第１及び第２の共有線と前記第１及び第２のデータ線との間にそれぞれ接続された第１及び第２のカラム選択ゲートとを備え、
前記Ｐ型センスアンプは、
前記第２の共有線に接続されたゲートと、電源に直接接続されたソースと、前記第１の共有線に接続されたドレインとを有する第１のＰ型電界効果トランジスタと、
前記第１の共有線に接続されたゲートと、電源に直接接続されたソースと、前記第２の共有線に接続されたドレインとを有する第２のＰ型電界効果トランジスタとを含み、
前記第１のＮ型センスアンプは、
前記第１のビット線に接続されたゲートと、前記第２の共有線に接続されたドレインとを有する第１のＮ型電界効果トランジスタと、
前記第２のビット線に接続されたゲートと、前記第１の共有線に接続されたドレインとを有する第２のＮ型電界効果トランジスタとを含み、
前記第２のＮ型センスアンプは、
前記第３のビット線に接続されたゲートと、前記第２の共有線に接続されたドレインとを有する第３のＮ型電界効果トランジスタと、
前記第４のビット線に接続されたゲートと、前記第１の共有線に接続されたドレインとを有する第４のＮ型電界効果トランジスタとを含み、
前記第１のアイソレータは、
前記第１の共有線に接続されたソース／ドレインと、前記第１のビット線に接続されたソース／ドレインとを有する第５のＮ型電界効果トランジスタと、
前記第２の共有線に接続されたソース／ドレインと、前記第２のビット線に接続されたソース／ドレインとを有する第６のＮ型電界効果トランジスタとを含み、
前記第２のアイソレータは、
前記第１の共有線に接続されたソース／ドレインと、前記第３のビット線に接続されたソース／ドレインとを有する第７のＮ型電界効果トランジスタと、
前記第２の共有線に接続されたソース／ドレインと、前記第４のビット線に接続されたソース／ドレインとを有する第８のＮ型電界効果トランジスタとを含み、
前記ダイナミック半導体記憶装置はさらに、
前記第１〜第４のビット線を電源電圧よりも前記第５〜第８のＮ型電界効果トランジスタのしきい値電圧だけ低い電圧と接地電圧との間の第１のプリチャージ電圧にプリチャージし、かつ、前記第１及び第２の共有線を電源電圧と接地電圧との間であって前記第１のプリチャージ電圧よりも高い第２のプリチャージ電圧にプリチャージし、次に前記ワード線の電圧を上昇させ、次に前記第１又は第２のＮ型センスアンプを活性化し、次に前記第１又は第２のアイソレータを構成するＮ型電界効果トランジスタのゲートに電源電圧を与え、次に前記第１及び第２のカラム選択ゲートをオンにし、次に前記ワード線の電圧を接地電圧まで下降させる読出動作制御手段を備えたことを特徴とするダイナミック半導体記憶装置。 - 請求項１に記載のダイナミック半導体記憶装置であってさらに、
前記ワード線の電圧を上昇させ、次に前記第１又は第２のＮ型センスアンプを活性化し、かつ、前記第１及び第２のカラム選択ゲートをオンにし、次に前記第１又は第２のアイソレータを構成するＮ型電界効果トランジスタのゲートに電源電圧を与える書込動作制御手段を備えたことを特徴とするダイナミック半導体記憶装置。 - 請求項１又は請求項２に記載のダイナミック半導体記憶装置であって、
前記第１〜第４のＮ型電界効果トランジスタは前記第１及び第２のＰ型電界効果トランジスタのしきい値電圧よりも小さいしきい値電圧を有することを特徴とするダイナミック半導体記憶装置。 - ダイナミック半導体記憶装置の動作方法であって、
前記ダイナミック半導体記憶装置は、
第１の共有線と、
前記第１の共有線と対をなす第２の共有線と、
第１のビット線と、
前記第１のビット線と対をなす第２のビット線と、
第３のビット線と、
前記第３のビット線と対をなす第４のビット線と、
前記第１〜第４のビット線と交差する複数のワード線と、
前記第１及び第２の共有線と前記第１及び第２のビット線との間に接続された第１のアイソレータと、
前記第１及び第２の共有線と前記第３及び第４のビット線との間に接続された第２のアイソレータと、
前記第１及び第２の共有線の間に接続されたＰ型センスアンプと、
第１及び第２のＮ型センスアンプと、
第１及び第２のデータ線と、
前記第１及び第２の共有線と前記第１及び第２のデータ線との間にそれぞれ接続された第１及び第２のカラム選択ゲートとを備え、
前記Ｐ型センスアンプは、
前記第２の共有線に接続されたゲートと、電源に直接接続されたソースと、前記第１の共有線に接続されたドレインとを有する第１のＰ型電界効果トランジスタと、
前記第１の共有線に接続されたゲートと、電源に直接接続されたソースと、前記第２の共有線に接続されたドレインとを有する第２のＰ型電界効果トランジスタとを含み、
前記第１のＮ型センスアンプは、
前記第１のビット線に接続されたゲートと、前記第２の共有線に接続されたドレインとを有する第１のＮ型電界効果トランジスタと、
前記第２のビット線に接続されたゲートと、前記第１の共有線に接続されたドレインとを有する第２のＮ型電界効果トランジスタとを含み、
前記第２のＮ型センスアンプは、
前記第３のビット線に接続されたゲートと、前記第２の共有線に接続されたドレインとを有する第３のＮ型電界効果トランジスタと、
前記第４のビット線に接続されたゲートと、前記第１の共有線に接続されたドレインとを有する第４のＮ型電界効果トランジスタとを含み、
前記第１のアイソレータは、
前記第１の共有線に接続されたソース／ドレインと、前記第１のビット線に接続されたソース／ドレインとを有する第５のＮ型電界効果トランジスタと、
前記第２の共有線に接続されたソース／ドレインと、前記第２のビット線に接続されたソース／ドレインとを有する第６のＮ型電界効果トランジスタとを含み、
前記第２のアイソレータは、
前記第１の共有線に接続されたソース／ドレインと、前記第３のビット線に接続されたソース／ドレインとを有する第７のＮ型電界効果トランジスタと、
前記第２の共有線に接続されたソース／ドレインと、前記第４のビット線に接続されたソース／ドレインとを有する第８のＮ型電界効果トランジスタとを含み、
前記動作方法は、
前記第１〜第４のビット線を電源電圧よりも前記第５〜第８のＮ型電界効果トランジスタのしきい値電圧だけ低い電圧と接地電圧との間の第１のプリチャージ電圧にプリチャージし、かつ、前記第１及び第２の共有線を電源電圧と接地電圧との間であって前記第１のプリチャージ電圧よりも高い第２のプリチャージ電圧にプリチャージするステップと、
前記第１〜第４のビット線並びに前記第１及び第２の共有線をプリチャージした後に、前記ワード線の電圧を上昇させるステップと、
前記ワード線の電圧を上昇させた後に、前記第１又は第２のＮ型センスアンプを活性化するステップと、
前記第１又は第２のＮ型センスアンプを活性化した後に、前記第１又は第２のアイソレータを構成するＮ型電界効果トランジスタのゲートに電源電圧を与えるステップと、
前記第１又は第２のアイソレータを構成するＮ型電界効果トランジスタのゲートに電源電圧を与えた後に、前記第１及び第２のカラム選択ゲートをオンにするステップと、
前記第１及び第２のカラム選択ゲートをオンにした後に、前記ワード線の電圧を接地電圧まで下降させるステップとを備えたことを特徴とするダイナミック半導体記憶装置の動作方法。 - 請求項４に記載のダイナミック半導体記憶装置の動作方法であってさらに、
前記ワード線の電圧を上昇させるステップと、
前記ワード線の電圧を上昇させた後に、前記第１又は第２のＮ型センスアンプを活性化するステップと、
前記ワード線の電圧を上昇させた後に、前記第１及び第２のカラム選択ゲートをオンにするステップと、
前記第１又は第２のＮ型センスアンプを活性化しかつ前記カラム選択ゲートをオンにした後に、前記第１又は第２のアイソレータを構成するＮ型電界効果トランジスタのゲートに電源電圧を与えるステップとを備えたことを特徴とするダイナミック半導体記憶装置の動作方法。 - 請求項４又は請求項５に記載のダイナミック半導体記憶装置の動作方法であって、
前記第１〜第４のＮ型電界効果トランジスタは前記第１及び第２のＰ型電界効果トランジスタのしきい値電圧よりも小さいしきい値電圧を有することを特徴とするダイナミック半導体記憶装置の動作方法。
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