JP4879656B2 - センスアンプ、半導体記憶装置、および、電子機器 - Google Patents

Description

本発明は、センスアンプ、半導体記憶装置および電子機器に関する。本発明は、特に、電圧比較による読み出し動作を行うセンスアンプに関する。また、本発明は、センスアンプと、フラッシュメモリセルやマスクＲＯＭ（リード・オンリー・メモリ）セル等の電流の大小で情報を判定するメモリセルとを備えた半導体記憶装置に関する。また、本発明は、半導体記憶装置を有する電子機器に関する。

近年、携帯電話やデジタルカメラなどのデータ記憶用、あるいは、コード（プログラム）記憶用の半導体記憶装置には、フラッシュメモリ、強誘電体メモリあるいはマスクＲＯＭ等の不揮発性の半導体記憶素子が使用されている。ここで、不揮発性メモリセルは、記憶状態に応じたセル電流の変化を利用して情報を判定するようになっている。従来、不揮発性メモリセルの情報を読み出すのに、リファレンスセル等を用いた基準電流と、メモリセルに流れる電流とを比較する読み出し方式が使用されている（特開２００３−２４２７９３（特許文献１））。しかしながら、電流比較による読み出しは、回路中に直流パスを設けることが必要になるため、消費電力が大きくなって、低消費電力の製品を設計しにくいという問題がある。

一方、半導体記憶素子として、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）を使用している場合においては、一般に、電圧比較による情報読み出しを行っている。この電圧比較による情報読み出し方式は、消費電力が少なく、かつ、微弱な読み出し電圧を増幅するのが容易であるという利点がある一方、次の（Ａ）および（Ｂ）に示す２つの問題を回避し難いという問題がある。

（Ａ） 読み出し電圧が大きい場合、読み出し時のノイズが大きくて、情報を正確に読み出すことができない。例えば、図１６に示す従来のセンスアンプの一例を示す回路図において、ビット線ＢＬ０、ＢＬ１の電圧変化が大きいと、増幅用トランジスタＰ１００、Ｐ１０１、Ｎ１００、Ｎ１０１のゲート・ドレイン間の寄生容量Ｃｐ０、Ｃｐ１、Ｃｎ０、Ｃｎ１に蓄積された電荷または蓄積される電荷が、ビット線ＢＬ０とビット線ＢＬ１との電位差に大きな影響を及ぼし、情報を正確に読み出すことが困難になる。

（Ｂ） 充放電振幅を大きく取ると、増幅用トランジスタがオンし、増幅トランジスタがオンすることに起因する回り込み電流が発生する。例えば、図１６に示す回路図において、ビット線ＢＬ０とビット線ＢＬ１とを、０Ｖから充電する形式にすると、最初、Ｐ型の増幅用トランジスタＰ１００、Ｐ１０１がオン状態のため、ノードＰを介して、ビット線間に回りこみ電流が生じる。一方、ビット線ＢＬ０とビット線ＢＬ１とを、Ｖｃｃ等から放電する方式にすると、最初、Ｎ型の増幅用トランジスタＮ１００、Ｎ１０１がオン状態になり、ノードＮを介して、やはりビット線間に回りこみ電流が生じる。また、ビット線ＢＬ０およびビット線ＢＬ１と、ノードＮおよびノードＰのすべてをＶｃｃ／２にプリチャージした場合、増幅用トランジスタがカットオフ状態となるから、ＤＲＡＭで生じるのと同様な回り込み電流が生じない一方、その場合は、Ｖｃｃ／２からＶｃｃまでの充電、もしくは、Ｖｃｃ／２から０Ｖまでの放電となるため、充電あるいは放電の振幅が小さくなり、振幅が減少分した分だけ増幅する前の初期の読み出し電圧が小さくなって、読み出しマージンが悪化する。
特開２００３−２４２７９３号公報

そこで、本発明の課題は、読み出し電圧が大きい場合において読み出し時のノイズの影響が小さいと共に、増幅用トランジスタがオンしても回り込み電流が発生することがなくて情報を正確に読み出すことができ、かつ、読み出し方式が電圧比較で消費電力が小さいセンスアンプ、そのセンスアンプを有する半導体記憶装置、および、その半導体記憶装置を有する電子機器を提供することにある。

上記課題を解決するため、この発明のセンスアンプは、
第１センスノードおよび第２センスノードと、
上記第１センスノードに接続された制御端子と、電源またはグランドに接続された第１入出力端子とを有する第１導電型の第１トランジスタと、
上記第２センスノードに接続された制御端子と、上記電源またはグランドに接続された第１入出力端子とを有する第１導電型の第２トランジスタと、
上記第２センスノードに接続された第１入出力端子と、上記第１導電型の第１トランジスタの第２入出力端子のみに接続された第２入出力端子と、制御端子とを有する第１導電型の第３トランジスタと、
上記第１センスノードに接続された第１入出力端子と、上記第１導電型の第２トランジスタの第２入出力端子のみに接続された第２入出力端子と、制御端子とを有する第１導電型の第４トランジスタと
を備え、
上記第１導電型の第３トランジスタの上記制御端子と、上記第１導電型の第４トランジスタの上記制御端子とには、同じ信号が入力されるようになっており、
入力信号である上記第１センスノードおよび上記第２センスノードの電圧が決定する前の状態において、上記第１導電型の第３および第４トランジスタを駆動しないで上記第１導電型の第１トランジスタの第２入出力端子と上記第２センスノードとを接続しないと共に、上記第１導電型の第２トランジスタの第２入出力端子と上記第１センスノードとを接続しない一方、入力信号である上記第１センスノードおよび上記第２センスノードの電圧が決定した時点で、上記第１導電型の第３および第４トランジスタを駆動して上記第１導電型の第１トランジスタの第２入出力端子と上記第２センスノードとを接続すると共に、上記第１導電型の第２トランジスタの第２入出力端子と上記第１センスノードとを接続することを特徴としている。

尚、この明細書では、第１導電型および第２導電型は、Ｐ型またはＮ型である。また、第１導電型がＰ型であるときには、第２導電型はＮ型であり、第１導電型がＮ型であるときには、第２導電型はＰ型である。

本発明によれば、第１トランジスタの第２入出力端子と第２センスノードとの接続を接離することができる第３トランジスタを有すると共に、第２トランジスタの第２入出力端子と第１センスノードとの接続を接離することができる第４トランジスタを有しているので、入力信号である第１センスノードおよび第２センスノードの電圧が決定する前の状態において、第３および第４トランジスタを駆動させずに第１トランジスタの第２入出力端子と第２センスノードとを接続しないと共に、第２トランジスタの第２入出力端子と第１センスノードとを接続しない一方、入力信号である第１センスノードおよび第２センスノードの電圧が決定した時点で、第３および第４トランジスタを駆動して第１トランジスタの第２入出力端子と第２センスノードとを接続すると共に、第２トランジスタの第２入出力端子と第１センスノードとを接続することができる。したがって、読み出し電圧が大きくても、読み出し時のノイズの影響を小さくすることができる。また、増幅用トランジスタである第１および第２トランジスタがオンしても、回り込み電流が生じることなくて、正しい読み出しを行うことができる。

また、一実施形態のセンスアンプは、
上記第１センスノードに接続された制御端子と、グランドまたは上記電源に接続された第１入出力端子とを有する第２導電型の第１トランジスタと、
上記第２センスノードに接続された制御端子と、グランドまたは上記電源に接続された第１入出力端子とを有する第２導電型の第２トランジスタと、
上記第２センスノードに接続された第１入出力端子と、上記第２導電型の第１トランジスタの第２入出力端子のみに接続された第２入出力端子とを有する第２導電型の第３トランジスタと、
上記第１センスノードに接続された第１入出力端子と、上記第２導電型の第２トランジスタの第２入出力端子のみに接続された第２入出力端子とを有する第２導電型の第４トランジスタと
を備え、
上記第１導電型の第１トランジスタの第１入出力端子および上記第１導電型の第２トランジスタの第１入出力端子が、電源に接続されているときには、上記第２導電型の第１トランジスタの第１入出力端子および上記第２導電型の第２トランジスタの第１入出力端子が、グランドに接続される一方、上記第１導電型の第１トランジスタの第１入出力端子および上記第１導電型の第２トランジスタの第１入出力端子が、グランドに接続されているときには、上記第２導電型の第１トランジスタの第１入出力端子および上記第２導電型の第２トランジスタの第１入出力端子が、電源に接続されており、
入力信号である上記第１センスノードおよび上記第２センスノードの電圧が決定する前の状態において、上記第２導電型の第３および第４トランジスタを駆動しないで上記第２導電型の第１トランジスタの第２入出力端子と上記第２センスノードとを接続しないと共に、上記第２導電型の第２トランジスタの第２入出力端子と上記第１センスノードとを接続しない一方、入力信号である上記第１センスノードおよび上記第２センスノードの電圧が決定した時点で、上記第２導電型の第３および第４トランジスタを駆動して上記第２導電型の第１トランジスタの第２入出力端子と上記第２センスノードとを接続すると共に、上記第２導電型の第２トランジスタの第２入出力端子と上記第１センスノードとを接続するようになっている。

上記実施形態によれば、センスアンプを高速動作させることができる。

また、本発明のセンスアンプは、
第１センスノードおよび第２センスノードと、
上記第１センスノードに接続された制御端子を有する第１導電型の第１トランジスタと、
上記第２センスノードに接続された制御端子を有する第１導電型の第２トランジスタと、
上記第２センスノードに接続された第１入出力端子と、上記第１導電型の第１トランジスタの第２入出力端子に接続された第２入出力端子とを有する第１導電型の第３トランジスタと、
上記第１センスノードに接続された第１入出力端子と、上記第１導電型の第２トランジスタの第２入出力端子に接続された第２入出力端子とを有する第１導電型の第４トランジスタと、
電源またはグランドに接続された第１入出力端子と、上記第１導電型の第１トランジスタの第１入出力端子に接続された第２入出力端子とを有する第１導電型の第５トランジスタと、
電源またはグランドに接続された第１入出力端子と、上記第１導電型の第２トランジスタの第１入出力端子に接続された第２入出力端子とを有する第１導電型の第６トランジスタと
を備え、
読出し動作時において、入力信号である上記第１センスノードおよび上記第２センスノードの電圧が決定する前の状態において、上記第１導電型の第３、第４トランジスタを駆動しないで上記第１導電型の第１トランジスタの第２入出力端子と上記第２センスノードとを接続しないと共に、上記第１導電型の第２トランジスタの第２入出力端子と上記第１センスノードとを接続しない一方、入力信号である上記第１センスノードおよび上記第２センスノードの電圧が決定した時点で、上記第１導電型の第３、第４、第５および第６トランジスタを駆動して上記第１導電型の第１トランジスタの第２入出力端子と上記第２センスノードとを接続すると共に、上記第１導電型の第２トランジスタの第２入出力端子と上記第１センスノードとを接続するようになっていることを特徴としている。

本発明によれば、第１トランジスタの第２入出力端子と第２センスノードとの接続を接離することができる第３トランジスタを有すると共に、第２トランジスタの第２入出力端子と第１センスノードとの接続を接離することができる第４トランジスタを有しているので、入力信号である第１センスノードおよび第２センスノードの電圧が決定する前の状態において、第３および第４トランジスタを駆動させずに第１トランジスタの第２入出力端子と第２センスノードとを接続しないと共に、第２トランジスタの第２入出力端子と第１センスノードとを接続しない一方、入力信号である第１センスノードおよび第２センスノードの電圧が決定した時点で、第３および第４トランジスタを駆動して第１トランジスタの第２入出力端子と第２センスノードとを接続すると共に、第２トランジスタの第２入出力端子と第１センスノードとを接続することができる。したがって、読み出し電圧が大きくても、読み出し時のノイズの影響を小さくすることができる。また、増幅用トランジスタである第１および第２トランジスタがオンしても、回り込み電流が生じることなくて、正しい読み出しを行うことができる。

また、本発明によれば、電源またはグランドと第１トランジスタの第１入出力端子とを接離することができる第５トランジスタと、電源またはグランドと第２導電型の第２トランジスタとを接離することができる第６トランジスタとを有するので、第１トランジスタと第５トランジスタとの間の中間のノードに溜まる電圧、第１トランジスタと第３トランジスタとの間の中間のノードに溜まる電圧、第２トランジスタと第６トランジスタとの間の中間のノードに溜まる電圧、および、第２トランジスタと第４トランジスタとの間の中間のノードに溜まる電圧を第１および第２トランジスタを駆動する第３乃至第６トランジスタの閾値Ｖｔｈ程度まで下げることができる。したがって、読み出し動作マージンを向上させることができる。

また、一実施形態のセンスアンプは、
上記第１センスノードに接続された制御端子を有する第２導電型の第１トランジスタと、
上記第２センスノードに接続された制御端子を有する第２導電型の第２トランジスタと、
上記第２センスノードに接続された第１入出力端子と、上記第２導電型の第１トランジスタの第２入出力端子に接続された第２入出力端子とを有する第２導電型の第３トランジスタと、
上記第１センスノードに接続された第１入出力端子と、上記第２導電型の第２トランジスタの第２入出力端子に接続された第２入出力端子とを有する第２導電型の第４トランジスタと、
グランドまたは上記電源に接続された第１入出力端子と、上記第２導電型の第１トランジスタの第１入出力端子に接続された第２入出力端子とを有する第２導電型の第５トランジスタと、
グランドまたは上記電源に接続された第１入出力端子と、上記第２導電型の第２トランジスタの第１入出力端子に接続された第２入出力端子とを有する第２導電型の第６トランジスタと
を備え、
上記第１導電型の第５トランジスタの第１入出力端子および上記第１導電型の第６トランジスタの第１入出力端子が、電源に接続されているときには、上記第２導電型の第５トランジスタの第１入出力端子および上記第２導電型の第６トランジスタの第１入出力端子が、グランドに接続されている一方、上記第１導電型の第５トランジスタの第１入出力端子および上記第１導電型の第６トランジスタの第１入出力端子が、グランドに接続されているときには、上記第２導電型の第５トランジスタの第１入出力端子および上記第２導電型の第６トランジスタの第１入出力端子が、電源に接続されるようになっており、
読出し動作時において、入力信号である上記第１センスノードおよび上記第２センスノードの電圧が決定する前の状態において、上記第２導電型の第３、第４トランジスタを駆動しないで上記第２導電型の第１トランジスタの第２入出力端子と上記第２センスノードとを接続しないと共に、上記第２導電型の第２トランジスタの第２入出力端子と上記第１センスノードとを接続しない一方、入力信号である上記第１センスノードおよび上記第２センスノードの電圧が決定した時点で、上記第２導電型の第３、第４、第５および第６トランジスタを駆動して上記第２導電型の第１トランジスタの第２入出力端子と上記第２センスノードとを接続すると共に、上記第２導電型の第２トランジスタの第２入出力端子と上記第１センスノードとを接続するようになっている。

上記実施形態によれば、センスアンプを高速動作させることができる。

また、本発明の半導体記憶装置は、
本発明のセンスアンプと、
第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
上記複数の上記メモリセルの制御端子に接続されたワード線と、
上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
上記第１センスノードと上記ビット線とを接離する第１スイッチング部と、
上記第２センスノードと上記ビット線とを接離する第２スイッチング部と
を備えることを特徴としている。

本発明によれば、メモリセルの左右の電流差を比較することができるので、基準電圧発生回路やリファレンスセルを用いることなく、読み出し動作を行うことができる。また、２つのメモリセルのセル電流の大小を入れ替えることにより、１ビットの情報を蓄える方式において、その読み出し動作を行うことができる。

また、本発明の半導体記憶装置は、
本発明のセンスアンプと、
第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
第１入出力端子、第２入出力端子および制御端子を有すると共に、所定の情報が書き込まれたリファレンスセルと、
上記メモリセルの上記第１入出力端子および上記メモリセルの上記第２入出力端子の少なくとも一方に各々が接続された第１ビット線と、
上記リファレンスセルの上記第１入出力端子および上記リファレンスセルの上記第２入出力端子のうちの一方に接続されるかまたは基準電圧発生回路の出力端子に接続された第２ビット線と、
上記第１センスノードと上記第１ビット線とを接離する第１スイッチング部と、
上記第２センスノードと上記第２ビット線とを接離する第２スイッチング部と
を備えることを特徴としている。

本発明によれば、メモリセルのセル電流と、リファレンスセルのセル電流を比較することにより、メモリセルに書き込まれた情報を判定することができる。

また、一実施形態の半導体記憶装置は、上記メモリセルが、サイドウォールメモリを含む。

ここで、上記サイドウォールメモリとは、ソース領域と、ドレイン領域と、上記ソース領域とドレイン領域との間に形成されるチャネル領域と、このチャネル領域上に形成されたゲートと、このゲートの両側壁に夫々設けられた電荷保持領域とを有するメモリのことを言う。

上記サイドウォールメモリでは、上記ソース領域とドレイン領域とゲートとの電位を制御することにより、２つの上記電荷保持領域の電荷の保持状態を別個に制御して、夫々に情報が記憶される。

上記サイドウォールメモリを含むメモリセルは、１つのメモリセルに２つの電荷保持領域、つまり、２つの記憶部を有するので、半導体記憶装置の集積度を効果的に高めることができる。

また、本発明の電子機器は、本発明の半導体記憶装置を備えることを特徴としている。

ここで、電子機器とは、携帯電話等の携帯情報端末、液晶表示装置、ＤＶＤ装置、映像機器、オーディオ機器、複写装置等をいう。

本発明によれば、比較的簡単な構成によって高精度に情報の判定を行うことができる本発明の半導体記憶装置を備えるので、電子機器の信頼性を向上させることができる。具体的には、消費電力の小さな電圧比較による読み出し方式において、読み出し電圧が大きくても、読み出し時のノイズの影響を小さくし、また、増幅用トランジスタがオンしても、回り込み電流が生じることなく、正しい読み出しができるセンスアンプとそれを用いた半導体記憶装置を備えるので、低消費電力の電子機器が得られる。

本発明のセンスアンプによれば、第１トランジスタの第２入出力端子と第２センスノードとの接続を接離することができる第３トランジスタを有すると共に、第２トランジスタの第２入出力端子と第１センスノードとの接続を接離することができる第４トランジスタを有しているので、読み出し電圧が大きくても、読み出し時のノイズの影響を小さくすることができる。また、増幅用トランジスタである第１および第２トランジスタがオンしても、回り込み電流が生じることなくて、正しい読み出しを行うことができる。

また、本発明のセンスアンプによれば、電源またはグランドと第１トランジスタの第１入出力端子とを接離することができる第５トランジスタと、電源またはグランドと第２導電型の第２トランジスタとを接離することができる第６トランジスタとを有するので、第１トランジスタと第５トランジスタとの間の中間のノードに溜まる電圧、第１トランジスタと第３トランジスタとの間の中間のノードに溜まる電圧、第２トランジスタと第６トランジスタとの間の中間のノードに溜まる電圧、および、第２トランジスタと第４トランジスタとの間の中間のノードに溜まる電圧を第１および第２トランジスタを駆動する第３乃至第６トランジスタの閾値Ｖｔｈ程度まで下げることができる。したがって、読み出し動作マージンを向上させることができる。

また、本発明の半導体記憶装置によれば、消費電力の小さな電圧比較による読み出し方式において、読み出し電圧が大きくても、読み出し時のノイズの影響を小さくし、また、増幅用トランジスタがオンしても、回り込み電流が生じることなく、正しい読み出しができるセンスアンプを備えているので、従来よりも消費電力を低減することができる。

以下、本発明を図示の実施の形態により詳細に説明する。

（第１実施形態）
図１は、本発明の第１実施形態の半導体記憶装置を示す図である。この半導体記憶装置は、多数の不揮発性のメモリセルＭＣ０、ＭＣ１、・・・をマトリクス状に配置してなるメモリセルアレイ１００を備える。このメモリセルアレイ１００の行方向には、行方向に延在すると共に、同一行に並ぶメモリセルの制御ゲートに接続されたワード線ＷＬ０〜ＷＬｎが、互いに列方向に離間された状態で複数配置されている。さらに、上記メモリセルアレイ１００の列方向には、列方向に延在すると共に、同一列に並ぶメモリセルの入出力端子つまりソースドレインを接続する複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、・・・が、互いに行方向に離間された状態で複数配置されている。

上記ワード線ＷＬ０〜ＷＬｎは、任意のワード線を選択する行デコーダ１０２に接続されている。上記ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、・・・は、ビット線選択回路１０３からの出力信号ＳＥＬ０〜４で選択されるトランジスタ群と、信号ＣＵＴ０,ＣＵＴ１でスイッチングされるトランジスタ群によって、センスアンプ１０４に接続されるようになっている。ここで、信号ＣＵＴ０でスイッチングされるトランジスタＴ１は、第１スイッチング部を構成し、信号ＣＵＴ１でスイッチングされるトランジスタＴ２は、第２スイッチング部を構成している。

上記センスアンプ１０４は、第１センスノード１および第２センスノード２と、第１センスノード１に接続された制御端子の一例としてのゲート端子１１と、電源１５に接続された第１入出力端子１２とを有する第１導電型としてのＰ型の第１トランジスタＰ１と、第１センスノード１に接続された制御端子の一例としてのゲート端子２１と、グランド２５に接続された第１入出力端子２２とを有する第２導電型としてのＮ型の第１トランジスタＮ１とを有する。

また、上記センスアンプ１０４は、第２センスノード２に接続された制御端子の一例としてのゲート端子３１と、電源１５に接続された第１入出力端子３２とを有するＰ型の第２トランジスタＰ０と、第２センスノード２に接続された制御端子の一例としてのゲート端子４１と、グランド２５に接続された第１入出力端子４２とを有するＮ型の第２トランジスタＮ０とを有する。

また、上記センスアンプ１０４は、第２センスノード２に接続された第１入出力端子５２と、Ｐ型の第１トランジスタＰ１の第２入出力端子１３に接続された第２入出力端子５３と、ゲート端子５１とを有するＰ型の第３トランジスタＰ３と、第２センスノード２に接続された第１入出力端子６２と、Ｎ型の第１トランジスタＮ１の第２入出力端子２３に接続された第２入出力端子６３と、ゲート端子６１とを有するＮ型の第３トランジスタＮ３とを有する。

また、上記センスアンプ１０４は、第１センスノード１に接続された第１入出力端子７２と、Ｐ型の第２トランジスタＰ０の第２入出力端子３３に接続された第２入出力端子７３と、ゲート端子７１とを有するＰ型の第４トランジスタＰ２と、第１センスノード１に接続された第１入出力端子８２と、Ｎ型の第２トランジスタＮ０の第２入出力端子４３に接続された第２入出力端子８３と、ゲート端子８１とを有するＮ型の第４トランジスタＮ２とを有する。

Ｐ型の第３トランジスタＰ３のゲート端子５１と、Ｐ型の第４トタンジスタＰ４のゲート端子７１には、外部から信号ＳＡＰが入力されるようになっている。また、Ｎ型の第３トランジスタＮ３のゲート端子６１と、Ｎ型の第４トランジスタＮ２のゲート端子８１には、外部から信号ＳＡＮが入力されるようになっている。

第１実施形態では、メモリセルを４個毎に１組のセンスアンプに接続するようになっているが、一組のセンスアンプに接続されるメモリセルの数は４個に限定されるものではない。なお、各センスアンプの２つの入力端にある容量Ｃｓは、ＣＵＴ０、ＣＵＴ１でビット線と切り離されるセンスアンプの入力端の寄生容量を示している。

この半導体記憶装置のメモリセルアレイは、ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、・・・の接続方式が仮想グランド方式であり、ビット線選択回路１０３の動作の下、メモリセル４個のうち１個の割合で同時に読み出すものである。しかしながら、ビット線の接続方式は固定グランド方式でもよく、ビット線選択回路の種類はどのようなものでもよく、また、ビット線選択回路は無くてもよい。

図２は、第１実施形態でメモリとして使用されているサイドウォールメモリを説明するための図である。

図２は、第１実施形態でメモリセルとして使用されているサイドウォールメモリ２０００の断面図である。

このサイドウォールメモリ２０００は、電荷保持領域として働く第１記憶領域としての第１シリコン窒化膜２００３および第２記憶領域としての第２シリコン窒化膜２００４を備えている。このサイドウォールメモリ２０００は、第１シリコン窒化膜２００３と第２シリコン窒化膜２００４のいずれか一方に情報を書き込むことで、データ０とデータ１の１ビットの情報を記憶するようになっている。基板２００１上に、ゲート電極として機能するワード線２００５がゲート絶縁膜２００２を介して形成されており、このワード線２００５の両側に、シリコン酸化膜２００６を介して、第１及び第２シリコン窒化膜２００３,２００４が形成されている。この第１及び第２シリコン窒化膜２００３,２００４は、ワード線２００５の側壁と略平行に延びる縦部と、この縦部の下端に連なると共に、上記基板２００１表面と略平行かつワード線２００５から遠ざかる側に延びる横部とを有し、概略Ｌ字状の断面形状を有している。上記第１及び第２シリコン窒化膜２００３，２００４のワード線２００５から遠い側には、シリコン酸化膜２００７，２００７が設けられている。このように、第１及び第２シリコン窒化膜２００３，２００４を、シリコン酸化膜２００６とシリコン酸化膜２００７で挟むことにより、書き換え動作時の電荷注入効率を高くして、高速な動作を実現している。上記第１及び第２シリコン窒化膜２００３，２００４に近接する基板２００１上には、２つの拡散領域が形成されている。詳しくは、第１シリコン窒化膜２００３の横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように、拡散層２００９が形成されている。さらに、第２シリコン窒化膜２００４の横部の一部と重なり合うように、かつ、隣り合うメモリセルが有するシリコン窒化膜の横部の一部と重なり合うように、拡散層２０１０が形成されている。この拡散層２０１０は、第２ビット線２０１２として機能している。上記拡散層２００９及び第２ビット線２０１２は、それぞれソース領域またはドレイン領域として機能する。このソース領域またはドレイン領域として機能する拡散層２００９と第２ビット線２０１２との間に、チャネル領域が定められる。上記第２ビット線２０１２は、メモリセルの上部に形成された図示しない配線層に接続され、拡散層２００９は、メモリセル２０００の上部に形成された第１ビット線２０１１に接続されている。尚、サイドウォールメモリの構成は、図２の構成に加えて、二つの拡散層２００９,２０１０のうちの一方の拡散層２００９の両側に、その一方の拡散層２００９の導電型と同じ導電型の第２拡散層２０１３を形成した図１７に示す構成であっても良い。

図３は、図２に示すサイドウォールメモリの蓄積ノード（記憶領域）の状態毎のセル電流分布を示す図である。

図３に示す例では、メモリセルの右側のシリコン窒化膜２００３に書き込みを行い（電子を注入し）、左側のシリコン窒化膜２００４は消去状態のままにした状態（電子を引き抜いた状態）を、データ０、メモリセルの左側のシリコン窒化膜２００４に書き込みを行い（電子を注入し）、右側のシリコン窒化膜２００３は消去状態のままにした状態（電子を引き抜いた状態）をデータ１とした。もちろん、その逆、すなわち、メモリセルの右側のシリコン窒化膜２００３に書き込みを行い（電子を注入し）、左側のシリコン窒化膜２００４は消去状態のままにした状態（電子を引き抜いた状態）を、データ１、メモリセルの左側のシリコン窒化膜２００４に書き込みを行い（電子を注入し）、右側のシリコン窒化膜２００３は消去状態のままにした状態（電子を引き抜いた状態）をデータ０と定義しても構わない。

図３にｙ１で示す曲線は、１本のワード線に接続された全てのメモリセルにおいて、各メモリセルに各メモリセルの右側から左側へ図３にＡで示す方向に電流を流した場合において、電流値（右読みのセル電流値）をｘ軸に取ると共に、セルの個数をｙ軸に取ったときのデータ１の分布である。また、図３にｙ２で示す曲線は、１本のワード線に接続された全てのメモリセルにおいて、各メモリセルに各メモリセルの右側から左側へ図３にＡで示す方向に電流を流した場合において、電流値（右読みのセル電流値）をｘ軸に取ると共に、セルの個数をｙ軸に取ったときのデータ０の分布である。

これらの曲線から明らかなように、データ０と、データ１との分布が重なりを持ってしまうことがある。しかしながら、１個のメモリセルに注目すると、図３にＡで示す右から左へ電流を流した右読みのセル電流値（●印）と、図３にＡで示す方向と反対の方向に左から右へ電流を流した左読みのセル電流値（○印）には必ず差がある。そこで、選択されたメモリセルの一方の入出力端子に接続されたビット線から他方の入出力端子に接続されたビット線にセル電流を流した場合と、その逆にセル電流を流した場合を比較することにより、データ０とデータ１とを判定するようになっている。

図４は、第１実施形態の半導体記憶装置の読み出し動作を説明するタイミング図である。図４の信号名は、図１の信号線に付した信号名に対応している。

ここでは、例としてワード線ＷＬ０に接続されたメモリセルＭＣ０を読み出す場合を説明する。

まず、時刻ｔ１に、信号ＷＬ０を立ち上げてワード線ＷＬ０の電位をＧＮＤからＶＷＬまで滑らかに変化させる。続いて時刻ｔ２に、信号ＳＥＬ０と信号ＣＵＴ０を立ち上げる。この結果、ビット線ＢＬ０が、センスアンプ１０４の左側の入力端ＳＡＬと接続される。時刻ｔ３で、ビット線充放電回路１０１が、ビット線ＢＬ０をＧＮＤのハイインピーダンス（ＨｉＺ）とし、ビット線ＢＬ１にＶＢＬ（例えば１．２Ｖ）を充電する。時刻ｔ４で、信号ＳＥＬ０と信号ＣＵＴ０を立ち下げる。ビット線ＢＬ０は切り離され、センスアンプ１０４の左側の入力端ＳＡＬ（第１センスノード１）には、第１出力の一例としてのその時点でのビット線ＢＬ０の電位が寄生容量Ｃｓに保持される。

次に、時刻ｔ５で、ビット線ＢＬ０、ＢＬ１をＧＮＤに放電する。ここで、センスアンプの増幅用トランジスタＰ１およびＮ１のゲート電圧が充電によって上昇するため、各々のドレインには、ゲート・ドレイン間の寄生容量を介してノイズが入ることになる。しかし、駆動用トランジスタＰ３およびＮ３はオフしているので、ＳＡＲ（第２センスノード２）にノイズが乗ることがない。また、増幅用トランジスタＰ０およびＰ１のオン・オフにかかわらず、駆動用トランジスタＰ２、Ｐ３がオフしているので、ＶｃｃからＳＡＬやＳＡＲへのリークは生じることがない。また、増幅用トランジスタＮ０およびＮ１のオン・オフにかかわらず、駆動用トランジスタＮ２、Ｎ３がオフしているので、ＳＡＬやＳＡＲからＧＮＤへのリークが生じることもない。もちろん、ＳＡＬとＳＡＲの間で回り込み電流が生じることもない。

次に、時刻ｔ６で、今度は、信号ＳＥＬ１と信号ＣＵＴ１を立ち上げる。この結果、ビット線ＢＬ１が、センスアンプ１０４の右側の入力端ＳＡＲに接続される。時刻ｔ７で、ビット線充放電回路１０１が、ビット線ＢＬ１をＧＮＤのハイインピーダンス（ＨｉＺ）とし、ビット線ＢＬ０にＶＢＬ（例えば１．２Ｖ）を充電する。時刻ｔ８で、信号ＳＥＬ１と信号ＣＵＴ１を立ち下げる。ビット線ＢＬ１は切り離され、センスアンプ１０４の右側の入力端ＳＡＲには、第２出力の一例としてのその時点でのビット線ＢＬ１の電位が寄生容量Ｃｓに保持される。時刻ｔ９で、ビット線ＢＬ０、ビット線ＢＬ１をＧＮＤに放電する。ここで、センスアンプの増幅用トランジスタＰ０およびＮ０のゲート電圧が充電によって上昇するため、各々のドレインには、ゲート・ドレイン間の寄生容量を介してノイズが入ることになる。しかし、駆動用トランジスタＰ２およびＮ２はオフしているので、ＳＡＬにノイズが乗ることがない。また、増幅用トランジスタＰ０およびＰ１のオン・オフにかかわらず、駆動用トランジスタＰ２およびＰ３がオフしているので、ＶｃｃからＳＡＬやＳＡＲへのリークが生じることがない。また、増幅用トランジスタＮ０およびＮ１のオン・オフにかかわらず、駆動用トランジスタＮ２およびＮ３がオフしているので、ＳＡＬやＳＡＲからＧＮＤへのリークが生じることもない。もちろん、ＳＡＬとＳＡＲの間で回り込み電流が生じることもない。このようにして、センスアンプの各入力端に入力する電圧（電位）を確定する。この後、時刻ｔ１０に信号ＳＡＰを立ち下げ、時刻ｔ１１に信号ＳＡＮを立ち上げて、センスアンプを動作させる。

ここで、図４に示すタイミング図では、ビット線ＢＬ０を切り離した時のＳＡＬの電位は、ビット線ＢＬ１を切り離した時のＳＡＲの電位より高いため、ＳＡＰとＳＡＮで増幅した後のセンスアンプ出力は、ＳＡＬがＨｉｇｈ、ＳＡＲがＬｏｗとなり、データ１として出力される。このように、本発明では、読み出し電圧が大きくても、読み出し時のノイズの影響を小さくし、また、増幅用トランジスタがオンしても、駆動用トランジスタがオフしているため、回り込み電流が生じることなく、正しい読み出しが可能となるのである。

尚、上記第１実施形態の半導体記憶装置では、センスアンプの入力端の寄生容量を利用したが、積極的に容量相当素子を設けることも可能である。容量相当素子を設けることによって容量を大きくすれば、左右２方向の読み出し時間差（図４の時刻ｔ５から時刻ｔ９）の間に生じる各種ノイズに対するノイズマージン（ノイズ耐性）を大きくすることができて好ましい。

また、上記第１実施形態の半導体記憶装置では、図２に断面構造を示すサイドウォールメモリを使用したが、この発明の半導体記憶装置は、チャネル領域の両端に２つの蓄積ノード（蓄積層や蓄積部）を持つメモリセルであれば、如何なる構造のメモリセルでも使用することができる。図５〜図９は、本発明で使用できるメモリの構造を示す断面図である。以下に、図５〜図９を用いて本発明の半導体記憶装置で使用できるメモリの数例を説明することにする。

この発明が有するメモリは、図５に示すように、基板１４０６上に、酸化膜１４０５、ゲート１４００を順次積層し、酸化膜１４０５上かつゲート１４００の両側に略左右対称に第１記憶領域である第１の蓄積層１４０１および第２記憶領域である第２の蓄積層１４０２を積層し、更に、基板１４０６と酸化膜１４０５との間に、積層方向に第１の蓄積層１４０１と重なるように第１拡散層１４０３を形成すると共に、積層方向に第２の蓄積層１４０２と重なるように、かつ、第１拡散層１４０３と交わらないように、第２拡散層１４０４が形成されている構造であっても良い。

また、この発明が有するメモリは、図６示すように、基板１５０６上に、酸化膜１５０５、ゲート１５００を順次積層し、ゲート１５００の酸化膜１５０５側の二つのすみに左右対称に断面４分円形状の第１記憶領域としての第１の蓄積層１５０１および断面４分円形状の第２記憶領域としての第２の蓄積層１５０２を形成し、更に、基板１５０６と酸化膜１５０５との間に、積層方向に第１の蓄積層１５０１と重なるように第１拡散層１５０３を形成すると共に、積層方向に第２の蓄積層１５０２と重なるように、かつ、第１拡散層１５０３と交わらないように、第２拡散層１５０４が形成されている構造であっても良い。

また、この発明が有するメモリは、図７に示すように、基板１６０６上に、断面略凹字状の酸化膜１６０５を形成すると共に、酸化膜１６０５の凹部にゲート１６００を形成し、かつ、基板１６０６上かつ酸化膜１６０５の一方の側に酸化膜１６０７、第１記憶領域である第１の蓄積層１６０８、酸化膜１６０９、ゲート１６１０を積層すると共に、基板１６０６上かつ酸化膜１６０５の他方の側に酸化膜１６１１、第２記憶領域である第２の蓄積層１６１２、酸化膜１６１３、ゲート１６１４を積層し、更に、基板１６０６と酸化膜１６０７との間に、積層方向に第１の蓄積層１６０８と重なるように第１拡散層１６１７を形成すると共に、基板１６０６と酸化膜１６１１との間に、積層方向に第２の蓄積層１６１２と重なるように、かつ、第１拡散層１６１７と交わらないように、第２拡散層１６１８が形成されている構造であっても良い。

また、この発明が有するメモリは、図８に示すように、基板１７０６上に酸化膜１７０５を形成すると共に、断面凸形状の凸側が酸化膜１７０５の上面全面に接触するように、酸化膜１７０５上にゲート１７００を形成し、かつ、酸化膜１７０５の一方の側かつ基板１７０６とゲート１７００の間に、酸化膜１７０８、第１記憶領域である第１の蓄積層１７０９、酸化膜１７１０を順次形成すると共に、酸化膜１７０５の他方の側かつ基板１７０６とゲート１７００の間に、酸化膜１７１１、第２記憶領域である第２の蓄積層１７１２、酸化膜１７１３を順次形成し、更に、基板１７０６と酸化膜１７０８との間に、積層方向に第１の蓄積層１７０９と重なるように第１拡散層１７１５を形成すると共に、基板１７０６と酸化膜１７１１との間に、積層方向に第２の蓄積層１７１２と重なるように、かつ、第１拡散層１７１５と交わらないように、第２拡散層１７１６が形成されている構造であっても良い。

また、この発明が有するメモリは、図９に示すように、基板１８０５上に、酸化膜１８０６、シリコン窒化膜１８０７、酸化膜１８０８、ゲート１８００を順次形成し、基板１８０５と酸化膜１８０６との間に、積層方向にシリコン窒化膜１８０７と重なるように、第１拡散層１８０３が形成されると共に、基板１８０５と酸化膜１８０６との間に、積層方向にシリコン窒化膜１８０７と重なり、かつ、第１拡散層１８０３と交わらないように第２拡散層１８０４が形成されている構造であっても良い。尚、図７に示す構造では、断面における酸化膜１８０６、シリコン窒化膜１８０７、酸化膜１８０８からなるサンドイッチ構造の一方の側を、第１記憶領域としての第１の蓄積部１８０１として使用し、断面における上記サンドイッチ構造の他方の側を、第２記憶領域としての第２の蓄積部１８０２として使用するようになっている。

尚、上記第１実施形態では、第１導電型がＰ型であると共に、第２導電型がＮ型であったが、この発明では、第１導電型がＮ型であると共に、第２導電型がＰ型であっても良い。この場合、第１実施形態と比較してセンスアンプの左右の出力が逆になることは勿論である。

また、上記第１実施形態では、センスアンプ１０４は、増幅トランジスタとして、Ｐ型のトランジスタを２つ有すると共にＮ型のトランジスタを２つ有していたが、この発明では、図１における４つのＮ型のトランジスタを省略しても良い。また、図１において、４つのＰ型トランジスタを省略しても良い。尚、この発明のセンスアンプで使用できるトランジスタとしては、例えば、ＭＯＳ電界効果トランジスタや、接合形電界効果トランジスタがある。

（第２実施形態）
図１０は、本発明の第２実施形態の半導体記憶装置を示す図である。第２実施形態の半導体記憶装置は、センスアンプ１００４に、駆動用トランジスタＰ１４、Ｐ１５、Ｎ１４、Ｎ１５を設けている点が、第１実施形態の半導体記憶装置と異なる。また、第２実施形態の読み出し動作については、第１実施形態と略同じものを使用することができ、図４に示したタイミング図を使用することができる。尚、図１０において、信号ＣＵＴ０でスイッチングされるトランジスタＴ１は、第１スイッチング部を構成し、信号ＣＵＴ１でスイッチングされるトランジスタＴ２は、第２スイッチング部を構成している。

第２実施形態の半導体記憶装置では、第１実施形態の半導体記憶装置の構成部と同一構成部には同一参照番号を付して説明を省略することにする。また、第２実施形態の半導体記憶装置では、第１実施形態の半導体記憶装置と共通の作用効果および変形例については説明を省略することにし、第１実施形態の半導体記憶装置と異なる構成、作用効果および変形例についてのみ説明を行うことにする。

第２実施形態の半導体記憶装置が有するセンスアンプ１００４は、図１０に示すように、第１センスノード１００１および第２センスノード１００２と、第１センスノード１００１に接続された制御端子の一例としてのゲート端子１１１を有する第１導電型としてのＰ型の第１トランジスタＰ１１と、第１センスノード１００１に接続された制御端子としてのゲート端子１２１を有する第２導電型としてのＮ型の第１トランジスタＮ１１とを有する。

また、センスアンプ１００４は、第２センスノード１００２に接続された制御端子の一例としてのゲート端子１３１を有するＰ型の第２トランジスタＰ１４と、第２センスノード１００２に接続された制御端子の一例としてのゲート端子１４１有するＮ型の第２トランジスタＮ１０とを有する。

また、上記センスアンプ１００４は、第２センスノード１００２に接続された第１入出力端子１５２と、Ｐ型の第１トランジスタＰ１１の第２入出力端子１１３に接続された第２入出力端子１５３と、ゲート端子１５１とを有するＰ型の第３トランジスタＰ１３と、第２センスノード１００１に接続された第１入出力端子１６２と、Ｎ型の第１トランジスタＮ１１の第２入出力端子１２３に接続された第２入出力端子１６３と、ゲート端子１６１とを有するＮ型の第３トランジスタＮ１３とを有する。

また、上記センスアンプ１００４は、第１センスノード１００１に接続された第１入出力端子と、Ｐ型の第２トランジスタＰ１０の第２入出力端子１３３に接続された第２入出力端子１７３と、ゲート端子１７１とを有するＰ型の第４トランジスタＰ１２と、第１センスノード１００１に接続された第１入出力端子１８２と、Ｎ型の第２トランジスタＮ１０の第２入出力端子１４３に接続された第２入出力端子１８３と、ゲート端子１８１とを有するＮ型の第４トランジスタＮ１２とを有する。

また、上記センスアンプ１００４は、電源１００６に接続された第１入出力端子１９２と、Ｐ型の第１トランジスタＰ１１の第１入出力端子１１２に接続された第２入出力端子１９３と、ゲート端子１９１とを有するＰ型の第５トランジスタＰ１５と、グランド１００７に接続された第１入出力端子と、Ｎ型の第１トランジスタＮ１１の第１入出力端子１２２に接続された第２入出力端子２０３と、ゲート端子２０１とを有するＮ型の第５トランジスタＮ１５とを有する。

また、上記センスアンプ１００４は、電源１００６に接続された第１入出力端子２１２と、Ｐ型の第２トランジスタＰ１０の第１入出力端子１３２に接続された第２入出力端子と２１３、ゲート端子２１１とを有するＰ型の第６トランジスタＰ１４と、グランド１００７に接続された第１入出力端子２２２と、Ｎ型の第２トランジスタＮ１０の第１入出力端子１４２に接続された第２入出力端子２２３と、ゲート端子２２１とを有するＮ型の第６トランジスタＮ１４とを有する。

上記第１実施形態においては、増幅用トランジスタＰ１０およびＰ１１と、駆動用トランジスタＰ１２およびＰ１３との間の中間ノードに、Ｖｃｃがプリチャージされているから、この中間ノードの寄生容量に溜まった電荷が、センス動作時にノイズとなって入力端子ＳＡＲおよびＳＡＬに流れ込んでしまうのを回避することが難しい。しかし、第２実施形態では、駆動用トランジスタＰ１４、Ｐ１５、Ｎ１４、Ｎ１５が設けられているから、プリチャージ時に、中間ノードの電圧をＶｃｃからＰ型トランジスタの閾値ＶｔｈＰ程度まで下げることができて、ノイズを減らすことができる。

図１１は、第２実施形態の半導体記憶装置のプリチャージ動作を説明するタイミング図である。ここで、図１１の信号名は、図１０の信号線に付した信号名に対応している。

先ず、時刻ｔ１に、ＳＡＰ０を立ち下げる。ここで、増幅用トランジスタＰ１０、Ｐ１１はオンしているので、駆動用トランジスタＰ１２およびＰ１４と、増幅用トランジスタＰ１０との２つのノードが、Ｖｃｃに充電されると共に、Ｐ１３およびＰ１５と、増幅用トランジスタＰ１１との２つのノードが、Ｖｃｃに充電される。こうして、前の読み出しサイクルの電圧はリセットされる。その後、時刻ｔ２にＳＡＰ０を立ち上げ、駆動用トランジスタＰ１４、Ｐ１５をオフする。続いて時刻ｔ３に、ＳＡＰ１を立ち下げ、ＳＡＮ０とＳＡＮ１を立ち上げる。これにより、駆動用トランジスタＮ１２およびＮ１４と、増幅用トランジスタＮ１０との２つのノードが、ＧＮＤに放電されると共に、駆動用トタンジスタＮ１３およびＮ１５と、増幅用トランジスタＮ１１との２つのノードがＧＮＤに放電される。一方、駆動用トランジスタＰ１２およびP１４と、増幅用トランジスタＰ１０との２つのノード、および、Ｐ１３およびＰ１５と、増幅用トランジスタＰ１１との２つのノードは、ＳＡＬ、ＳＡＲがＧＮＤなので、ＶｔｈＰまで放電される。このように、中間ノードの電圧をＶｔｈＰ程度まで下げることができるので、ノイズを低減することができる。

なお、上記第１実施形態および第２実施形態では、センスアンプの入力端子ＳＡＬ、ＳＡＲに、１つの読み出しメモリセルのビット線ＢＬ０、ＢＬ１を接続したが、一方をリファレンスセルのビット線に接続したり、別の読み出しメモリセルのビット線に接続して比較する方式でも構わない。

また、上記第１実施形態および第２実施形態では、メモリセルは、１個のセルに２つの蓄積ノードを有するサイドウォールメモリを用いて説明したが、通常のマスクＲＯＭなど、セル電流の差で情報を記憶するメモリセルであれば、特に限定されるものではない。

（第３実施形態）
上記第１実施形態では、１個のセルに蓄積ノードが２つあるメモリセルを使用した。しかしながら、蓄積ノードが１つである一般的な不揮発性メモリやマスクＲＯＭを使用することもできる。図１２は、第３実施形態の半導体記憶装置を示す図であり、図１３は、第３実施形態の半導体記憶装置の読み出し動作を説明するタイミング図である。尚、図１２において、２２４は、第１ビット線を示し、３３３は、第２ビット線を示している。また、図１２において、信号ＣＵＴ０でスイッチングされるトランジスタＴ１は、第１スイッチング部を構成し、信号ＣＵＴ１でスイッチングされるトランジスタＴ２は、第２スイッチング部を構成している。第３実施形態では、メモリとして、ワード線下のフローティングゲートを蓄積ノードとするフラッシュメモリを使用している。

第３実施形態の半導体記憶装置は、メモリセルアレイ１３００のメモリセルＭＣ０、ＭＣ１、・・・の１つと、リファレンスセルアレイ１３０１のリファレンスセルＲＣに流れる電流を比較することで、メモリセルの情報を判定するようになっている。第４実施形態の半導体記憶装置は、リファレンスセルの選択にビット線選択回路の信号ＳＥＬ０乃至ＳＥＬ４を用いない点以外は、第１実施形態と同様に動作するようになっている。

第３実施形態では、リファレンスセルの選択にビット線選択回路の信号ＳＥＬ０乃至ＳＥＬ４を用いないので、メモリセルＭＣ０からの読み出しとリファレンスセルＲＣからの読み出しを同時に行うことができて、センスアンプの２つの端子に同時に信号を入力することができるので、例えば、図１３に示すように、ＣＵＴ０とＣＵＴ１とを同時に立ち上がることができる。したがって、第１実施形態と比較してタイミングを格段に短くすることができる。

（第４実施形態）
図１４は、第４実施形態の半導体記憶装置を示す図である。第４実施形態の半導体記憶装置は、第３実施形態の半導体記憶装置においてセンスアンプ１０４を第２実施形態で使用したセンスアンプ１００４に取り換えたものである。尚、図１４において、４４４は、第１ビット線を示し、５５５は、第２ビット線を示している。また、図１４において、信号ＣＵＴ０でスイッチングされるトランジスタＴ１は、第１スイッチング部を構成し、信号ＣＵＴ１でスイッチングされるトランジスタＴ２は、第２スイッチング部を構成している。

タイミング図としては、第３実施形態と略同様のタイミング図を使用することができる。詳しくは、図１３のＳＡＰを、図１４のＳＡＰ０とＳＡＰ１として使用すると共に、図１３のＳＡＮを、図１４のＳＡＮ０とＳＡＮ１に使用し、かつ、他の信号（ＷＬ０等）は、図１３に示されているものと同一であるタイミング図を使用することができる。また、プリチャージタイミングとしては、図１１に示されているものを使用する。

尚、第３および第４実施形態では、メモリセルとリファレンスセルを比較する実施形態を説明したが、２個のメモリセルを比較するようにしても構わない。また、上記実施形態はすべて、仮想グランド方式のアレイ構成となっているが、固定グランド方式のアレイ構成を使用しても良いことは言うまでもない。

図１５は、本発明の電子機器の一実施形態であるデジタルカメラを示すブロック図である。尚、図１５において、３１７は、光学系駆動部を示している。

このデジタルカメラは、本発明の半導体記憶装置である不揮発性メモリ３０８,３１９を備えている。上記不揮発性メモリ３０８は、撮影画像の記憶に用いられており、不揮発性メモリ３１９は、液晶パネル３２２のばらつき補正値の記憶に用いられている。

このデジタルカメラは、操作者によりパワースイッチ３０１がオンされると、電池３０２から供給される電力がＤＣ／ＤＣコンバータ３０３で所定電圧に変圧されて、各部品に供給される。レンズ３１６から入った光は、ＣＣＤ３１８で電流に変換され、Ａ／Ｄコンバータ３２０でデジタル信号となり、映像処理部３１０のデータバッファ３１１に入力される。データバッファ３１１に入力された信号は、ＭＰＥＧ処理部３１３で動画処理され、ビデオエンコーダ３１４を経てビデオ信号となり、液晶ドライバ３２１を経て、液晶パネル３２２に表示される。このとき、液晶ドライバ３２１は、内蔵の不揮発性メモリ３１９のデータを用いて、液晶パネル３２２のばらつき（例えば液晶パネル毎に異なる色合いのばらつきなど）を補正している。操作者によりシャッター３０４が押下されると、データバッファ３１１の情報が、ＪＰＥＧ処理部３１２を経て静止画として処理され、不揮発性メモリであるフラッシュメモリ３０８に記録される。このフラッシュメモリ３０８には、撮影画像情報の他、システムプログラム等も記録されている。ＤＲＡＭ３０７は、ＣＰＵ３０６や映像処理部３１０の様々な処理過程で発生するデータの一時記憶用に利用される。

ここで、不揮発性メモリ３０８、３１９は、消費電力の小さな電圧比較による読み出し方式を用いて、正確にメモリセルの情報を読み出すことができるから、本発明の半導体記憶装置を備える電子機器は、低消費電力を達成することができる。

尚、上記実施形態では、本発明の半導体記憶装置をデジタルカメラに搭載したが、本発明の半導体記憶装置を、携帯電話に搭載すると好ましい。携帯電話で用いられるフラッシュメモリは、画像データの他、通信プロトコルも記録するので、高度の信頼性が必要となる。したがって、本発明の半導体記憶装置を、携帯電話に搭載すると、携帯電話の品質を格段に向上させることができる。尚、本発明の半導体記憶装置を、デジタル音声レコーダ、ＤＶＤ装置、液晶表示装置の色調調整回路、音楽録音再生機器、映像装置、オーディオ機器、複写装置等、デジタルカメラおよび携帯電話以外の電子機器に搭載しても良いことは、言うまでもない。

本発明の第１実施形態の半導体記憶装置を示す図である。 第１実施形態でメモリとして使用されているサイドウォールメモリを説明するための図である。 図２に示すサイドウォールメモリの蓄積ノード（記憶領域）の状態毎のセル電流分布を示す図である。 第１実施形態の半導体記憶装置の読み出し動作を説明するタイミング図である。 本発明で使用できるメモリの構造を示す断面図である。 本発明で使用できるメモリの構造を示す断面図である。 本発明で使用できるメモリの構造を示す断面図である。 本発明で使用できるメモリの構造を示す断面図である。 本発明で使用できるメモリの構造を示す断面図である。 本発明の第２実施形態の半導体記憶装置を示す図である。 第２実施形態の半導体記憶装置のプリチャージ動作を説明するタイミング図である。 第３実施形態の半導体記憶装置を示す図である。 第３実施形態の半導体記憶装置の読み出し動作を説明するタイミング図である。 第４実施形態の半導体記憶装置を示す図である。 本発明の電子機器の一実施形態であるデジタルカメラを示すブロック図である。 従来のセンスアンプの一例を示す回路図である。 本発明で使用できるメモリの構造を示す断面図である。

１００、１３００ メモリセルアレイ
１０１ ビット線充放電回路
１０２ 行デコーダ
１０３ ビット線選択回路
１０４、１００４ センスアンプ
３００ デジタルカメラ
３０１ パワースイッチ
３０２ 電池
３０３ ＤＣ／ＤＣコンバータ
３０４ シャッター
３０６ ＣＰＵ
３０７ ＤＲＡＭ
３０８ フラッシュメモリ
３１０ 映像処理部
３１１ データバッファ
３１２ ＪＰＥＧ処理部
３１３ ＭＰＥＧ処理部
３１４ ビデオエンコーダ
３１６ レンズ
３１７ 光学系駆動部
３１８ ＣＣＤ
３１９ 不揮発性メモリ
３２０ Ａ／Ｄコンバータ
３２１ 液晶ドライバ
３２２ 液晶パネル
１３０１ リファレンスセルアレイ
２０００ サイドウォールメモリ

Claims (8)

1. 第１センスノードおよび第２センスノードと、
   上記第１センスノードに接続された制御端子と、電源またはグランドに接続された第１入出力端子とを有する第１導電型の第１トランジスタと、
   上記第２センスノードに接続された制御端子と、上記電源またはグランドに接続された第１入出力端子とを有する第１導電型の第２トランジスタと、
   上記第２センスノードに接続された第１入出力端子と、上記第１導電型の第１トランジスタの第２入出力端子のみに接続された第２入出力端子と、制御端子とを有する第１導電型の第３トランジスタと、
   上記第１センスノードに接続された第１入出力端子と、上記第１導電型の第２トランジスタの第２入出力端子のみに接続された第２入出力端子と、制御端子とを有する第１導電型の第４トランジスタと
   を備え、
   上記第１導電型の第３トランジスタの上記制御端子と、上記第１導電型の第４トランジスタの上記制御端子とには、同じ信号が入力されるようになっており、
   入力信号である上記第１センスノードおよび上記第２センスノードの電圧が決定する前の状態において、上記第１導電型の第３および第４トランジスタを駆動しないで上記第１導電型の第１トランジスタの第２入出力端子と上記第２センスノードとを接続しないと共に、上記第１導電型の第２トランジスタの第２入出力端子と上記第１センスノードとを接続しない一方、入力信号である上記第１センスノードおよび上記第２センスノードの電圧が決定した時点で、上記第１導電型の第３および第４トランジスタを駆動して上記第１導電型の第１トランジスタの第２入出力端子と上記第２センスノードとを接続すると共に、上記第１導電型の第２トランジスタの第２入出力端子と上記第１センスノードとを接続することを特徴とするセンスアンプ。
2. 請求項１に記載のセンスアンプにおいて、
   上記第１センスノードに接続された制御端子と、グランドまたは上記電源に接続された第１入出力端子とを有する第２導電型の第１トランジスタと、
   上記第２センスノードに接続された制御端子と、グランドまたは上記電源に接続された第１入出力端子とを有する第２導電型の第２トランジスタと、
   上記第２センスノードに接続された第１入出力端子と、上記第２導電型の第１トランジスタの第２入出力端子のみに接続された第２入出力端子とを有する第２導電型の第３トランジスタと、
   上記第１センスノードに接続された第１入出力端子と、上記第２導電型の第２トランジスタの第２入出力端子のみに接続された第２入出力端子とを有する第２導電型の第４トランジスタと
   を備え、
   上記第１導電型の第１トランジスタの第１入出力端子および上記第１導電型の第２トランジスタの第１入出力端子が、電源に接続されているときには、上記第２導電型の第１トランジスタの第１入出力端子および上記第２導電型の第２トランジスタの第１入出力端子が、グランドに接続される一方、上記第１導電型の第１トランジスタの第１入出力端子および上記第１導電型の第２トランジスタの第１入出力端子が、グランドに接続されているときには、上記第２導電型の第１トランジスタの第１入出力端子および上記第２導電型の第２トランジスタの第１入出力端子が、電源に接続されており、
   入力信号である上記第１センスノードおよび上記第２センスノードの電圧が決定する前の状態において、上記第２導電型の第３および第４トランジスタを駆動しないで上記第２導電型の第１トランジスタの第２入出力端子と上記第２センスノードとを接続しないと共に、上記第２導電型の第２トランジスタの第２入出力端子と上記第１センスノードとを接続しない一方、入力信号である上記第１センスノードおよび上記第２センスノードの電圧が決定した時点で、上記第２導電型の第３および第４トランジスタを駆動して上記第２導電型の第１トランジスタの第２入出力端子と上記第２センスノードとを接続すると共に、上記第２導電型の第２トランジスタの第２入出力端子と上記第１センスノードとを接続するようになっていることを特徴とするセンスアンプ。
3. 第１センスノードおよび第２センスノードと、
   上記第１センスノードに接続された制御端子を有する第１導電型の第１トランジスタと、
   上記第２センスノードに接続された制御端子を有する第１導電型の第２トランジスタと、
   上記第２センスノードに接続された第１入出力端子と、上記第１導電型の第１トランジスタの第２入出力端子に接続された第２入出力端子とを有する第１導電型の第３トランジスタと、
   上記第１センスノードに接続された第１入出力端子と、上記第１導電型の第２トランジスタの第２入出力端子に接続された第２入出力端子とを有する第１導電型の第４トランジスタと、
   電源またはグランドに接続された第１入出力端子と、上記第１導電型の第１トランジスタの第１入出力端子に接続された第２入出力端子とを有する第１導電型の第５トランジスタと、
   電源またはグランドに接続された第１入出力端子と、上記第１導電型の第２トランジスタの第１入出力端子に接続された第２入出力端子とを有する第１導電型の第６トランジスタと
   を備え、
   読出し動作時において、入力信号である上記第１センスノードおよび上記第２センスノードの電圧が決定する前の状態において、上記第１導電型の第３、第４トランジスタを駆動しないで上記第１導電型の第１トランジスタの第２入出力端子と上記第２センスノードとを接続しないと共に、上記第１導電型の第２トランジスタの第２入出力端子と上記第１センスノードとを接続しない一方、入力信号である上記第１センスノードおよび上記第２センスノードの電圧が決定した時点で、上記第１導電型の第３、第４、第５および第６トランジスタを駆動して上記第１導電型の第１トランジスタの第２入出力端子と上記第２センスノードとを接続すると共に、上記第１導電型の第２トランジスタの第２入出力端子と上記第１センスノードとを接続するようになっていることを特徴とするセンスアンプ。
4. 請求項３に記載のセンスアンプにおいて、
   上記第１センスノードに接続された制御端子を有する第２導電型の第１トランジスタと、
   上記第２センスノードに接続された制御端子を有する第２導電型の第２トランジスタと、
   上記第２センスノードに接続された第１入出力端子と、上記第２導電型の第１トランジスタの第２入出力端子に接続された第２入出力端子とを有する第２導電型の第３トランジスタと、
   上記第１センスノードに接続された第１入出力端子と、上記第２導電型の第２トランジスタの第２入出力端子に接続された第２入出力端子とを有する第２導電型の第４トランジスタと、
   グランドまたは上記電源に接続された第１入出力端子と、上記第２導電型の第１トランジスタの第１入出力端子に接続された第２入出力端子とを有する第２導電型の第５トランジスタと、
   グランドまたは上記電源に接続された第１入出力端子と、上記第２導電型の第２トランジスタの第１入出力端子に接続された第２入出力端子とを有する第２導電型の第６トランジスタと
   を備え、
   上記第１導電型の第５トランジスタの第１入出力端子および上記第１導電型の第６トランジスタの第１入出力端子が、電源に接続されているときには、上記第２導電型の第５トランジスタの第１入出力端子および上記第２導電型の第６トランジスタの第１入出力端子が、グランドに接続されている一方、上記第１導電型の第５トランジスタの第１入出力端子および上記第１導電型の第６トランジスタの第１入出力端子が、グランドに接続されているときには、上記第２導電型の第５トランジスタの第１入出力端子および上記第２導電型の第６トランジスタの第１入出力端子が、電源に接続されるようになっており、
   読出し動作時において、入力信号である上記第１センスノードおよび上記第２センスノードの電圧が決定する前の状態において、上記第２導電型の第３、第４トランジスタを駆動しないで上記第２導電型の第１トランジスタの第２入出力端子と上記第２センスノードとを接続しないと共に、上記第２導電型の第２トランジスタの第２入出力端子と上記第１センスノードとを接続しない一方、入力信号である上記第１センスノードおよび上記第２センスノードの電圧が決定した時点で、上記第２導電型の第３、第４、第５および第６トランジスタを駆動して上記第２導電型の第１トランジスタの第２入出力端子と上記第２センスノードとを接続すると共に、上記第２導電型の第２トランジスタの第２入出力端子と上記第１センスノードとを接続するようになっていることを特徴とすることを特徴とするセンスアンプ。
5. 請求項１乃至４のいずれか１つに記載のセンスアンプと、
   第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
   上記複数の上記メモリセルの制御端子に接続されたワード線と、
   上記第１入出力端子および上記第２入出力端子の少なくとも一方に各々が接続されたビット線と、
   上記第１センスノードと上記ビット線とを接離する第１スイッチング部と、
   上記第２センスノードと上記ビット線とを接離する第２スイッチング部と
   を備えることを特徴とする半導体記憶装置。
6. 請求項１乃至４のいずれか１つに記載のセンスアンプと、
   第１入出力端子、第２入出力端子および制御端子を有する複数のメモリセルを整列してなるメモリセルアレイと、
   第１入出力端子、第２入出力端子および制御端子を有すると共に、所定の情報が書き込まれたリファレンスセルと、
   上記メモリセルの上記第１入出力端子および上記メモリセルの上記第２入出力端子の少なくとも一方に各々が接続された第１ビット線と、
   上記リファレンスセルの上記第１入出力端子および上記リファレンスセルの上記第２入出力端子のうちの一方に接続されるかまたは基準電圧発生回路の出力端子に接続された第２ビット線と、
   上記第１センスノードと上記第１ビット線とを接離する第１スイッチング部と、
   上記第２センスノードと上記第２ビット線とを接離する第２スイッチング部と
   を備えることを特徴とする半導体記憶装置。
7. 請求項５または６に記載の半導体記憶装置において、
   上記メモリセルは、サイドウォールメモリを含むことを特徴とする半導体記憶装置。
8. 請求項５乃至７のいずれか１つに記載の半導体記憶装置を備えることを特徴とする電子機器。

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