JP4317543B2 - 半導体記憶装置及び電子機器 - Google Patents
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Description
チャネル領域の一端の近傍に情報を記憶できる第1記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第2記憶領域を有し、かつ、上記チャネル領域の一端側の第1入出力端子および上記チャネル領域の他端側の第2入出力端子を有するメモリセルを複数整列してなるメモリセルアレイを備え、
上記各メモリセルは、上記第1入出力端子から上記第2入出力端子に流れる電流が上記第2入出力端子から上記第1入出力端子に流れる電流よりも多い状態を第1状態とする一方、上記第2入出力端子から上記第1入出力端子に流れる電流が上記第1入出力端子から上記第2入出力端子に流れる電流よりも多い状態を第2状態として、上記第1状態と上記第2状態とが識別されることによって1ビット情報を記憶し、
上記各メモリセルにおいて、上記第1入出力端子から上記第2入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第1出力と、上記第2入出力端子から上記第1入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第2出力とを比較することによって、上記各メモリセルに記憶されている情報を読み出す読み出し部を
備え、
上記メモリセルは、非対称特性を有し、
上記第1記憶領域および上記第2記憶領域が共にイレース状態で、上記第1入出力端子から上記第2入出力端子に流れる電流が上記第2入出力端子から上記第1入出力端子に流れる電流よりも多くなっており、
上記第1状態とは、上記第1記憶領域および上記第2記憶領域が共にイレース状態である一方、上記第2状態とは、上記第1記憶領域がプログラム状態で上記第2記憶領域がイレース状態であることを特徴としている。
上記第1入出力端子および上記第2入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と
を備え、
上記第1出力は、上記第1入出力端子に接続されている上記ビット線の電位であると共に、上記第2出力は、上記第2入出力端子に接続されている上記ビット線の電位であり、
上記読み出し部は、上記第1出力と上記第2出力とを比較するセンスアンプである。
上記第1出力とグランドとの電位差に相当する電荷を蓄積する第1キャパシタと、
上記第2出力とグランドとの電位差に相当する電荷を蓄積する第2キャパシタと
を備え、
上記センスアンプに、上記第1キャパシタのグランド側と反対側の電位と、上記第2キャパシタのグランド側と反対側の電位との電位差を入力するようになっている。
図1は、参考例の半導体記憶装置を示す図である。この半導体記憶装置は、多数の不揮発性のメモリセルMC0、MC1、・・・をマトリクス状に配置してなるメモリセルアレイ100を備える。このメモリセルアレイ100の行方向には、同一行に並ぶメモリセルの制御ゲートに接続された複数のワード線WL0〜WLnが延在している。さらに、上記メモリセルアレイ100の列方向には、同一列に並ぶメモリセルの入出力端子、つまり、ソースドレインを互いに接続し、また、同一列に並ぶメモリセルのソースドレインを互いに接続する複数のビット線BL0、BL1、BL2、BL3、・・・が延在している。また、上記ワード線WL0〜WLnは、任意のワード線を選択する行デコーダ102に接続されている。上記ビット線BL0、BL1、BL2、BL3、・・・は、ビット線選択回路103の出力信号SEL0〜5で選択されるトランジスタ群と、信号CUT0、信号CUT1でスイッチングされるトランジスタ群によって、センスアンプ104に接続されるようになっている。ここでは、メモリセルを4個毎に、1組のセンスアンプに接続するようにしているが、1組のセンスアンプに接続されるメモリセルの数は、特に4個に限定されるものではない。尚、各センスアンプの2つの入力端にある容量Csは、信号CUT0、信号CUT1でビット線と切り離されるセンスアンプ104の入力端の寄生容量を表す。
図10は、本発明の第1実施形態に用いるメモリセルの断面図である。図2と異なるのは、拡散層2209と2210を形成する際に、基板2201に斜めに(垂直からずらせて)イオン注入を行うことで、各々の拡散層2209,2210の端からゲート絶縁膜2202までの距離(オフセット量)が、メモリセル2000の左右で非対称に形成されている。
101 ビット線充放電回路
102 行デコーダ
103 ビット線選択回路
104 センスアンプ
200 メモリセル
201 基板
202 ゲート絶縁膜
203 第1のシリコン窒化膜
204 第2のシリコン窒化膜
206、207 シリコン酸化膜
209 拡散層
211 第1ビット線
212 第2ビット線
300 デジタルカメラ
301 パワースイッチ
302 電池
303 DC/DCコンバータ
304 シャッター
306 CPU
307 DRAM
308 フラッシュメモリ
310 映像処理部
311 データバッファ
312 JPEG処理部
313 MPEG処理部
314 ビデオエンコーダ
316 レンズ
317 光学系駆動部
318 CCD
319 不揮発性メモリ
320 A/Dコンバータ
321 液晶ドライバ
322 液晶パネル
Claims (5)
- チャネル領域の一端の近傍に情報を記憶できる第1記憶領域を有すると共に、上記チャネル領域の他端の近傍に情報を記憶できる第2記憶領域を有し、かつ、上記チャネル領域の一端側の第1入出力端子および上記チャネル領域の他端側の第2入出力端子を有するメモリセルを複数整列してなるメモリセルアレイを備え、
上記各メモリセルは、上記第1入出力端子から上記第2入出力端子に流れる電流が上記第2入出力端子から上記第1入出力端子に流れる電流よりも多い状態を第1状態とする一方、上記第2入出力端子から上記第1入出力端子に流れる電流が上記第1入出力端子から上記第2入出力端子に流れる電流よりも多い状態を第2状態として、上記第1状態と上記第2状態とが識別されることによって1ビット情報を記憶し、
上記各メモリセルにおいて、上記第1入出力端子から上記第2入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第1出力と、上記第2入出力端子から上記第1入出力端子に電流を流したときの上記メモリセルからの出力電流に相当する第2出力とを比較することによって、上記各メモリセルに記憶されている情報を読み出す読み出し部を
備え、
上記メモリセルは、非対称特性を有し、
上記第1記憶領域および上記第2記憶領域が共にイレース状態で、上記第1入出力端子から上記第2入出力端子に流れる電流が上記第2入出力端子から上記第1入出力端子に流れる電流よりも多くなっており、
上記第1状態とは、上記第1記憶領域および上記第2記憶領域が共にイレース状態である一方、上記第2状態とは、上記第1記憶領域がプログラム状態で上記第2記憶領域がイレース状態であることを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
上記第1入出力端子および上記第2入出力端子の少なくとも一方に各々が接続されたビット線と、
上記ビット線に対して充電または放電を行うビット線充放電回路と
を備え、
上記第1出力は、上記第1入出力端子に接続されている上記ビット線の電位であると共に、上記第2出力は、上記第2入出力端子に接続されている上記ビット線の電位であり、
上記読み出し部は、上記第1出力と上記第2出力とを比較するセンスアンプであることを特徴とする半導体記憶装置。 - 請求項2に記載の半導体記憶装置において、
上記第1出力とグランドとの電位差に相当する電荷を蓄積する第1キャパシタと、
上記第2出力とグランドとの電位差に相当する電荷を蓄積する第2キャパシタと
を備え、
上記センスアンプに、上記第1キャパシタのグランド側と反対側の電位と、上記第2キャパシタのグランド側と反対側の電位との電位差を入力することを特徴とする半導体記憶装置。 - 請求項1乃至3のいずれか1つに記載の半導体記憶装置において、
上記メモリセルは、サイドウォールメモリであることを特徴とする半導体記憶装置。 - 請求項1乃至4のいずれか1つに記載の半導体記憶装置を備えることを特徴とする電子機器。
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JP2005289948A JP4317543B2 (ja) | 2005-10-03 | 2005-10-03 | 半導体記憶装置及び電子機器 |
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JP2007102892A JP2007102892A (ja) | 2007-04-19 |
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