CN102543191B - 向半导体存储装置的数据的写入方法以及半导体存储装置 - Google Patents

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Abstract

本发明提供一种向半导体存储装置的数据的写入方法以及半导体存储装置，能够对成为半导体存储装置的存储单元的参照单元的副存储区域的读出电流的变动进行抑制，减少存储单元的读出电流的判定时的误判定。利用对存储单元的第一杂质区域以及第二杂质区域施加的电压的大小关系彼此不同的两个数据写入步骤，在存储单元中写入数据。

Description

向半导体存储装置的数据的写入方法以及半导体存储装置
技术领域
本发明涉及向半导体存储装置的副存储区域的基准数据的写入方法以及写入了该基准数据的半导体存储装置。
背景技术
如果对处理数字信息的各种电子装置中所使用的存储器进行大致区分，则能够分类为硬盘驱动器、DVD、CD这样的需要物理动作的存储装置和使用了不需要物理动作的半导体存储器的存储装置。并且，根据存储保持方法，能够将半导体存储器分为两种。具体地说，能够分类为当切断电源时存储信息丢失的易失性半导体存储器和即使将电源切断存储信息也被保存的非易失性存储器。
关于非易失性存储器，在一个存储单元中具有一个电荷蓄积部，使在该电荷蓄积部未蓄积电荷的状态或者蓄积了小于预定量的电荷的状态(未写入状态)为“1”、使在该电荷蓄积部蓄积了预定量以上的电荷的状态(写入状态)为“0”，由此，保存存储信息。在这样的存储单元中，例如存在具有n型的MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor)结构并且在MOSFET的栅极氧化膜中埋入有由与其他部分电绝缘的多晶硅构成的浮置栅极(FG：Floating Gate)的存储单元。此外，作为其他的存储单元，存在具有n型MOSFET结构并且MOSFET的栅极氧化膜具有氮化膜被氧化膜夹着(即，将氧化膜、氮化膜、氧化膜依次层叠)的结构。特别是，这样的结构被称为MONOS(Metal Oxide Nitride OxideSilicon)结构或者SONOS(Silicon Oxide Nitride Oxide Silicon)结构。并且，该浮置栅极以及氮化膜相当于电荷蓄积部。关于向这样的存储单元的数据写入、读出以及擦除，以下，以MONOS结构的存储单元为例进行说明。并且， 在以下的数据写入、读出以及擦除中，关于漏极(漏极端子以及漏极区域)以及源极(源极端子以及源极区域)，在进行所存储的数据的读出时所决定的漏极以及源极在写入以及擦除中也定义为漏极以及源极。即，在数据写入、读出以及擦除中，在进行所存储的数据的读出时所决定的漏极以及源极始终恒定，在数据写入以及擦除中也不将漏极与源极反过来定义。
在将数据“0”写入到氮化膜中的情况下，对源极端子以及栅极端子施加正电压，使漏极端子为接地电压。由此，在沟道中从漏极区域向源极区域移动的电子在源极区域附近获得较高的动能而成为热电子，该热电子被施加在栅极上的正电压提拉到栅极端子正下方，该被提拉的电子被氮化膜保持。在氮化膜中保持预定量以上的热电子，由此，写入数据“0”。
在读出存储在氮化膜中的数据的情况下，将正电压施加到漏极端子以及栅极端子上，使源极端子为接地电压。此时，在氮化膜中未蓄积电荷的情况或者蓄积了小于预定量的电荷的情况(即，氮化膜存储数据“1”的情况)下，得到比较大的读出电流。另一方面，在氮化膜中蓄积了预定量以上的电荷的情况(即，氮化膜存储数据“0”的情况)下，由于所蓄积的电荷的影响，读出电流比存储数据“1”的状态小。这样，根据氮化膜内有无电荷，读出电流的大小产生差异，所以，通过判定读出电流的大小，能够进行数据读出。作为判定读出电流的大小的详细方法，在非易失性存储器的预定的存储单元中，以蓄积有存储了数据“1”的存储单元的氮化膜中所蓄积的电荷量和存储了数据“0”的存储单元的氮化膜中所蓄积的电荷量的中间的电荷量(即，上述的预定量)的方式预先进行数据的写入。并且，对在该预先进行了写入的存储单元(以下，也称为副存储区域、参照单元或者参考单元)中流过的电流和在其他存储单元(即，读出对象的存储单元(以下，也称为主存储区域) )中流过的电流进行比较，在其他存储单元中流过的电流比在参照单元中流过的电流大的情况下，判定为在该其他存储单元中存储有数据“0”，在其他存储单元中流过的电流比在参照单元中流过的电流小的情况下，判定为在该其他存储单元中存储有数据“1”。
在将氮化膜中存储的数据擦除的情况下，将正电压施加到源极端子，将接地电压或者负电压施加到栅极端子，使漏极端子为开放（open）状态。由此，在源极区域附近产生的热空穴注入到氮化膜，在氮化膜中蓄积的电荷被中和，由此，进行数据的擦除。
在专利文献1中公开了具有如下结构的存储单元：在栅极电极的漏极端子侧以及源极端子侧设置有氮化膜被氧化膜夹着而形成的电荷蓄积部。
[专利文献1]：日本特开2005-64295号公报。
但是，在使用MONOS结构的存储单元中，当使用上述方法在参照单元中蓄积预定的电荷时，电荷被蓄积在氮化膜的源极端子侧，在氮化膜的漏极端子侧不蓄积电荷，所以，在针对参照单元的读出动作时，存在由于电场应力而在氮化膜的漏极端子侧蓄积电荷或者由于向其他存储单元的写入动作而在参照单元的氮化膜的漏极端子侧蓄积电荷的情况。这样，当参照单元的氮化膜中所蓄积的电荷量发生变化时，参照单元的读出电流从初始设定下降，在对读出对象的存储单元和参照单元的读出电流进行比较并判定时，产生误判定。在引用文献1中所记载的存储单元的情况下也产生这样的误判定。
发明内容
本发明是鉴于上述情况而提出的，提供一种向半导体存储装置的数据的写入方法以及半导体存储装置，能够抑制成为半导体存储装置的存储单元的参照单元的副存储区域的读出电流的变动，减少存储单元的读出电流的判定时的误判定。
为了解决上述课题，本发明提供一种向半导体存储装置的数据的写入方法，该半导体存储装置在多个存储单元内具有主存储区域和存储用于对所述主存储区域的主数据进行判定的基准数据的副存储区域并且用于在所述副存储区域写入所述基准数据，所述存储单元在夹着沟道区域设置第一杂质区域以及第二杂质区域的半导体基板上具有栅极电极，并且在所述第一杂质区域与所述栅极电极之间具有第一电荷蓄积部、在所述第二杂质区域和所述栅极电极之间具有第二电荷蓄积部，其特征在于，具有：第一写入步骤，对所述第一杂质区域以及所述栅极电极施加正电压，对所述第二杂质区域施加比所述正电压低的电压，在所述第一电荷蓄积部蓄积电荷；第二写入步骤，对所述第二杂质区域以及所述栅极电极施加正电压，对所述第一杂质区域施加比所述正电压低的电压，在所述第二电荷蓄积部蓄积电荷。
此外，为了解决上述课题，本发明提供一种半导体存储装置，在多个存储单元内具有主存储区域和存储用于对该主存储区域的主数据进行判定的基准数据的副存储区域，所述存储单元在夹着沟道区域设置第一杂质区域以及第二杂质区域的半导体基板上具有栅极电极，并且在所述第一杂质区域与所述栅极电极之间具有第一电荷蓄积部、在所述第二杂质区域和所述栅极电极之间具有第二电荷蓄积部，其特征在于，在所述副存储区域的所述第一电荷蓄积部以及所述第二电荷蓄积部分别蓄积电荷。
根据本发明的向半导体存储装置的数据的写入方法，利用对存储单元的第一杂质区域以及第二杂质区域施加的电压的大小关系彼此不同的两个数据写入步骤，在存储单元中写入数据。由此，提供向半导体存储装置的数据的写入方法以及半导体存储装置，电荷被蓄积在所述第一电荷蓄积部以及所述第二电荷蓄积部，能够抑制半导体存储装置的存储单元的读出电流的变动，减少存储单元的读出电流的判定时的误判定。
附图说明
图1是本实施例的半导体存储装置的示意结构图。
图2是构成本实施例的半导体存储装置的存储单元的剖面图。
图3是示出向构成本实施例的半导体存储装置的参照单元的数据的写入方法的流程图。
图4是示出向构成本实施例的半导体存储装置的参照单元的数据的写入方法的各步骤的剖面图。
图5是示出向构成本实施例的半导体存储装置的参照单元的数据的写入方法的各步骤的剖面图。
图6是用于对使用了本实施例的向半导体存储装置的数据写入方法与使用了以往的向半导体存储装置的数据写入方法的情况下的参照单元的读出时的电流劣化量进行比较的图表。
图7是作为构成本实施例的半导体存储装置的存储单元的其他例子的剖面图。
附图标记说明：
10 半导体存储装置
11 存储器阵列
12 电压生成电路
13 第一开关元件组
14 第一列译码器
15 行译码器
16 第二开关元件组
17 第二列译码器
18 读出放大器
20 存储单元
21 p型的硅基板
22 隧道氧化膜
23 电荷蓄积膜
23a 第一电荷蓄积部
23b 第二电荷蓄积部
24 绝缘膜
25 栅极电极
26 第一杂质区域
27 第二杂质区域
30 参照单元。
具体实施方式
以下，参照附图详细地对本发明的实施例进行说明。
首先，参照图1对本实施例的半导体存储装置进行说明。图1是本实施例的半导体存储装置的示意结构图。
如图1所示，半导体存储装置10由如下部分构成：由多个存储单元构成的存储器阵列11；用于生成供给到存储器阵列11的电压的电压生成电路12；设置在存储器阵列11和电压生成电路12之间的第一开关元件组13；将驱动信号供给到第一开关元件组13的第一列译码器14；将驱动信号供给到存储器阵列11的行译码器15；与存储器阵列11连接的第二开关元件组16；将驱动信号供给到第二开关元件组16的第二列译码器17；与第二开关元件组16连接的读出放大器18。
在存储器阵列11中，设置有P根(P：1以上的整数)的位线BL1、BL2、...、BLP和以与位线BL1、BL2、...、BLP正交的方式配置的Q根(Q：1以上的整数)的字线WL1、WL2、...、WLQ 。此处，定义为位线BL1、BL2、...、BLP在列方向设置、字线WL1、WL2、...、WLQ在行方向设置。以下，在不指定任意一条位线BL1、BL2、...、BLP的情况下仅称为位线BL，在不指定任意一条字线WL1、WL2、...、WLQ的情况下仅称为字线WL。
此外，在位线BL与字线WL的各交叉部具有MONOS(Metal Oxide Nitride OxideSilicon)结构。配置有(S×T)个(S以及T：1以上的整数)的存储单元20(1-1)、...、20(1-S)、20(2-1)、...、20(2-S)、...、20(T-1)、...、20(T-S) 。以下，在不指定任意一个存储单元的情况下仅称为存储单元20。例如，存储器阵列11由9根(P=9)位线BL、8根(Q=8)字线WL、64个(S×T=8×8)存储单元20构成。各数量根据半导体存储装置10的存储容量、同时写入数据的存储单元20的数量适当调整。
各存储单元20的栅极端子与字线WL1、WL2、...、WLQ连接，各存储单元20的源极端子以及漏极端子与位线BL1、BL2、...、BLP连接。在图1中，例如，当使各存储单元20的负行方向侧为漏极端子、使正行方向侧为源极端子时，存储单元20(1-1)的栅极端子与字线WL1连接，漏极端子与位线BL1连接，源极端子与位线BL2连接。并且，对位线BL间供给写入电压，由此，对各存储单元20的漏极-源极间供给该写入电压。
能够在存储单元20中写入数据“0”和数据“1”这两种数据(即，2值)。此外，在本实施例1中，在构成存储器阵列11的存储单元20(T-S)中，预先写入预定的基准数据(参照数据)。参照数据是在从其他存储单元20读出数据的情况下为了判定该读出的数据是数据“0”或者是数据“1”所使用的数据(即，比较用的数据)。以下，也将存储单元20(T-S)称为参照单元(参考单元)30。即，存储单元20(T-S)以外的存储单元20为主存储区域，存储单元20(T-S)为副存储区域。
并且，在本实施例中，仅将存储单元20(T-S)作为参照单元，但是，也可以将多个存储单元20设定为参照单元。例如，在存储单元20中储存多值数据的情况下，也可以使与相同的字线WL(即，列方向)连接的多个存储单元20为参照单元并使各参照单元的参照数据彼此不同。此外，不限于相同的字线WL，也可以使被相同的位线BL夹着 (即，在行方向连接)的多个存储单元20为参照单元。
行译码器15经由各字线WL与存储器阵列11连接。行译码器15基于从控制电路(未图示)供给的控制信号来选择字线WL的任意一个，对所选择的一个字线供给栅极信号。例如，在选择了字线WL1的情况下，对存储单元20(1-1)、...、20(1-S)的栅极端子供给栅极信号(预定的电压)。并且，在本实施例的半导体存储装置10的写入处理中，与存储数据的值无关地对各存储单元20的栅极端子供给共用的栅极信号。
第一开关元件组13由具有n型的MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)结构的P个选择器元件13a1、13a2、...、13aP构成。以下，在不指定任意一个选择器元件13a1、13a2、...、13aP的情况下，仅称为选择器元件13a。各选择器元件13a经由位线BL与存储单元20的漏极端子或者源极端子连接。具体地说，选择器元件13a1的漏极端子经由位线BL1与存储单元20(1-1)、20(2-1)、...、20(T-1)的各自的漏极端子连接。并且，选择器13a2的漏极端子经由位线BL2与存储单元20(1-2)、20(2-2)、...、20(T-2)的各自的源极端子以及存储单元20(1-3)、20(2-3)、...、20(T-3)的各自的漏极端子连接。
此外，选择器元件13a的各自的源极端子经由连接点T1、T2、...、T3以及电压供给线VL与电压生成电路12连接。并且，选择器元件13a的各自的栅极端子利用栅极信号供给线GL11、GL12、...、GL1P连接到第一列译码器14。以下，在不指定任意一个栅极信号供给线GL11、GL12、...、GL1P的情况下，也仅称为栅极信号供给线GL1。
第一列译码器14基于从控制电路(未图示)供给的控制信号来选择栅极信号供给线GL1的任意一个，对所选择的一个栅极信号供给线供给栅极信号。对所选择的一个栅极信号供给线GL1供给栅极信号，由此，从电压生成电路12供给的预定的电压被施加到位线BL，该位线BL与连接到所选择的一个栅极信号供给线GL1的选择器元件13a连接。并且，对与该位线BL连接的存储单元20的漏极端子或者源极端子供给(施加)预定的电压。具体地说，当栅极信号供给线GL11被选择时，选择器元件13a1转移到导通状态，经由位线BL1对存储单元20(1-1)、20(2-1)、...、20(T-1)的漏极端子施加预定的电压。
第二开关元件组16由具有n型的MOSFET结构的P个选择器元件16a1、16a2、...、16aP构成。以下，在不指定任意一个选择器元件16a1、16a2、...、16aP的情况下，仅称为选择器元件16a。各选择器元件16a经由位线BL与存储单元20的漏极端子或者源极端子连接。具体地说，选择器元件16a1的源极端子经由位线BL1与存储单元20(1-1)、20(2-1)、...、20(T-1)的各自的漏极端子连接。并且，选择器16a2的源极端子经由位线BL2与存储单元20(1-2)、20(2-2)、...、20(T-2)的各自的源极端子以及存储单元20(1-3)、20(2-3)、...、20(T-3)的各自的漏极端子连接。
此外，选择器元件16a的各自的漏极端子与读出放大器18连接。并且，选择器元件16a的各自的栅极端子利用栅极信号供给线GL21、GL22、...、GL2P与第二列译码器17连接。以下，在不指定任意一个栅极信号供给线GL21、GL22、...、GL2P的情况下，仅称为栅极信号供给线GL2。
第二列译码器17基于从控制电路(未图示)供给的控制信号来选择栅极信号供给线GL2的任意一个，对所选择的一个栅极信号供给线供给栅极信号。此处，读出放大器18与接地电位(地电位)连接，所以，对所选择的一个栅极信号供给线GL2供给栅极信号，由此，与连接到所选择的一个栅极信号供给线GL1的选择器元件13a连接的位线BL的电位成为接地电位。并且，与该位线BL连接的存储单元20的漏极端子或者源极端子的电位成为接地电位。具体地说，当栅极信号供给线GL21被选择时，选择器元件16a1转移到导通状态，经由位线BL1，存储单元20(1-1)、20(2-1)、...、20(T-1)的漏极端子的电位成为接地电位。
读出放大器18与选择器元件16a的漏极端子连接。在读出时，根据由第一列译码器14、行译码器15、第二列译码器17选择的存储单元20的状态而产生的读出电流被供给到读出放大器18、并且从由第一列译码器14、行译码器15、第二列译码器17选择的参照单元30向读出放大器18供给参照用的读出电流时，读出放大器对该两个读出电流的大小进行比较，判别被写入到存储单元20中的数据。具体地说，读出放大器18在从参照单元供给的电流比读出对象的存储单元20的电流大的情况下，将在该存储单元20中存储的数据判定为为“1”，在从参照单元供给的电流比读出对象的存储单元20的电流小的情况下，将在该存储单元20中存储的数据判定为“0”。
然后，参照图2对构成半导体存储装置10的存储单元20的结构以及向存储单元20的数据的写入、读出、擦除的原理进行说明。图2是构成本实施例的半导体存储装置10的存储单元20的剖面图。
如图2所示，存储单元20具有在p型的硅基板21的上表面层叠了由SiO2构成的隧道氧化膜22、由SiN构成的电荷蓄积膜23、由SiO2构成的绝缘膜24、由多晶硅构成的栅极电极25的结构。在硅基板21的表面上的夹着隧道氧化膜22的位置形成有含有高浓度的n型杂质的第一杂质区域26以及第二杂质区域27。隧道氧化膜22正下方的硅基板21的表面区域是在n型的MOSFET的动作时形成电流路径的沟道区域28。以包围第一杂质区域26、第二杂质区域27以及沟道区域28的方式在硅基板21的内部设置有元件隔离氧化层29。并且，参照单元30也与上述存储单元20的结构相同。
此外，由隧道氧化膜22、电荷蓄积膜23以及绝缘膜24构成电荷蓄积结构40。并且，将电荷蓄积膜23的一端即位于第二杂质区域27上的部分称为第一电荷蓄积部23a、将电荷蓄积膜23的一端即位于第一杂质区域26上的部分称为第二电荷蓄积部23b。
然后，对向这样的结构的存储单元20的数据的写入、读出、擦除的动作进行说明。此处，在以下的数据写入、读出以及擦除中，关于漏极(漏极端子以及漏极区域)以及源极(源极端子以及源极区域)，将进行所存储的数据的读出时决定的漏极以及源极在写入以及擦除中也定义为漏极以及源极。即，在数据写入、读出以及擦除中，进行所存储的数据的读出时决定的漏极以及源极始终恒定，在数据写入以及擦除中也不将漏极与源极反过来定义。并且，在本实施例中，使第一杂质区域26为漏极区域，使第二杂质区域为源极区域。
首先，在将数据写入到存储单元20中的情况下，对栅极电极25施加正电压(例如，+5V)，对作为漏极区域的第二杂质区域27也施加正电压(例如，+5V)，使作为源极区域的第一杂质区域26以及硅基板21为接地电位(0V)。由此，在沟道区域28中从第一杂质区域26向第二杂质区域27进行移动的电子在第二杂质区域27的附近获得较高的动能而成为热电子。并且，对栅极电极25施加较高的电压，由此，该热电子的一部分越过隧道氧化膜22被提拉到电荷蓄积膜23(即，该热电子蓄积到电荷蓄积膜23)。此处，被提拉到电荷蓄积膜23的热电子蓄积在电荷蓄积膜23的第二杂质区域27侧部分(即，第一电荷蓄积部23a)而不蓄积在第一杂质区域26侧部分(即，第二电荷蓄积部23b)。即，热电子被蓄积到电荷蓄积膜23的源极区域侧部分而不蓄积到漏极区域侧部分。并且，第一电荷蓄积部23a所蓄积的电荷量为预定量以上的状态成为数据“0”被写入到存储单元20中的状态，第一电荷蓄积部23a所蓄积的电荷量小于预定值的状态成为数据“1”被写入到存储单元20中的状态。并且，参照单元30中的数据的写入与上述的方法不同，所以后述。
然后，在对存储单元20中所存储的数据进行读出的情况下，对栅极电极25施加正电压(例如，+3V)，对作为漏极区域的第一杂质区域26施加作为读出电压的正电压(例如，+1.5V)，使作为源极区域的第二杂质区域27以及硅基板21为接地电位(0V)。由此，从第一杂质区域26向第二杂质区域27流过读出电流。读出电流的大小根据在第一电荷蓄积部23a中蓄积的电荷量而发生变化。即，在第一电荷蓄积部23a中蓄积的电荷量越多，读出电流越变低。此外，关于参照单元30，也利用同样的读出方法，读出与在参照单元30中蓄积的电荷量对应的读出电流。并且，读出放大器18对从读出对象的存储单元20供给的读出电流与从参照单元30供给的读出电流进行比较，由此，判定在读出对象的存储单元20中存储数据“0”或者数据“1”的哪一个。
然后，在擦除存储单元20中所存储的数据的情况下，对作为源极区域的第二杂质区域27施加正电压(例如，+5V)，对栅极电极25施加0V或者负电压(例如，－5V)，使作为漏极区域的第一杂质区域26以及硅基板21为接地电位(0V)。由此，在第二杂质区域27的周边产生的热空穴被注入到电荷蓄积膜23。其结果是，在第一电荷蓄积部23a中保持的电荷(电子)被中和，能够进行数据的擦除。
并且，在将电荷蓄积到电荷蓄积膜23的第一杂质区域26侧的情况下，将应该施加到第一杂质区域26的电压和应该施加到第二杂质区域27侧的电压交换，由此，能够进行数据的擦除。
然后，参照图3以及图4，对向构成本实施例的半导体存储装置的存储器阵列内的参照单元的数据写入方法进行说明。图3是示出向存储器阵列中的参照单元的数据写入的流程图。此外，图4是向存储器阵列中的参照单元的数据写入时的参照单元的剖面图。
首先，作为在参照单元30中未写入数据的状态，使N=0 (步骤S1)。
然后，以电荷被蓄积在参照单元30的电荷蓄积膜23的第二杂质区域27侧部分(即，第一电荷蓄积部23a)的方式进行参照数据的第一写入(步骤S2，第一写入步骤)。具体地说，对栅极电极25施加正电压(例如，+5V)，对作为漏极区域的第二杂质区域27也施加正电压(例如，+5V)，使作为源极区域的第一杂质区域26以及硅基板21为接地电位(0V)(图4(a))。由此，在沟道区域28中从第一杂质区域26向第二杂质区域27移动的电子在第二杂质区域27附近获得较高的动能而成为热电子。并且，对栅极电极25施加较高的电压，由此，该热电子的一部分越过隧道氧化膜22，被提拉到电荷蓄积膜23的第二杂质区域27侧部分(即，第一电荷蓄积部23a)(图4(b))。并且，图4(b)是示意性的图，所以，以两个电子被蓄积在第一电荷蓄积部23a的方式示出，但是，实际上更多的电子被蓄积在第一电荷蓄积部23a。
然后，判别N的值(步骤S3)，在不是N>0的情况下，进入步骤S4，在N>0的情况下，进入步骤S5。在步骤S4中，在当前的N的值上加1，成为N=1。在进行了步骤S4后，进入步骤S6。此处，进入步骤S4的情况是指，上述的第一写入以及后述的第二写入分别一次也不进行。
然后，在步骤S3中，在N>0(即，N=1)的情况下，将在参照单元30中写入的参照数据读出，判定读出时流过的读出电流是否为预定值(写入设定值)以上(步骤S5)。具体地说，对栅极电极25施加正电压(例如，+3V)，对作为漏极区域的第一杂质区域26施加作为读出电压的正电压(例如，+1.5V)，使作为源极区域的第二杂质区域27以及硅基板21为接地电位(0V)(图4(c))。由此，读出电流从第一杂质区域26向第二杂质区域27流过。此处，写入设定值是在存储单元20中完全没有蓄积电荷的状态(即，存储有数据“1”的状态)下流过的读出电流的值和在存储单元20中蓄积有大量的电荷的状态(即，存储有数据“0”的状态)下流过的读出电流的值的中间的电流值。并且，该写入设定值能够进行适当调整，通过所述调整，能够变更用于对写入了数据“0”的状态和写入了数据“1”的状态进行区别的边界。
然后，在步骤S4之后或者在对被写入到参照单元30中的参照数据进行读出时流过的读出电流小于写入设定值的情况下，以电荷被蓄积在参照单元30的电荷蓄积膜23的第一杂质区域26侧部分(即，第二电荷蓄积部23b)的方式进行参照数据的第二写入(步骤S6，第二写入步骤)。具体地说，对栅极电极25施加正电压(例如，+5V)，对作为漏极区域的第一杂质区域26也施加正电压(例如，+5V)，使作为源极区域的第二杂质区域27以及硅基板21为接地电位(0V)(图5(a))。由此，在沟道区域28中从第二杂质区域27向第一杂质区域26移动的电子在第一杂质区域26的附近获得较高的动能而成为热电子。并且，对栅极电极25施加较高的电压，由此，该热电子的一部分越过隧道氧化膜22，被提拉到电荷蓄积膜23的第一杂质区域26侧部分(即，第二电荷蓄积部23b)(图5(b))。另一方面，在步骤S5中，在对写入到参照单元30中的参照数据进行读出时流过的读出电流为写入设定值以上的情况下，向参照单元30的参照数据的写入处理结束。
当步骤S6结束后，将写入到参照单元30中的参照数据再次读出，判定读出时流过的读出电流是否为预定值(写入设定值)以上(步骤S7(判定步骤))。具体地说，对栅极电极25施加正电压(例如，+3V)，对第一杂质区域26施加作为读出电压的正电压(例如，+1.5V)，使第二杂质区域27以及硅基板21为接地电位(0V)(图5(c))。由此，读出电流从第一杂质区域26向第二杂质区域27流过。在步骤S7中，在将写入到参照单元30中的参照数据读出时流过的读出电流小于写入设定值的情况下，返回到步骤S1，再度进行参照数据的写入(即，进行重复执行第一以及第二写入的重复步骤) ，以使电荷蓄积在参照单元30的电荷蓄积膜23的第二杂质区域27侧部分(即，第一电荷蓄积部23a)。并且，在再度进行参照数据的写入的情况下，成为N=1，所以，成为从步骤S3经由步骤S5的流程。即，在再度进行参照数据的写入的情况下，第一写入后对读出电流值是否为写入设定值以上进行判定。另一方面，在步骤S4中，在将写入到参照单元30中的参照数据读出时流过的读出电流为写入设定值以上的情况下，向参照单元30的参照数据的写入处理结束。
如以上那样，根据本实施例的向参照单元30的参照数据的写入方法，以电荷蓄积膜23的第一杂质区域26侧部分(即，第二电荷蓄积部23b)和电荷蓄积膜23的第二杂质区域27侧部分(即，第一电荷蓄积部23a)交替地蓄积电荷的方式进行参照数据的写入，所以，在电荷蓄积膜23中，电荷蓄积在第一电荷蓄积部23a以及第二电荷蓄积部23b。这样，当电荷蓄积在电荷蓄积膜23的一端以及另一端(即，两端)时，参照单元30的读出时的电场应力引起的热电子的向栅极电极方向的侵入被该电荷蓄积膜23所蓄积的电荷抑制。此外，向其他存储单元30的写入动作等引起的向参照单元30的电荷蓄积膜23的电荷的侵入也被抑制。因此，利用参照数据的写入动作以外的动作，电荷不被注入到参照单元30的电荷蓄积膜23，参照单元30的读出电流发生变化的情况被抑制。
在上述的写入流程中，优选以将应该写入的参照数据(即，应该蓄积的电荷量)分为多次进行写入的方式使一次写入中的写入量(即，蓄积的电荷量)为少量。由此，能够谋求在第一电荷蓄积部23a以及第二电荷蓄积部23b中蓄积的电荷量均匀化，容易谋求参照单元30的读出电流的变化的抑制。并且，为了效率良好地对参照单元30的读出时的电场应力所引起的热电子的向栅极电极方向的侵入进行抑制，在本实施例中，也可以使在参照单元30的电荷蓄积膜23的第二电荷蓄积部23b所蓄积的电荷量比在参照单元30的电荷蓄积膜23的第一电荷蓄积部23a所蓄积的电荷量多。这是因为，在本实施例的参照单元30的读出时，电荷容易侵入到电荷蓄积膜23的第二电荷蓄积部23b。
此外，使用上述的数据的写入方法，由此，半导体存储装置10能够具有电荷被蓄积在电荷蓄积膜23的两端的参照单元30。此外，将向参照单元30的参照数据的写入分为多次，由此，半导体存储装置10能够具有两端的电荷的蓄积量相等的参照单元30。
并且，在上述的流程中，在第一以及第二写入步骤中的数据的写入量预先决定了的情况下，也可以不设置步骤S5、S7的判定步骤。此外，也可以在利用第一以及第二写入步骤进行了参照数据的写入后，测定在电荷蓄积膜23的两端蓄积的电荷量，进行上述的判定(即，也可以是不设置步骤S5的流程)。
然后，参照图6，在使用了本实施例的向参照单元30的参照数据的写入方法的情况下和在使用了以往的向参照单元30的参照数据写入方法的情况下，对在各情况下参照单元的读出时的读出电流的劣化量进行比较，对本实施例的向参照单元30的参照数据的写入方法的效果进行说明。图6的横轴是参照数据的读出时间(秒)，纵轴是读出电流的劣化量(μA)。并且，横轴是对数表示。
如图6所示，在参照单元30的参照数据的读出时间为100秒时，如果使用实施例的数据写入方法，则能够将参照单元的读出电流的劣化量降低到以往的约1成左右。此外，即使进行1000秒的参照数据的读出，也推定为读出电流的劣化量为约0.5μA，估计能够降低到以往的约2成左右。
并且，在上述的实施例中，存储单元20的结构是MONOS结构，但是，不限于此，例如，即使是在各个侧壁部设置有电荷蓄积部的结构，也能够应用本发明的数据写入方法。参照图7，对具有侧壁结构的存储单元100的结构进行说明。
如图7所示，存储单元100具有如下结构：在p型的硅基板101的上表面，隔着由SiO2构成的栅极氧化膜102形成有由多晶硅构成的栅极电极103。在硅基板101的表面上的夹着栅极电极103的位置，形成有含有高浓度的n型杂质的第一杂质区域104以及第二杂质区域105。栅极电极103正下方的硅基板101的表面区域是在n型的MOSFET的动作时形成电流路径的沟道区域110。在沟道区域110与第一杂质区域104之间以及沟道区域60与第二杂质区域105之间，与第一杂质区域104以及第二杂质区域105相邻地形成有杂质浓度比较低的n型的扩展区域106、107。
在扩展区域107的上部设置有第一电荷蓄积部108，在扩展区域106的上部设置有第二电荷蓄积部109。第一以及第二电荷蓄积部108、109由ONO层叠绝缘膜构成，该ONO层叠绝缘膜由硅氧化膜111、硅氮化膜112、硅氧化膜113构成。第一以及第二电荷蓄积部108、109分别从扩展区域106、107开始在栅极电极103的侧壁延伸。由此，能够可靠地进行电荷的蓄积以及保持。此外，第一以及第二电荷蓄积部108、109彼此隔开形成，所以，能够相对于各电荷蓄积部分别独立地蓄积保持电荷。

Claims (6)

1.一种向半导体存储装置的数据的写入方法，该半导体存储装置在多个存储单元内具有主存储区域和存储用于对所述主存储区域中存储的2值的主数据的值是第一数据值和第二数据值中的哪一个进行判定的基准数据的副存储区域并且用于在所述副存储区域写入所述基准数据，所述存储单元在夹着沟道区域设置第一杂质区域以及第二杂质区域的半导体基板上具有栅极电极，并且在所述第一杂质区域与所述栅极电极之间具有第一电荷蓄积部、在所述第二杂质区域和所述栅极电极之间具有第二电荷蓄积部，其特征在于，具有：
第一写入步骤，对所述第一杂质区域以及所述栅极电极施加正电压，对所述第二杂质区域施加比所述正电压低的电压，在所述第一电荷蓄积部蓄积电荷；
第二写入步骤，对所述第二杂质区域以及所述栅极电极施加正电压，对所述第一杂质区域施加比所述正电压低的电压，在所述第二电荷蓄积部蓄积电荷。
2.如权利要求1所述的写入方法，其特征在于，具有：
判定步骤，在所述第一以及第二写入步骤后，对在所述第一电荷蓄积部蓄积的电荷量进行测定，判定在所述第一电荷蓄积部蓄积的电荷量的测定值是否为预定值以上；
重复步骤，在所述判定步骤中判定为在所述第一电荷蓄积部蓄积的电荷量的测定值小于所述预定值的情况下，重复执行所述第一以及第二写入步骤。
3.如权利要求2所述的写入方法，其特征在于，
在所述重复步骤中，在所述第一写入步骤后对在所述第一电荷蓄积部蓄积的电荷量进行测定，判定在所述第一电荷蓄积部蓄积的电荷量的测定值是否为预定值以上，在判定为在所述第一电荷蓄积部蓄积的电荷量的测定值为所述预定值以上的情况下，停止所述重复步骤。
4.如权利要求1至3的任意一项所述的写入方法，其特征在于，
使利用所述第一写入步骤所蓄积的电荷量与利用所述第二写入步骤所蓄积的电荷量相等。
5.如权利要求1至3中任意一项所述的写入方法，其特征在于，
使利用所述第一写入步骤所蓄积的电荷量比利用所述第二写入步骤所蓄积的电荷量小。
6.一种半导体存储装置，在多个存储单元内具有主存储区域和存储用于对所述主存储区域中存储的2值的主数据的值是第一数据值和第二数据值中的哪一个进行判定的基准数据的副存储区域，所述存储单元在夹着沟道区域设置第一杂质区域以及第二杂质区域的半导体基板上具有栅极电极，并且在所述第一杂质区域与所述栅极电极之间具有第一电荷蓄积部、在所述第二杂质区域与所述栅极电极之间具有第二电荷蓄积部，其特征在于，
在所述副存储区域的所述第一电荷蓄积部以及所述第二电荷蓄积部分别蓄积电荷，
在所述副存储区域的所述第二电荷蓄积部蓄积比所述副存储区域的所述第一电荷蓄积部多的电荷量的电荷。
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