JP2588311B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- JP2588311B2 JP2588311B2 JP3028031A JP2803191A JP2588311B2 JP 2588311 B2 JP2588311 B2 JP 2588311B2 JP 3028031 A JP3028031 A JP 3028031A JP 2803191 A JP2803191 A JP 2803191A JP 2588311 B2 JP2588311 B2 JP 2588311B2
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Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
およびその製造方法に関する。従来，ドレイン領域にお
けるアバランシェ降伏を利用して蓄積電極に電荷を蓄積
するフローティングゲートアバランシェＭＯＳ半導体装
置（以後ＦＡＭＯＳと称する）は，二値データの記憶に
限られていた。
およびその製造方法に関する。従来，ドレイン領域にお
けるアバランシェ降伏を利用して蓄積電極に電荷を蓄積
するフローティングゲートアバランシェＭＯＳ半導体装
置（以後ＦＡＭＯＳと称する）は，二値データの記憶に
限られていた。
【０００２】ところで，集積化された記憶装置に情報を
記憶する場合，二値データとして記憶するより多値デー
タとして記憶する方が記憶情報量は多くなる。このこと
は，記憶装置に多値データで記憶することは実質的に記
憶容量が増加したことを意味し，集積度を向上させたこ
とに等しくなる。本発明は不揮発性の記憶装置として用
いた場合，情報を多値データとして記憶し，実質的に記
憶容量を大きくできるようなＦＡＭＯＳを得ることを目
的とする。
記憶する場合，二値データとして記憶するより多値デー
タとして記憶する方が記憶情報量は多くなる。このこと
は，記憶装置に多値データで記憶することは実質的に記
憶容量が増加したことを意味し，集積度を向上させたこ
とに等しくなる。本発明は不揮発性の記憶装置として用
いた場合，情報を多値データとして記憶し，実質的に記
憶容量を大きくできるようなＦＡＭＯＳを得ることを目
的とする。
【０００３】
【従来の技術】従来のフローティングゲートＭＯＳ半導
体装置を図８に示す。図において(a) は従来のｎチャネ
ルＦＡＭＯＳおよびその書き込みの動作を示し，図(b)
はｎチャネルＦＡＭＯＳおよびその読み出しの動作を示
す。図(a) ，図(b) において，８１はｐ型シリコン（ｐ
−Ｓｉ）基板，８２はＮ+ 型のソース領域，８３はＮ+
型のドレイン領域，８４はフローティングの蓄積電極，
８５は制御電極，８６は蓄積電極と基板間の絶縁層，８
７は蓄積電極と制御電極間の絶縁層である。
体装置を図８に示す。図において(a) は従来のｎチャネ
ルＦＡＭＯＳおよびその書き込みの動作を示し，図(b)
はｎチャネルＦＡＭＯＳおよびその読み出しの動作を示
す。図(a) ，図(b) において，８１はｐ型シリコン（ｐ
−Ｓｉ）基板，８２はＮ+ 型のソース領域，８３はＮ+
型のドレイン領域，８４はフローティングの蓄積電極，
８５は制御電極，８６は蓄積電極と基板間の絶縁層，８
７は蓄積電極と制御電極間の絶縁層である。
【０００４】図(a) により書き込みの場合の動作を説明
する。書き込みは，図示のように制御電極８５には高電
圧（１２．５Ｖ）を印加した状態で，ドレイン−ソース
間に高電圧（６〜８Ｖ）を印加する。その結果，基板８
１とドレイン領域８３の接合部分にアバランシェ降伏を
生じ，発生した電子は蓄積電極に注入され，蓄積され
る。
する。書き込みは，図示のように制御電極８５には高電
圧（１２．５Ｖ）を印加した状態で，ドレイン−ソース
間に高電圧（６〜８Ｖ）を印加する。その結果，基板８
１とドレイン領域８３の接合部分にアバランシェ降伏を
生じ，発生した電子は蓄積電極に注入され，蓄積され
る。
【０００５】蓄積電極８４が帯電した結果，書き込み前
に比べて，書き込み後でゲート電圧の閾値（以後単に閾
値と称する）が大きくなる。この閾値の変化を利用して
記憶の有無を判定することができる。図(b) により読み
出しの動作を説明する。読み出しはドレイン−ソース間
に低電圧（１Ｖ）を印加しておき，制御電極８５に読み
出し電圧（５Ｖ）を印加する。この動作条件において，
蓄積電極８４に電子が蓄積されている状態では閾値が高
いためドレイン電流が流れないのに対して，電子が蓄積
されていない状態では閾値が低いのでドレイン電流が流
れ，記憶の有無を判定することができる。
に比べて，書き込み後でゲート電圧の閾値（以後単に閾
値と称する）が大きくなる。この閾値の変化を利用して
記憶の有無を判定することができる。図(b) により読み
出しの動作を説明する。読み出しはドレイン−ソース間
に低電圧（１Ｖ）を印加しておき，制御電極８５に読み
出し電圧（５Ｖ）を印加する。この動作条件において，
蓄積電極８４に電子が蓄積されている状態では閾値が高
いためドレイン電流が流れないのに対して，電子が蓄積
されていない状態では閾値が低いのでドレイン電流が流
れ，記憶の有無を判定することができる。
【０００６】
【発明が解決しようとする課題】上記のように，従来の
ＦＡＭＯＳは二値データの書き込みしかできないため，
ＦＡＭＯＳにより大容量の記憶装置をする場合にＦＡＭ
ＯＳ集積回路の集積度を高くする必要があった。集積回
路を高集積化することは，プロセス技術が難しくなるこ
とから，できるだけ集積度を抑え，低コストで大容量の
記憶装置を得るようにすることが望まれる。本発明は，
記憶装置に適用した場合，実質的な記憶容量を大きくす
ることの可能な蓄積電極ＭＯＳ半導体装置を得ることを
目的とする。
ＦＡＭＯＳは二値データの書き込みしかできないため，
ＦＡＭＯＳにより大容量の記憶装置をする場合にＦＡＭ
ＯＳ集積回路の集積度を高くする必要があった。集積回
路を高集積化することは，プロセス技術が難しくなるこ
とから，できるだけ集積度を抑え，低コストで大容量の
記憶装置を得るようにすることが望まれる。本発明は，
記憶装置に適用した場合，実質的な記憶容量を大きくす
ることの可能な蓄積電極ＭＯＳ半導体装置を得ることを
目的とする。
【０００７】
【課題を解決するための手段】本発明は，ゲート電極部
の側部に絶縁層を介して第２制御電極を設け，蓄積電極
の上部に絶縁層を介して設けた第１制御電極により蓄積
電極に電子を蓄積させた場合と第２制御電極により蓄積
させた場合とで閾値が異なるようにした。そして，第１
制御電極により書き込んだ情報と第２制御電極により書
き込んだ情報を区別して情報を多値データとして記憶で
きるようにした。
の側部に絶縁層を介して第２制御電極を設け，蓄積電極
の上部に絶縁層を介して設けた第１制御電極により蓄積
電極に電子を蓄積させた場合と第２制御電極により蓄積
させた場合とで閾値が異なるようにした。そして，第１
制御電極により書き込んだ情報と第２制御電極により書
き込んだ情報を区別して情報を多値データとして記憶で
きるようにした。
【０００８】図１に本発明の基本構成を，ｎチャネルの
場合を例として示す。図(a) はｎチャネルＦＡＭＯＳを
例とした場合の本発明の基本構成およびその第１制御電
極による書き込みの動作を示し，図(b) はｎチャネルＦ
ＡＭＯＳを例とした場合の本発明における基本構成およ
びその第２制御電極による書き込みの動作を示す。
場合を例として示す。図(a) はｎチャネルＦＡＭＯＳを
例とした場合の本発明の基本構成およびその第１制御電
極による書き込みの動作を示し，図(b) はｎチャネルＦ
ＡＭＯＳを例とした場合の本発明における基本構成およ
びその第２制御電極による書き込みの動作を示す。
【０００９】図(a) ，図(b) において，１は基板（ｐ−
Ｓｉ），２はソース領域（Ｎ+ ），３はドレイン領域
（Ｎ+ ），４は蓄積電極，５は第１制御電極，６，７は
絶縁層，８は第２制御電極，９は絶縁層である。図示の
構成において，第２制御電極８（以後第２制御電極と称
する）は第１制御電極と蓄積電極４および基板１とは絶
縁層９を介して設けられる。図示の構成のＦＡＭＯＳの
製造方法は後述する。
Ｓｉ），２はソース領域（Ｎ+ ），３はドレイン領域
（Ｎ+ ），４は蓄積電極，５は第１制御電極，６，７は
絶縁層，８は第２制御電極，９は絶縁層である。図示の
構成において，第２制御電極８（以後第２制御電極と称
する）は第１制御電極と蓄積電極４および基板１とは絶
縁層９を介して設けられる。図示の構成のＦＡＭＯＳの
製造方法は後述する。
【００１０】
【作用】図１および図２(a) により，本発明における第
１制御電極および第２制御電極による書き込み動作の説
明をする。図１(a) に第１制御電極による書き込みの動
作例を示す。第１制御電極５の印加電圧を約１２．５
Ｖ，ドレイン領域３の印加電圧を約６〜８Ｖ，ソース領
域２をアース電圧とする。その結果，ドレイン領域３と
基板１の間ＰＮ接合部に高電圧の逆方向電圧が加わりア
バランシェ降伏を生じる。そして発生した電子は蓄積電
極４に蓄積される。
１制御電極および第２制御電極による書き込み動作の説
明をする。図１(a) に第１制御電極による書き込みの動
作例を示す。第１制御電極５の印加電圧を約１２．５
Ｖ，ドレイン領域３の印加電圧を約６〜８Ｖ，ソース領
域２をアース電圧とする。その結果，ドレイン領域３と
基板１の間ＰＮ接合部に高電圧の逆方向電圧が加わりア
バランシェ降伏を生じる。そして発生した電子は蓄積電
極４に蓄積される。
【００１１】図１(b) に，第２ゲートによる書き込みの
動作例を示す。第２制御電極８の印加電圧を約１２．５
Ｖ，ドレイン領域３の印加電圧を約６〜８Ｖ，ソース領
域２をアース電圧とする。その結果，図１(a) の場合と
同様にドレイン領域３と基板１の間のＰＮ接合部にアバ
ランシェ降伏を生じ，蓄積電極４に電子が蓄積される。
動作例を示す。第２制御電極８の印加電圧を約１２．５
Ｖ，ドレイン領域３の印加電圧を約６〜８Ｖ，ソース領
域２をアース電圧とする。その結果，図１(a) の場合と
同様にドレイン領域３と基板１の間のＰＮ接合部にアバ
ランシェ降伏を生じ，蓄積電極４に電子が蓄積される。
【００１２】そして，第１制御電極により書き込んだ場
合と第２制御電極により書き込んだ場合とでは，各電極
間の容量（蓄積電極４と基板間の容量Ｃ0 ，第１制御電
極５と蓄積電極４の間の容量Ｃ1 ，第２制御電極８と蓄
積電極間の容量Ｃ2 が異なるため，書き込み後の閾値に
相違を生じる。
合と第２制御電極により書き込んだ場合とでは，各電極
間の容量（蓄積電極４と基板間の容量Ｃ0 ，第１制御電
極５と蓄積電極４の間の容量Ｃ1 ，第２制御電極８と蓄
積電極間の容量Ｃ2 が異なるため，書き込み後の閾値に
相違を生じる。
【００１３】第１制御電極５の印加電圧をＶCGとしたと
きに蓄積電極４に加わる電圧をＶFGとすると, ＶFG＝ＶCG＊Ｃ1 ／（Ｃ0 ＋Ｃ1 ） となる。容量比Ｃ1 ／（Ｃ1 ＋Ｃ2 ）は，通常２／３程
度である。 一方，第２制御電極８の印加電圧をＶCGと
したとき蓄積電極４に加わる電圧ＶFGは、 ＶFG＝ＶCG＊Ｃ2 ／（Ｃ0 ＋Ｃ2 ） となる。Ｃ2 の値は絶縁層９の膜厚に依存するが，通常
Ｃ1 ＞Ｃ2 である。そのため，第１制御電極５より書き
込んだ場合と比較して，第２制御電極８より書き込んだ
場合は蓄積電極電圧ＶFGが小さくなるので，アバランシ
ェ降伏により発生した電子が吸引されにくくなり書き込
み特性が悪くなる。
きに蓄積電極４に加わる電圧をＶFGとすると, ＶFG＝ＶCG＊Ｃ1 ／（Ｃ0 ＋Ｃ1 ） となる。容量比Ｃ1 ／（Ｃ1 ＋Ｃ2 ）は，通常２／３程
度である。 一方，第２制御電極８の印加電圧をＶCGと
したとき蓄積電極４に加わる電圧ＶFGは、 ＶFG＝ＶCG＊Ｃ2 ／（Ｃ0 ＋Ｃ2 ） となる。Ｃ2 の値は絶縁層９の膜厚に依存するが，通常
Ｃ1 ＞Ｃ2 である。そのため，第１制御電極５より書き
込んだ場合と比較して，第２制御電極８より書き込んだ
場合は蓄積電極電圧ＶFGが小さくなるので，アバランシ
ェ降伏により発生した電子が吸引されにくくなり書き込
み特性が悪くなる。
【００１４】図２(a) に本発明におけるドレイン電流−
ゲート電圧特性の例を示す。必要に応じて図１を参照す
る。図２(a) において，Ｉｎｉｔｉａｌは書き込みのな
い場合の特性であり，(1) は第１制御電極５により書き
込んだ場合であり，(2) は第２制御電極８により書き込
んだ場合の特性を示す。
ゲート電圧特性の例を示す。必要に応じて図１を参照す
る。図２(a) において，Ｉｎｉｔｉａｌは書き込みのな
い場合の特性であり，(1) は第１制御電極５により書き
込んだ場合であり，(2) は第２制御電極８により書き込
んだ場合の特性を示す。
【００１５】図に示されるように，第１制御電極５によ
り書き込んだ場合には，蓄積電荷量が多いため閾値が高
くなり，第２制御電極８により書き込んだ場合には，蓄
積電荷量が少ないため閾値電圧が低くなる。従って，書
き込みに第１制御電極５からの書き込みと第２制御電極
８からの書き込みを選択することにより情報を３値で記
憶することが可能になる。
り書き込んだ場合には，蓄積電荷量が多いため閾値が高
くなり，第２制御電極８により書き込んだ場合には，蓄
積電荷量が少ないため閾値電圧が低くなる。従って，書
き込みに第１制御電極５からの書き込みと第２制御電極
８からの書き込みを選択することにより情報を３値で記
憶することが可能になる。
【００１６】例えば，図２(a) の特性において，第１制
御電極に印加する電圧を５Ｖに設定すると書き込みのな
いＩｎｉｔｉａｌの状態ではドレインに大電流が流れ，
（２）の第２制御電極により書き込んだ状態ではドレイ
ンに小電流が流れ，（１）の第１制御電極から書き込ん
だ状態ではドレイン電流は０である。このことから，３
値の記憶データをセンスすることができる。また，他の
センス方法として第１制御電極に印加するセンスレベル
電圧を，例えば３Ｖと７Ｖの２つのセンスレベルに設定
して順次に印加するようにしてもよい。この場合，３Ｖ
のセンスレベル電圧によりＩｎｉｔｉａｌであるか
（１）もしくは（２）に書き込みがあるかどうかをセン
スする。次に，７Ｖのセンス電圧により（１）と（２）
のいずれの状態で書き込まれたかをセンスする。
御電極に印加する電圧を５Ｖに設定すると書き込みのな
いＩｎｉｔｉａｌの状態ではドレインに大電流が流れ，
（２）の第２制御電極により書き込んだ状態ではドレイ
ンに小電流が流れ，（１）の第１制御電極から書き込ん
だ状態ではドレイン電流は０である。このことから，３
値の記憶データをセンスすることができる。また，他の
センス方法として第１制御電極に印加するセンスレベル
電圧を，例えば３Ｖと７Ｖの２つのセンスレベルに設定
して順次に印加するようにしてもよい。この場合，３Ｖ
のセンスレベル電圧によりＩｎｉｔｉａｌであるか
（１）もしくは（２）に書き込みがあるかどうかをセン
スする。次に，７Ｖのセンス電圧により（１）と（２）
のいずれの状態で書き込まれたかをセンスする。
【００１７】本発明によれば，３値データとして記憶で
きるので，２値データとして記憶する場合に比較して実
質的に集積度が３／２倍になったこととなる。また，第
２制御電極を第１制御電極の両側部に設けることにより
情報を５値データとして記憶することも可能になる（こ
の点については後述する）。なお，上記説明において
は，ｎチャネルのＦＡＭＯＳについて説明したが，ｐチ
ャネルのＦＡＭＯＳにおいても同様の原理により本発明
は実現可能である。なお，各部の印加電圧は例として示
したものであって，これに限られるものではない。
きるので，２値データとして記憶する場合に比較して実
質的に集積度が３／２倍になったこととなる。また，第
２制御電極を第１制御電極の両側部に設けることにより
情報を５値データとして記憶することも可能になる（こ
の点については後述する）。なお，上記説明において
は，ｎチャネルのＦＡＭＯＳについて説明したが，ｐチ
ャネルのＦＡＭＯＳにおいても同様の原理により本発明
は実現可能である。なお，各部の印加電圧は例として示
したものであって，これに限られるものではない。
【００１８】
【実施例】図２(b) に本発明における第２制御電極の実
施例を示す。本発明においては，図１に示すように，第
１制御電極の他に第２制御電極を１つ設けるだけでよい
のであるが，図２(b) に示すように第１制御電極の他に
第２制御電極，第３制御電極を設けるようにしてもよ
い。
施例を示す。本発明においては，図１に示すように，第
１制御電極の他に第２制御電極を１つ設けるだけでよい
のであるが，図２(b) に示すように第１制御電極の他に
第２制御電極，第３制御電極を設けるようにしてもよ
い。
【００１９】図２(b) において，２１は基板，２２はソ
ース領域，２３はドレイン領域，２４は蓄積電極，２５
は第１制御電極，２６は第２制御電極，２７は第３制御
電極，２８は絶縁層である。ａは第１制御電極２５の入
力端子，ｂは第２制御電極２６の入力端子，ｃは第３ゲ
ート電極２７の入力端子である。
ース領域，２３はドレイン領域，２４は蓄積電極，２５
は第１制御電極，２６は第２制御電極，２７は第３制御
電極，２８は絶縁層である。ａは第１制御電極２５の入
力端子，ｂは第２制御電極２６の入力端子，ｃは第３ゲ
ート電極２７の入力端子である。
【００２０】図の構成において， ａに書き込み電圧
を与える， ｂに書き込み電圧を与える， ａとｂ
に書き込み電圧を与える， ａとｂとｃに書き込み電
圧を与える，の４通りの書き込み方法が可能であり，そ
れぞれにおいて，閾値が異なってくる。そのため，図の
構成においては情報を５値データとして記憶させること
が可能である。
を与える， ｂに書き込み電圧を与える， ａとｂ
に書き込み電圧を与える， ａとｂとｃに書き込み電
圧を与える，の４通りの書き込み方法が可能であり，そ
れぞれにおいて，閾値が異なってくる。そのため，図の
構成においては情報を５値データとして記憶させること
が可能である。
【００２１】図３に本発明のセルアレイ実施例を示す。
図３において，(a)は本発明のＦＡＭＯＳをセルアレイ
として集積化した場合の平面図，(b)はチャネルに平行
な方向の断面図，(c) はチャネルに垂直な方向の断面図
を示す。
図３において，(a)は本発明のＦＡＭＯＳをセルアレイ
として集積化した場合の平面図，(b)はチャネルに平行
な方向の断面図，(c) はチャネルに垂直な方向の断面図
を示す。
【００２２】図において，３１は基板，３２はソース領
域，３３はドレイン領域，３４は蓄積電極，３５は第１
制御電極，３６は第２制御電極，３７はフィールド酸化
膜，３９はＡｌ配線である。図(d) セルアレイの回路ブ
ロックを示す。図(d) において，Ｂ１，Ｂ２はドレイン
電圧供給線（図(a)におけるＡｌ配線３９に対応す
る），Ｓ１，Ｓ２はソース電圧供給線，ＷＳ１，ＷＳ
２，ＷＳ３は第１制御電極への電圧供給線（ワート
線），ＷＬ１，ＷＬ２，ＷＬ３は第２制御電極への電圧
供給線（ワード線）である。
域，３３はドレイン領域，３４は蓄積電極，３５は第１
制御電極，３６は第２制御電極，３７はフィールド酸化
膜，３９はＡｌ配線である。図(d) セルアレイの回路ブ
ロックを示す。図(d) において，Ｂ１，Ｂ２はドレイン
電圧供給線（図(a)におけるＡｌ配線３９に対応す
る），Ｓ１，Ｓ２はソース電圧供給線，ＷＳ１，ＷＳ
２，ＷＳ３は第１制御電極への電圧供給線（ワート
線），ＷＬ１，ＷＬ２，ＷＬ３は第２制御電極への電圧
供給線（ワード線）である。
【００２３】図に点線で囲った部分の素子を選択して書
き込み，読み出しする場合の各電圧供給線に印加する電
圧は次の通りである。 （１）第１制御電極より書き込みの場合 ＷＬ２ ＝約１２．５Ｖ， ＷＬ２以外の電圧供給線（ＷＳ１，ＷＬ１，ＷＳ２，Ｗ
Ｓ３，ＷＬ３）＝Ｆｌｏａｔもしくは０Ｖ， Ｂ１ ＝Ｆｌｏａｔもしくは０Ｖ， Ｂ２ ＝６〜８Ｖ， Ｓ１，Ｓ２＝ＧＮＤ。
き込み，読み出しする場合の各電圧供給線に印加する電
圧は次の通りである。 （１）第１制御電極より書き込みの場合 ＷＬ２ ＝約１２．５Ｖ， ＷＬ２以外の電圧供給線（ＷＳ１，ＷＬ１，ＷＳ２，Ｗ
Ｓ３，ＷＬ３）＝Ｆｌｏａｔもしくは０Ｖ， Ｂ１ ＝Ｆｌｏａｔもしくは０Ｖ， Ｂ２ ＝６〜８Ｖ， Ｓ１，Ｓ２＝ＧＮＤ。
【００２４】（２）第２制御電極より書き込みの場合 ＷＳ２ ＝約１２．５Ｖ， ＷＳ２以外の電圧供給線（ＷＳ１，ＷＬ１，ＷＬ２，Ｗ
Ｓ３，ＷＬ３）＝Ｆｌｏａｔもしくは０Ｖ， Ｂ１ ＝Ｆｌｏａｔもしくは０Ｖ， Ｂ２ ＝６〜８Ｖ， Ｓ１，Ｓ２＝ＧＮＤ。
Ｓ３，ＷＬ３）＝Ｆｌｏａｔもしくは０Ｖ， Ｂ１ ＝Ｆｌｏａｔもしくは０Ｖ， Ｂ２ ＝６〜８Ｖ， Ｓ１，Ｓ２＝ＧＮＤ。
【００２５】（３）読み出しの場合 ＷＬ２ ＝約５Ｖ ＷＬ２以外の電圧供給線（ＷＳ１，ＷＬ１，ＷＳ２，Ｗ
Ｓ３，ＷＬ３）＝Ｆｌｏａｔもしくは０Ｖ， Ｂ１ ＝Ｆｌｏａｔもしくは０Ｖ， Ｂ２ ＝約１Ｖ， Ｓ１，Ｓ２＝ＧＮＤ。
Ｓ３，ＷＬ３）＝Ｆｌｏａｔもしくは０Ｖ， Ｂ１ ＝Ｆｌｏａｔもしくは０Ｖ， Ｂ２ ＝約１Ｖ， Ｓ１，Ｓ２＝ＧＮＤ。
【００２６】以上の条件における動作は作用の項におけ
る場合と同様であるので説明は省略する。次に，図４〜
図７により本発明の製造方法の実施例を示す。図４〜図
７において，左側の図はチャネルの方向に平行な断面を
示し，右側の図はチャネルの方向に垂直な断面を示す。
各図における(a) 〜(j) は工程を示し，同一の符号は同
一部分を示す。図４〜図７を参照して工程順に本発明の
製造方法を説明する。
る場合と同様であるので説明は省略する。次に，図４〜
図７により本発明の製造方法の実施例を示す。図４〜図
７において，左側の図はチャネルの方向に平行な断面を
示し，右側の図はチャネルの方向に垂直な断面を示す。
各図における(a) 〜(j) は工程を示し，同一の符号は同
一部分を示す。図４〜図７を参照して工程順に本発明の
製造方法を説明する。
【００２７】(a) シリコン基板１１１上にＬＯＣＯＳ方
による膜厚約５０００Åのフィールド酸化膜１１２を形
成してアイソレーションを行い，次いでシリコン基板１
１１表面を酸化してゲート酸化膜１１３（膜厚約１００
〜４００Å）を形成する。 (b) ゲート酸化膜１１３上に多結晶シリコンを１００
０〜２０００Åの厚さに体積させた後，パターニングし
て蓄積電極１１４を形成し，その表面を酸化して電極間
酸化膜１１５（膜厚１００〜４００Å）を設ける。 (c) 第１制御電極用導電層１１６（膜厚１０００〜２０
００Å）を電極間酸化膜１１５上に設ける。
による膜厚約５０００Åのフィールド酸化膜１１２を形
成してアイソレーションを行い，次いでシリコン基板１
１１表面を酸化してゲート酸化膜１１３（膜厚約１００
〜４００Å）を形成する。 (b) ゲート酸化膜１１３上に多結晶シリコンを１００
０〜２０００Åの厚さに体積させた後，パターニングし
て蓄積電極１１４を形成し，その表面を酸化して電極間
酸化膜１１５（膜厚１００〜４００Å）を設ける。 (c) 第１制御電極用導電層１１６（膜厚１０００〜２０
００Å）を電極間酸化膜１１５上に設ける。
【００２８】(d) 第１制御電極用導電層１１６および電
極間酸化膜１１５をパターニングして，第１制御電極１
１６，電極間酸化膜１１５，蓄積電極１１４を形成す
る。 (e) 全面酸化処理によりスルー酸化膜１１７（膜厚２０
０Å）を形成した後，イオン注入（ドーズ量約約１×１
０15ａｔｏｍ／ｃｍ2 ）によりＮ+ 型拡散層１１８（ソ
ース，ドレイン領域）を形成する。 (f) 第２制御電極用の導電層１１９（膜厚１０００〜３
０００Å）をスルー酸化膜１１７上に堆積させる。
極間酸化膜１１５をパターニングして，第１制御電極１
１６，電極間酸化膜１１５，蓄積電極１１４を形成す
る。 (e) 全面酸化処理によりスルー酸化膜１１７（膜厚２０
０Å）を形成した後，イオン注入（ドーズ量約約１×１
０15ａｔｏｍ／ｃｍ2 ）によりＮ+ 型拡散層１１８（ソ
ース，ドレイン領域）を形成する。 (f) 第２制御電極用の導電層１１９（膜厚１０００〜３
０００Å）をスルー酸化膜１１７上に堆積させる。
【００２９】(g) 第２制御電極用導電層１１９を異方性
エッチングすることによりゲート電極部（第１制御電極
１１６，電極間酸化膜１１５，蓄積電極１１４よりなる
部分）の側部のみ残し，第２制御電極１２０を形成す
る。 (h) 第１制御電極が１つだけの構造とする場合には，ソ
ース側の第２制御電極を除去する。
エッチングすることによりゲート電極部（第１制御電極
１１６，電極間酸化膜１１５，蓄積電極１１４よりなる
部分）の側部のみ残し，第２制御電極１２０を形成す
る。 (h) 第１制御電極が１つだけの構造とする場合には，ソ
ース側の第２制御電極を除去する。
【００３０】(i) 全面酸化処理により層間絶縁膜１２２
（膜厚５０００Å〜１μｍ）をデポジットする。 (j) 層間絶縁膜１２２にコンタクトホール１２３を形成
した後，Ａｌを堆積させた後パターニングしてＡｌ配線
１２４（厚さ０．５〜１μｍ）を形成し，さらにその全
面にカバー膜１２５（膜厚０．５〜１μｍ）を形成す
る。
（膜厚５０００Å〜１μｍ）をデポジットする。 (j) 層間絶縁膜１２２にコンタクトホール１２３を形成
した後，Ａｌを堆積させた後パターニングしてＡｌ配線
１２４（厚さ０．５〜１μｍ）を形成し，さらにその全
面にカバー膜１２５（膜厚０．５〜１μｍ）を形成す
る。
【００３１】
【発明の効果】本発明の蓄積電極ＭＯＳ半導体装置を用
いて不揮発性の記憶装置を構成した場合には，情報を多
値データとして記憶することができる。そのため，実質
的な記憶容量の大きい記憶装置が，特別に高度なプロセ
ス技術を用いることなく，従来の集積回路のプロセス技
術により得られる。
いて不揮発性の記憶装置を構成した場合には，情報を多
値データとして記憶することができる。そのため，実質
的な記憶容量の大きい記憶装置が，特別に高度なプロセ
ス技術を用いることなく，従来の集積回路のプロセス技
術により得られる。
【図１】本発明の基本構成を示す図である。
【図２】本発明のドレイン電流−ゲート電圧特性の例お
よび第２制御電極の実施例を示す図である。
よび第２制御電極の実施例を示す図である。
【図３】本発明のセルアレイの実施例を示す図である。
【図４】本発明の製造方法の実施例（その１）を示す図
である。
である。
【図５】本発明の製造方法の実施例（その２）を示す図
である。
である。
【図６】本発明の製造方法の実施例（その３）を示す図
である。
である。
【図７】本発明の製造方法の実施例（その４）を示す図
である。
である。
【図８】従来のフローティングゲートＭＯＳ半導体装置
を示す図である。
を示す図である。
１ 基板（ｐ−Ｓｉ） ２ ソース領域 ３ ドレイン領域 ４ 蓄積電極 ５ 第１制御電極 ６ 絶縁層 ７ 絶縁層 ８ 第２制御電極 ９ 絶縁層
Claims (4)
- 【請求項１】 第１導電型の半導体基板(1) に形成され
た第２導電型のソース領域(2) および第２導電型のドレ
イン領域(3) と，ソース領域(2) およびドレイン領域
(3) 間の半導体基板(1) 上に絶縁層(6) を介して設けら
れた蓄積電極(4) と，該蓄積電極(4) 上に絶縁層(7) を
介して設けられた第１制御電極(5) とからなるゲート電
極部を備え，ソース領域(2) もしくはドレイン領域(3)
のＰＮ接合に高い逆方向のバイアス電圧が印加されたと
きに生じるアバランシェ降伏により発生する高エネルギ
ーのキャリアを蓄積電極(4) に蓄積する不揮発性半導体
記憶装置において，蓄積電極(4) と絶縁層(6) と第１制
御電極(5) により構成されるゲート電極部の側部に絶縁
層(9) を介して第２制御電極(8) を設けたことを特徴と
する不揮発性半導体記憶装置。 - 【請求項２】 上記第２制御電極(8) を上記制御電極の
側部の片側に設けたことを特徴とする請求項１に記載の
不揮発性半導体記憶装置。 - 【請求項３】 上記第２制御電極(8) をゲート電極部側
部の両側に設けたことを特徴とする請求項１に記載の不
揮発性半導体記憶装置。 - 【請求項４】半導体基板の表面に第１絶縁層を形成する
工程と，該第１絶縁層上に蓄積電極層を形成し，蓄積電
極層上に第２絶縁層を形成する工程と，該第２絶縁層上
に第１制御電極層を形成する工程と，上記蓄積電極上に
第１制御電極層を形成する工程と，上記蓄積電極層，上
記第２絶縁層および上記第１制御電極層とからなる積層
体とからなり積層体をパターニングしてゲート電極部を
形成する工程と，全面に第３絶縁層を形成する工程と，
該第３絶縁層を介して上記ゲート電極の側部に第２制御
電極層を形成する工程とを含むことを特徴とする不揮発
性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028031A JP2588311B2 (ja) | 1991-01-29 | 1991-01-29 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3028031A JP2588311B2 (ja) | 1991-01-29 | 1991-01-29 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04253375A JPH04253375A (ja) | 1992-09-09 |
| JP2588311B2 true JP2588311B2 (ja) | 1997-03-05 |
Family
ID=12237376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3028031A Expired - Fee Related JP2588311B2 (ja) | 1991-01-29 | 1991-01-29 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2588311B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2658907B2 (ja) * | 1994-09-29 | 1997-09-30 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| KR100628419B1 (ko) | 2003-02-26 | 2006-09-28 | 가부시끼가이샤 도시바 | 개선된 게이트 전극을 포함하는 불휘발성 반도체 기억 장치 |
| JP2005039216A (ja) | 2003-06-23 | 2005-02-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
| DE112004003019T5 (de) | 2004-11-30 | 2008-01-03 | Spansion LLC, Santa Clara | Nicht-flüchtiges Speicherbauelement und Verfahren zu dessen Herstellung |
| KR100912517B1 (ko) * | 2007-06-29 | 2009-08-18 | 스펜션 엘엘씨 | 비휘발성 메모리 디바이스 및 그 제조 방법 |
-
1991
- 1991-01-29 JP JP3028031A patent/JP2588311B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04253375A (ja) | 1992-09-09 |
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