JP4102790B2 - 半導体記憶装置及び電子機器 - Google Patents
半導体記憶装置及び電子機器 Download PDFInfo
- Publication number
- JP4102790B2 JP4102790B2 JP2004249852A JP2004249852A JP4102790B2 JP 4102790 B2 JP4102790 B2 JP 4102790B2 JP 2004249852 A JP2004249852 A JP 2004249852A JP 2004249852 A JP2004249852 A JP 2004249852A JP 4102790 B2 JP4102790 B2 JP 4102790B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- gate electrode
- cell
- function body
- reference cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
情報を記憶するためのメモリセルが複数配置されたメモリセルアレイと、
前記メモリセルに記憶された情報を読み出すためのセンスアンプと、
前記センスアンプにおいて前記メモリセルに記憶されたデータを読み出す際に参照する1つまたは複数のリファレンスセルと
を備え、
前記メモリセル及びリファレンスセルは、共に、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に前記ゲート絶縁膜を介して配置されたチャネル領域と、
前記チャネル領域の両側に配置されると共に、前記チャネル領域の導電型とは逆導電型を有する拡散領域と、
前記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を備え、
前記メモリセルは、前記ゲート電極の両側のメモリ機能体において、夫々独立した情報の記憶及び読出しが可能であって、
前記リファレンスセルは、前記ゲート電極の片側のメモリ機能体に記憶された情報のみが参照され、
前記リファレンスセルにおいて参照されるメモリ機能体及び前記リファレンスセルにおいて前記参照されるメモリ機能体とゲート電極に関して反対側に位置するメモリ機能体が、共に、プログラム状態と消去状態との中間状態に書き込まれていることを特徴としている。
情報を記憶するためのメモリセルが複数配置されたメモリセルアレイと、
前記メモリセルに記憶された情報を読み出すためのセンスアンプと、
前記センスアンプにおいて前記メモリセルに記憶されたデータを読み出す際に参照する1つまたは複数のリファレンスセルと
を備え、
前記メモリセル及びリファレンスセルは、共に、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に前記ゲート絶縁膜を介して配置されたチャネル領域と、
前記チャネル領域の両側に配置されると共に、前記チャネル領域の導電型とは逆導電型を有する拡散領域と、
前記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を備え、
前記メモリセルは、前記ゲート電極の両側のメモリ機能体において、夫々独立した情報の記憶及び読出しが可能であって、
前記リファレンスセルは、前記ゲート電極の片側のメモリ機能体に記憶された情報のみが参照され、
前記リファレンスセルは、少なくとも第1及び第2のリファレンスセルを有し、
前記第1のリファレンスセルにおいて参照されるメモリ機能体は、プログラム状態であって、
前記第2のリファレンスセルにおいて参照されるメモリ機能体は、消去状態であり、
前記第1のリファレンスセルにおいて参照される前記プログラム状態であるメモリ機能体とゲート電極に関して反対側に位置するメモリ機能体は、消去状態であることを特徴としている。
情報を記憶するためのメモリセルが複数配置されたメモリセルアレイと、
前記メモリセルに記憶された情報を読み出すためのセンスアンプと、
前記センスアンプにおいて前記メモリセルに記憶されたデータを読み出す際に参照する1つまたは複数のリファレンスセルと
を備え、
前記メモリセル及びリファレンスセルは、共に、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に前記ゲート絶縁膜を介して配置されたチャネル領域と、
前記チャネル領域の両側に配置されると共に、前記チャネル領域の導電型とは逆導電型を有する拡散領域と、
前記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を備え、
前記メモリセルは、前記ゲート電極の両側のメモリ機能体において、夫々独立した情報の記憶及び読出しが可能であって、
前記リファレンスセルは、前記ゲート電極の片側のメモリ機能体に記憶された情報のみが参照され、
前記リファレンスセルは、少なくとも第1及び第2のリファレンスセルを有し、
前記第1のリファレンスセルにおいて参照されるメモリ機能体は、プログラム状態であって、
前記第2のリファレンスセルにおいて参照されるメモリ機能体は、消去状態であり、
前記第2のリファレンスセルにおいて参照される前記消去状態であるメモリ機能体とゲート電極に関して反対側に位置するメモリ機能体は、プログラム状態であることを特徴としている。
図2は、本発明の半導体記憶装置の実施の形態1を示す。
図3は、本発明の半導体記憶装置の別の実施の形態2を示す。
図4は、本発明の半導体記憶装置の実施の形態3を示す。
上述した半導体記憶装置の応用例として、例えば、図7に示したように、電子機器の一例としての液晶表示装置における液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
上述した半導体記憶装置が組み込まれた携帯電子機器の一例である携帯電話を、図8に示す。
2a、2b…メモリ機能体
3…ゲート絶縁膜
4…P型ウェル領域
5a、5b…拡散領域
22、42、62…センスアンプ
25r、25m、26r1、26r2、26m1、26m2、45m、45r、46r1〜46r5、46m1〜46m5、64r1、64r2、64m…カラムセレクタ
27m、47m1〜47m4…メモリセル
27ma、47ma、67ma…メモリセルアレイ
27r、47r1〜47r4…リファレンスセル
27ra、47ra、67ra1、67ra2…リファレンスセルアレイ
75…プログラムレベル
76…消去レベル
77…リファレンスレベル
Claims (4)
- 情報を記憶するためのメモリセルが複数配置されたメモリセルアレイと、
前記メモリセルに記憶された情報を読み出すためのセンスアンプと、
前記センスアンプにおいて前記メモリセルに記憶されたデータを読み出す際に参照する1つまたは複数のリファレンスセルと
を備え、
前記メモリセル及びリファレンスセルは、共に、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に前記ゲート絶縁膜を介して配置されたチャネル領域と、
前記チャネル領域の両側に配置されると共に、前記チャネル領域の導電型とは逆導電型を有する拡散領域と、
前記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を備え、
前記メモリセルは、前記ゲート電極の両側のメモリ機能体において、夫々独立した情報の記憶及び読出しが可能であって、
前記リファレンスセルは、前記ゲート電極の片側のメモリ機能体に記憶された情報のみが参照され、
前記リファレンスセルにおいて参照されるメモリ機能体及び前記リファレンスセルにおいて前記参照されるメモリ機能体とゲート電極に関して反対側に位置するメモリ機能体が、共に、プログラム状態と消去状態との中間状態に書き込まれていることを特徴とする半導体記憶装置。 - 情報を記憶するためのメモリセルが複数配置されたメモリセルアレイと、
前記メモリセルに記憶された情報を読み出すためのセンスアンプと、
前記センスアンプにおいて前記メモリセルに記憶されたデータを読み出す際に参照する1つまたは複数のリファレンスセルと
を備え、
前記メモリセル及びリファレンスセルは、共に、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に前記ゲート絶縁膜を介して配置されたチャネル領域と、
前記チャネル領域の両側に配置されると共に、前記チャネル領域の導電型とは逆導電型を有する拡散領域と、
前記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を備え、
前記メモリセルは、前記ゲート電極の両側のメモリ機能体において、夫々独立した情報の記憶及び読出しが可能であって、
前記リファレンスセルは、前記ゲート電極の片側のメモリ機能体に記憶された情報のみが参照され、
前記リファレンスセルは、少なくとも第1及び第2のリファレンスセルを有し、
前記第1のリファレンスセルにおいて参照されるメモリ機能体は、プログラム状態であって、
前記第2のリファレンスセルにおいて参照されるメモリ機能体は、消去状態であり、
前記第1のリファレンスセルにおいて参照される前記プログラム状態であるメモリ機能体とゲート電極に関して反対側に位置するメモリ機能体は、消去状態であることを特徴とする半導体記憶装置。 - 情報を記憶するためのメモリセルが複数配置されたメモリセルアレイと、
前記メモリセルに記憶された情報を読み出すためのセンスアンプと、
前記センスアンプにおいて前記メモリセルに記憶されたデータを読み出す際に参照する1つまたは複数のリファレンスセルと
を備え、
前記メモリセル及びリファレンスセルは、共に、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に前記ゲート絶縁膜を介して配置されたチャネル領域と、
前記チャネル領域の両側に配置されると共に、前記チャネル領域の導電型とは逆導電型を有する拡散領域と、
前記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を備え、
前記メモリセルは、前記ゲート電極の両側のメモリ機能体において、夫々独立した情報の記憶及び読出しが可能であって、
前記リファレンスセルは、前記ゲート電極の片側のメモリ機能体に記憶された情報のみが参照され、
前記リファレンスセルは、少なくとも第1及び第2のリファレンスセルを有し、
前記第1のリファレンスセルにおいて参照されるメモリ機能体は、プログラム状態であって、
前記第2のリファレンスセルにおいて参照されるメモリ機能体は、消去状態であり、
前記第2のリファレンスセルにおいて参照される前記消去状態であるメモリ機能体とゲート電極に関して反対側に位置するメモリ機能体は、プログラム状態であることを特徴とする半導体記憶装置。 - 請求項1から3のいずれか1つに記載の半導体記憶装置を備えたことを特徴とする電子機器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004249852A JP4102790B2 (ja) | 2004-08-30 | 2004-08-30 | 半導体記憶装置及び電子機器 |
US11/213,927 US7170789B2 (en) | 2004-08-30 | 2005-08-30 | Semiconductor storage device and electronic equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004249852A JP4102790B2 (ja) | 2004-08-30 | 2004-08-30 | 半導体記憶装置及び電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006065995A JP2006065995A (ja) | 2006-03-09 |
JP4102790B2 true JP4102790B2 (ja) | 2008-06-18 |
Family
ID=35942825
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004249852A Expired - Fee Related JP4102790B2 (ja) | 2004-08-30 | 2004-08-30 | 半導体記憶装置及び電子機器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7170789B2 (ja) |
JP (1) | JP4102790B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8094493B2 (en) * | 2004-11-12 | 2012-01-10 | Macronix International Co., Ltd. | Memory devices and methods using improved reference cell trimming algorithms for accurate read operation window control |
JP4594191B2 (ja) * | 2005-08-24 | 2010-12-08 | シャープ株式会社 | 半導体記憶装置及びこれを備えた電子機器 |
US7315482B2 (en) * | 2005-10-13 | 2008-01-01 | Macronix International Co., Ltd. | Memory device with a plurality of reference cells on a bit line |
JP4852400B2 (ja) * | 2006-11-27 | 2012-01-11 | シャープ株式会社 | 半導体記憶装置及び半導体装置並びに表示装置、液晶表示装置及び受像機 |
JP4768770B2 (ja) * | 2008-03-06 | 2011-09-07 | 株式会社東芝 | 半導体記憶装置 |
JP5801049B2 (ja) * | 2010-12-28 | 2015-10-28 | ラピスセミコンダクタ株式会社 | 半導体記憶装置へのデータの書込み方法及び半導体記憶装置 |
JP5355667B2 (ja) * | 2011-11-21 | 2013-11-27 | 株式会社東芝 | メモリシステム |
CN103903650B (zh) * | 2014-03-17 | 2018-01-26 | 上海华虹宏力半导体制造有限公司 | 存储器阵列及其控制方法和闪存 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0660676A (ja) | 1992-08-13 | 1994-03-04 | Nippondenso Co Ltd | 半導体メモリ装置 |
US5386132A (en) * | 1992-11-02 | 1995-01-31 | Wong; Chun C. D. | Multimedia storage system with highly compact memory device |
JPH06176583A (ja) | 1992-12-07 | 1994-06-24 | Toshiba Corp | 不揮発性半導体記憶装置 |
US5640031A (en) * | 1993-09-30 | 1997-06-17 | Keshtbod; Parviz | Spacer flash cell process |
JP3336813B2 (ja) * | 1995-02-01 | 2002-10-21 | ソニー株式会社 | 不揮発性半導体メモリ装置 |
EP1447851A4 (en) * | 2001-11-21 | 2008-10-29 | Sharp Kk | SEMICONDUCTOR MEMORY DEVICE, METHOD FOR THE PRODUCTION THEREOF AND ITS OPERATION AND PORTABLE ELECTRONIC DEVICE |
JP2004221546A (ja) | 2002-12-27 | 2004-08-05 | Sharp Corp | 半導体記憶装置及び携帯電子機器 |
JP2004247436A (ja) * | 2003-02-12 | 2004-09-02 | Sharp Corp | 半導体記憶装置、表示装置及び携帯電子機器 |
-
2004
- 2004-08-30 JP JP2004249852A patent/JP4102790B2/ja not_active Expired - Fee Related
-
2005
- 2005-08-30 US US11/213,927 patent/US7170789B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7170789B2 (en) | 2007-01-30 |
US20060044886A1 (en) | 2006-03-02 |
JP2006065995A (ja) | 2006-03-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6894916B2 (en) | Memory array employing single three-terminal non-volatile storage elements | |
EP1575055B1 (en) | Cmis semiconductor nonvolatile storage circuit | |
KR100646972B1 (ko) | 게이트 다이오드를 사용하는 3t1d 메모리 셀 및 그 사용방법 | |
US10560085B2 (en) | Apparatuses for reducing off state leakage currents | |
US10991426B2 (en) | Memory device current limiter | |
US7170789B2 (en) | Semiconductor storage device and electronic equipment | |
US7313021B2 (en) | Nonvolatile memory circuit | |
US11443792B1 (en) | Memory cell, memory cell arrangement, and methods thereof | |
US7885136B2 (en) | Semiconductor memory device having high stability and quality of readout operation | |
US9530502B2 (en) | Configuration memory storing data by injecting carriers in gate insulating layer of MISFET | |
JP4284259B2 (ja) | 半導体記憶装置及び電子機器 | |
US6760246B1 (en) | Method of writing ferroelectric field effect transistor | |
US6621727B2 (en) | Three-transistor SRAM device | |
US7319616B2 (en) | Negatively biasing deselected memory cells | |
JP2004349355A (ja) | 半導体記憶装置、その冗長回路及び携帯電子機器 | |
JP2002015588A (ja) | 半導体記憶装置及びその駆動方法 | |
US11729989B2 (en) | Depletion mode ferroelectric transistors | |
US11948635B2 (en) | Memory device current limiter | |
JP4594191B2 (ja) | 半導体記憶装置及びこれを備えた電子機器 | |
JP2006049474A (ja) | 半導体記憶装置、メモリライタ及び電子機器 | |
JP2006228404A (ja) | 半導体記憶装置、その読み出し方法、その記憶方法及び電子機器 | |
JP2003173689A (ja) | 不揮発性半導体記憶装置 | |
JPS6141076B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071225 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080214 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080318 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080324 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110328 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120328 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120328 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130328 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130328 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140328 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |