JPH06176583A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH06176583A JPH06176583A JP32677492A JP32677492A JPH06176583A JP H06176583 A JPH06176583 A JP H06176583A JP 32677492 A JP32677492 A JP 32677492A JP 32677492 A JP32677492 A JP 32677492A JP H06176583 A JPH06176583 A JP H06176583A
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Abstract
(57)【要約】
【目的】不揮発性半導体記憶装置の動作特性の向上。
【構成】電気的にデータ書き込み及び消去可能な不揮発
性半導体記憶装置において、ノーマル側のメモリセルと
同一の形状および特性を有するトランジスタをダミーセ
ルとして用い、そのダミーセルはデータ書き込み及び消
去可能な構成を有し、データ読み出し回路には差動増幅
器を用い、その差動入力部には、それぞれノーマル側の
メモリセルアレイと該セルアレイに接続されたセンス線
負荷の回路、及びダミーセルと該ダミーセルに接続され
たダミーセンス線負荷の回路を有し、前記ノーマル側の
メモリセルアレイ及びセンス線負荷の回路と、前記ダミ
ーセル及びダミーセンス線負荷の回路とが、実質的に対
称となるように前記メモリセルアレイの非選択セルのド
レイン容量及びＹセレクタのドレイン容量と等価なダミ
ー容量をダミー側ビット線に設けたことを特徴とする。
性半導体記憶装置において、ノーマル側のメモリセルと
同一の形状および特性を有するトランジスタをダミーセ
ルとして用い、そのダミーセルはデータ書き込み及び消
去可能な構成を有し、データ読み出し回路には差動増幅
器を用い、その差動入力部には、それぞれノーマル側の
メモリセルアレイと該セルアレイに接続されたセンス線
負荷の回路、及びダミーセルと該ダミーセルに接続され
たダミーセンス線負荷の回路を有し、前記ノーマル側の
メモリセルアレイ及びセンス線負荷の回路と、前記ダミ
ーセル及びダミーセンス線負荷の回路とが、実質的に対
称となるように前記メモリセルアレイの非選択セルのド
レイン容量及びＹセレクタのドレイン容量と等価なダミ
ー容量をダミー側ビット線に設けたことを特徴とする。
Description
本発明は、不揮発性半導体記憶装置に係わり、特に、電
気的にデータの書き込み／消去可能なメモリの読み出し
回路部分の改良に関する。
気的にデータの書き込み／消去可能なメモリの読み出し
回路部分の改良に関する。
【０００１】
【従来の技術】ＥＰＲＯＭに代表されるような積層ゲー
ト構造のトランジスタをメモリセルとする不揮発性半導
体記憶装置は、その浮遊ゲートに電子を注入することに
よって、データ書き込みを行う。浮遊ゲートに電子を注
入されたメモリセルは、制御ゲートから見たしきい値電
圧Ｖｔｈが上がる。
ト構造のトランジスタをメモリセルとする不揮発性半導
体記憶装置は、その浮遊ゲートに電子を注入することに
よって、データ書き込みを行う。浮遊ゲートに電子を注
入されたメモリセルは、制御ゲートから見たしきい値電
圧Ｖｔｈが上がる。
【０００２】データの読み出し時には、制御ゲートに一
定電圧（通常は電源電圧）を与え、このときに選択され
たセルのオン／オフ（導通／非導通）状態によって、セ
ルの記憶データの“１”／“０”の判定を行う。
定電圧（通常は電源電圧）を与え、このときに選択され
たセルのオン／オフ（導通／非導通）状態によって、セ
ルの記憶データの“１”／“０”の判定を行う。
【０００３】図４は、従来のＥＰＲＯＭの読み出し回路
の一例である。差動増幅器１の差動入力には、センス線
２の電位Ｖｓ、レファレンス電位Ｖｒｅｆが与えられ
る。ビット線２とセンス線３には、ゲートに定電位（バ
イアス）が入力された同一サイズのトランスファゲート
４、５が挿入されている。ビット線６の信号振幅は、セ
ンス線２の負荷Ｌ１によって増幅される。
の一例である。差動増幅器１の差動入力には、センス線
２の電位Ｖｓ、レファレンス電位Ｖｒｅｆが与えられ
る。ビット線２とセンス線３には、ゲートに定電位（バ
イアス）が入力された同一サイズのトランスファゲート
４、５が挿入されている。ビット線６の信号振幅は、セ
ンス線２の負荷Ｌ１によって増幅される。
【０００４】ここでダミーセル７は、ノーマル側（本体
つまりメモリセルアレイ８）のメモリセル９と同一形状
および特性を有し、オン状態（“１”つまり非書き込み
状態）のセルである。負荷Ｌ１、Ｌ２のサイズ関係は、
レファレンス電位Ｖｒｅｆに、“１”、“０”検出の中
間レベルを発生させるために、 負荷Ｌ１＜負荷Ｌ２
（コンダクタンスｇｍ関係に対応）に設定する。負荷Ｌ
１、Ｌ２には、例えば図５のような回路を使用する。こ
の時、負荷特性は、
つまりメモリセルアレイ８）のメモリセル９と同一形状
および特性を有し、オン状態（“１”つまり非書き込み
状態）のセルである。負荷Ｌ１、Ｌ２のサイズ関係は、
レファレンス電位Ｖｒｅｆに、“１”、“０”検出の中
間レベルを発生させるために、 負荷Ｌ１＜負荷Ｌ２
（コンダクタンスｇｍ関係に対応）に設定する。負荷Ｌ
１、Ｌ２には、例えば図５のような回路を使用する。こ
の時、負荷特性は、
【０００５】
【数１】
【０００６】となる。ただしここで、ＩL は負荷電流、
Ｖｃｃは電源電圧、Ｖｔｈは負荷（図２）のしきい値電
圧、εoxは酸化膜の誘電率、ｔoxは酸化膜厚、Ｗはチャ
ネル幅、Ｌはチャネル長、μは移動度である。
Ｖｃｃは電源電圧、Ｖｔｈは負荷（図２）のしきい値電
圧、εoxは酸化膜の誘電率、ｔoxは酸化膜厚、Ｗはチャ
ネル幅、Ｌはチャネル長、μは移動度である。
【０００７】図４において、メモリセル電流をＩcellと
すると、ＩL ＝Ｉcellとなるような電位に、Ｖｓは落ち
着く。このＶｓが“Ｌ”レベルのとき、オン状態セル電
流をＩcellon（非書き込み時）とすると、
すると、ＩL ＝Ｉcellとなるような電位に、Ｖｓは落ち
着く。このＶｓが“Ｌ”レベルのとき、オン状態セル電
流をＩcellon（非書き込み時）とすると、
【０００８】
【数２】 一方、Ｖｓが“Ｈ”レベルのとき、
【０００９】
【数３】
【００１０】これに対し、レファレンス側の負荷Ｌ２の
チャネル幅Ｗを大きくとれば、 βref ＞β（βref はレファレンス側のトランジスタサ
イズに対応する定数β） となり、
チャネル幅Ｗを大きくとれば、 βref ＞β（βref はレファレンス側のトランジスタサ
イズに対応する定数β） となり、
【００１１】
【数４】 （ただしここのＩcellonはダミーセル側オン電流）とな
って、中間電位を発生できる。
って、中間電位を発生できる。
【００１２】ところで従来方式による場合、センスアン
プ感度（オフ状態セルであると判定されるのに必要なし
きい値電圧Ｖｔｈと電源電圧Ｖｃｃの関係）は、センス
線側とレファレンス側の負荷Ｌ１、Ｌ２のサイズ比で表
わすことができる。
プ感度（オフ状態セルであると判定されるのに必要なし
きい値電圧Ｖｔｈと電源電圧Ｖｃｃの関係）は、センス
線側とレファレンス側の負荷Ｌ１、Ｌ２のサイズ比で表
わすことができる。
【００１３】
【数５】
【００１４】ここでＶthonは初期状態（紫外線消去後、
つまり非書き込み状態）のメモリセル９のしきい値電
圧、△Ｖｔｈは書き込まれたセルＶｔｈのシフト量、β
cellはセルの定数β、Ｖｄはセルのドレイン電圧であ
る。また、ワード線１１に電源電圧Ｖｃｃを与えること
から、セルのゲート電圧Ｖｇ＝Ｖｃｃとした。このとき
センス線２側については、ＩL ＝Ｉcellより、
つまり非書き込み状態）のメモリセル９のしきい値電
圧、△Ｖｔｈは書き込まれたセルＶｔｈのシフト量、β
cellはセルの定数β、Ｖｄはセルのドレイン電圧であ
る。また、ワード線１１に電源電圧Ｖｃｃを与えること
から、セルのゲート電圧Ｖｇ＝Ｖｃｃとした。このとき
センス線２側については、ＩL ＝Ｉcellより、
【００１５】
【数６】 レファレンス側（ダミー側）については、負荷の比をα
（＞１）とし、他は同様に考えると、
（＞１）とし、他は同様に考えると、
【００１６】
【数７】
【００１７】メモリセル９がオフであると判定されるた
めの条件は、Ｖｓ＞Ｖｒｅｆである。この条件を（１）
式、（２）式に入れて解くと、センス感度については、
次の（３）式の関係を得る。
めの条件は、Ｖｓ＞Ｖｒｅｆである。この条件を（１）
式、（２）式に入れて解くと、センス感度については、
次の（３）式の関係を得る。
【００１８】
【数８】 これはオフ状態セルであると判定されるのに必要なしき
い値のシフト量と電源電圧Ｖｃｃの関係である。
い値のシフト量と電源電圧Ｖｃｃの関係である。
【００１９】以上のように従来方式においては、上記
（３）式で示したように、オフ状態セルであると判定さ
れるのに必要なしきい値電圧シフト量△Ｖｔｈが、強い
Ｖｃｃ依存性を持っている。この事は、広い電源電圧範
囲で、動作保証するのが困難になるものである。また、
図４のように、センス用負荷Ｌ１、Ｌ２を互いに非対称
にしているため、これら双方間の出力電圧の変化量がア
ンバランスになる等で、ノイズマージンがなくなって、
誤動作などの原因となり、動作高速化の妨げとなってい
た。
（３）式で示したように、オフ状態セルであると判定さ
れるのに必要なしきい値電圧シフト量△Ｖｔｈが、強い
Ｖｃｃ依存性を持っている。この事は、広い電源電圧範
囲で、動作保証するのが困難になるものである。また、
図４のように、センス用負荷Ｌ１、Ｌ２を互いに非対称
にしているため、これら双方間の出力電圧の変化量がア
ンバランスになる等で、ノイズマージンがなくなって、
誤動作などの原因となり、動作高速化の妨げとなってい
た。
【００２０】図３は、上記問題点が生じる原因を示すＩ
cell（＝Ｉｄ）−Ｖｇ（＝Ｖｃｃ）特性図で、２１は
“１”を記憶するメモリセルの電流特性、２２は“０”
を記憶するメモリセルの電流特性、２３はレファレンス
側（ダミー側）回路ので電流特性を示す。この図３を見
ても分かるとうり、負荷Ｌ１、Ｌ２が互いに非対称のサ
イズを有するため、例えば特性２２、２３が非対称の特
性となり、これら特性に交点２４が生じて、“０”ステ
ートと“１”ステートの検出が不可能になる恐れが生じ
たりするものであった。
cell（＝Ｉｄ）−Ｖｇ（＝Ｖｃｃ）特性図で、２１は
“１”を記憶するメモリセルの電流特性、２２は“０”
を記憶するメモリセルの電流特性、２３はレファレンス
側（ダミー側）回路ので電流特性を示す。この図３を見
ても分かるとうり、負荷Ｌ１、Ｌ２が互いに非対称のサ
イズを有するため、例えば特性２２、２３が非対称の特
性となり、これら特性に交点２４が生じて、“０”ステ
ートと“１”ステートの検出が不可能になる恐れが生じ
たりするものであった。
【００２１】
【発明が解決しようとする課題】本発明は、上記実情に
鑑みてなされたもので、広い電源電圧の範囲で、安定に
高速動作が可能な不揮発性半導体記憶装置を提供しよう
とするものである。
鑑みてなされたもので、広い電源電圧の範囲で、安定に
高速動作が可能な不揮発性半導体記憶装置を提供しよう
とするものである。
【００２２】
【課題を解決するための手段と作用】本発明は、電気的
にデータ書き込み及び消去可能な不揮発性半導体記憶装
置において、ノーマル側のメモリセルと同一の形状およ
び特性を有するトランジスタをダミーセルとして用い、
そのダミーセルはデータ書き込み及び消去可能な構成を
有し、データ読み出し回路には差動増幅器を用い、その
差動入力部には、それぞれノーマル側のメモリセルアレ
イと該セルアレイに接続されたセンス線負荷の回路、及
びダミーセルと該ダミーセルに接続されたダミーセンス
線負荷の回路を有し、前記ノーマル側のメモリセルアレ
イ及びセンス線負荷の回路と、前記ダミーセル及びダミ
ーセンス線負荷の回路とが、実質的に対称となるように
前記メモリセルアレイの非選択セルのドレイン容量及び
Ｙセレクタのドレイン容量と等価なダミー容量を、ダミ
ーセンス線に接続されるダミー側ビット線に設けたこと
を特徴とする不揮発性半導体記憶装置である。
にデータ書き込み及び消去可能な不揮発性半導体記憶装
置において、ノーマル側のメモリセルと同一の形状およ
び特性を有するトランジスタをダミーセルとして用い、
そのダミーセルはデータ書き込み及び消去可能な構成を
有し、データ読み出し回路には差動増幅器を用い、その
差動入力部には、それぞれノーマル側のメモリセルアレ
イと該セルアレイに接続されたセンス線負荷の回路、及
びダミーセルと該ダミーセルに接続されたダミーセンス
線負荷の回路を有し、前記ノーマル側のメモリセルアレ
イ及びセンス線負荷の回路と、前記ダミーセル及びダミ
ーセンス線負荷の回路とが、実質的に対称となるように
前記メモリセルアレイの非選択セルのドレイン容量及び
Ｙセレクタのドレイン容量と等価なダミー容量を、ダミ
ーセンス線に接続されるダミー側ビット線に設けたこと
を特徴とする不揮発性半導体記憶装置である。
【００２３】すなわち本発明は、電気的にデータ書き込
み及び消去可能な不揮発性半導体記憶装置（ＥＥＰＲＯ
Ｍ）に対してなされたものである。ＥＥＥＰＲＯＭで
は、ダミーセルのしきい値電圧を、任意の値に調整する
ことが可能である。この特徴を利用して、ダミーセル
に、オフ状態セルであると判定されるのに必要なしきい
値電圧のシフト量（前記△Ｖｔｈに対応）の中間状態に
あらしめる書き込み（いわば半書き込み）を行うことに
より、上記本発明の目的を達成する。
み及び消去可能な不揮発性半導体記憶装置（ＥＥＰＲＯ
Ｍ）に対してなされたものである。ＥＥＥＰＲＯＭで
は、ダミーセルのしきい値電圧を、任意の値に調整する
ことが可能である。この特徴を利用して、ダミーセル
に、オフ状態セルであると判定されるのに必要なしきい
値電圧のシフト量（前記△Ｖｔｈに対応）の中間状態に
あらしめる書き込み（いわば半書き込み）を行うことに
より、上記本発明の目的を達成する。
【００２４】
【実施例】以下図面を参照して本発明の一実施例を説明
する。図１は、同実施例を示す回路図であるが、これ
は、図４のものと対応させた場合の例であるから、対応
箇所には同一符号を用いる。図１の特徴は、ダミーセル
７ａを、本体側（ノーマル側）メモリセル９と同一形状
及び特性を有するものとする。ダミーセル７ａには、オ
フ状態セルであると判定されるのに必要なしきい値電圧
のシフト量（△Ｖｔｈ）の中間状態にあらしめる書き込
み（ここではこの書き込みを半書き込みという）が行わ
れている点が、ノーマルセル９とは異なっている。ノー
マルセル９には通常の書き込みを、ダミーセル７ａには
半書き込みを行わせるには、書き込み回路３１を用い
る。差動増幅器１の一方の差動入力Ｖｓを得るノーマル
系回路３２と、他方の差動入力Ｖｒｅｆを得るダミー系
回路３３とでは、互いに対称とはいえない。それは、主
にビット線６が複数であって、この各ビット線６には、
それぞれセル９のドレインが接続され、また各ビット線
６にＹセレクタ（列選択トランジスタ）３４が挿入され
ていることによる。そこでダミー系回路３３のダミービ
ット線６ａに、非選択セルのＹセレクタ３４のドレイン
容量の総和に対応する容量３５と、非選択セルのドレイ
ン容量の総和に対応する容量３６を設ける。この様にす
れば、読み出し動作時においては、ノーマル系回路３２
とダミー系回路３３とは、実質的に対称であるとみなす
ことができる。上記容量３５、３６としては、ＰＮ接合
容量などが考えられる。
する。図１は、同実施例を示す回路図であるが、これ
は、図４のものと対応させた場合の例であるから、対応
箇所には同一符号を用いる。図１の特徴は、ダミーセル
７ａを、本体側（ノーマル側）メモリセル９と同一形状
及び特性を有するものとする。ダミーセル７ａには、オ
フ状態セルであると判定されるのに必要なしきい値電圧
のシフト量（△Ｖｔｈ）の中間状態にあらしめる書き込
み（ここではこの書き込みを半書き込みという）が行わ
れている点が、ノーマルセル９とは異なっている。ノー
マルセル９には通常の書き込みを、ダミーセル７ａには
半書き込みを行わせるには、書き込み回路３１を用い
る。差動増幅器１の一方の差動入力Ｖｓを得るノーマル
系回路３２と、他方の差動入力Ｖｒｅｆを得るダミー系
回路３３とでは、互いに対称とはいえない。それは、主
にビット線６が複数であって、この各ビット線６には、
それぞれセル９のドレインが接続され、また各ビット線
６にＹセレクタ（列選択トランジスタ）３４が挿入され
ていることによる。そこでダミー系回路３３のダミービ
ット線６ａに、非選択セルのＹセレクタ３４のドレイン
容量の総和に対応する容量３５と、非選択セルのドレイ
ン容量の総和に対応する容量３６を設ける。この様にす
れば、読み出し動作時においては、ノーマル系回路３２
とダミー系回路３３とは、実質的に対称であるとみなす
ことができる。上記容量３５、３６としては、ＰＮ接合
容量などが考えられる。
【００２５】書き込み回路３１は、書き込み用のトラン
ジスタ（エンハンスメントＮチャネル型）３７のソース
とＹセレクタ３４のドレインとの間に接続されかつノー
マルセル書き込み時にオン状態、ダミーセル書き込み時
にオフ状態に制御されるノーマルセル側選択用トランジ
スタ３８と、同じくトランジスタ３７のソースとトラン
ジスタ５のドレインとの間に接続されかつノーマルセル
書き込み時にオフ状態、ダミーセル書き込み時にオン状
態に制御されるダミーセル側選択用トランジスタ３９と
を有する。トランジスタ３７は、ドレインが書き込み電
圧Ｖｐｐノードに接続され、そのゲートには、データ入
／出力パッドから入力された書き込みデータに応じて書
き込みレベル／非書き込みレベルになる書込制御電圧が
ゲート４０から印加される。
ジスタ（エンハンスメントＮチャネル型）３７のソース
とＹセレクタ３４のドレインとの間に接続されかつノー
マルセル書き込み時にオン状態、ダミーセル書き込み時
にオフ状態に制御されるノーマルセル側選択用トランジ
スタ３８と、同じくトランジスタ３７のソースとトラン
ジスタ５のドレインとの間に接続されかつノーマルセル
書き込み時にオフ状態、ダミーセル書き込み時にオン状
態に制御されるダミーセル側選択用トランジスタ３９と
を有する。トランジスタ３７は、ドレインが書き込み電
圧Ｖｐｐノードに接続され、そのゲートには、データ入
／出力パッドから入力された書き込みデータに応じて書
き込みレベル／非書き込みレベルになる書込制御電圧が
ゲート４０から印加される。
【００２６】トランジスタ３８のゲートには、書き込み
イネーブル信号ＷＥが印加され、この信号ＷＥは、ノー
マルセルの書き込み時に書き込み電圧Ｖｐｐになり、読
み出し時に接地電位になる。
イネーブル信号ＷＥが印加され、この信号ＷＥは、ノー
マルセルの書き込み時に書き込み電圧Ｖｐｐになり、読
み出し時に接地電位になる。
【００２７】トランジスタ３９のゲートには、ダミー書
き込みイネーブル信号ＤＭＷＥが印加され、この信号
は、ダミーセル７ａの書き込み時に書き込み電圧Ｖｐｐ
になり、読み出し時に接地電位になる。
き込みイネーブル信号ＤＭＷＥが印加され、この信号
は、ダミーセル７ａの書き込み時に書き込み電圧Ｖｐｐ
になり、読み出し時に接地電位になる。
【００２８】なお、メモリセル７、ダミーセル７ａのド
レイン／制御ゲート／ソースには、読み出し／書き込み
／消去の各動作モードに応じて、下記の表１に示す電圧
が与えられる。
レイン／制御ゲート／ソースには、読み出し／書き込み
／消去の各動作モードに応じて、下記の表１に示す電圧
が与えられる。
【００２９】
【表１】
【００３０】書き込み時には、トランジスタ３７は、書
き込みデータに応じてオンあるいはオフになる。選択メ
モリセル９に対する書き込み時には、トランジスタ３８
がオンになり、選択メモリセルのソースに０Ｖ、基板に
も０Ｖ、制御ゲート及びドレインには書き込み高電圧Ｖ
ｐｐをそれぞれ与える。すると選択メモリセルのドレイ
ン・ソース間にオン電流が流れ、ドレイン付近でホット
・エレクトロン及びホット・ホールの対が発生する。そ
してホールは基板電流として基板に流れるが、ホット・
エレクトロンが、選択メモリセルの浮遊ゲートに注入さ
れることにより、制御ゲートから見たしきい値が上昇
し、書き込みが終了する。ダミーセル７ａに対する書き
込み時には、ダミーセル側選択用トランジスタ３９がオ
ンになり、ダミーセル７ａのソースに０Ｖ、基板にも０
Ｖ、制御ゲート及びドレインには書き込み電圧Ｖｐｐを
所定条件で与えることにより、所望の半書き込みが行わ
れる。つまり、データ消去後にダミーセル７ａに書き込
みを行うことにより、ダミーセル７ａのしきい値を任意
の値（この場合図２のレファレンス電圧Ｖｒｅｆの特性
２３が、ノーマルセルの“１”特性２１と“０”特性２
２の中間にこれらと相似的に位置するように）に設定す
ることができる。
き込みデータに応じてオンあるいはオフになる。選択メ
モリセル９に対する書き込み時には、トランジスタ３８
がオンになり、選択メモリセルのソースに０Ｖ、基板に
も０Ｖ、制御ゲート及びドレインには書き込み高電圧Ｖ
ｐｐをそれぞれ与える。すると選択メモリセルのドレイ
ン・ソース間にオン電流が流れ、ドレイン付近でホット
・エレクトロン及びホット・ホールの対が発生する。そ
してホールは基板電流として基板に流れるが、ホット・
エレクトロンが、選択メモリセルの浮遊ゲートに注入さ
れることにより、制御ゲートから見たしきい値が上昇
し、書き込みが終了する。ダミーセル７ａに対する書き
込み時には、ダミーセル側選択用トランジスタ３９がオ
ンになり、ダミーセル７ａのソースに０Ｖ、基板にも０
Ｖ、制御ゲート及びドレインには書き込み電圧Ｖｐｐを
所定条件で与えることにより、所望の半書き込みが行わ
れる。つまり、データ消去後にダミーセル７ａに書き込
みを行うことにより、ダミーセル７ａのしきい値を任意
の値（この場合図２のレファレンス電圧Ｖｒｅｆの特性
２３が、ノーマルセルの“１”特性２１と“０”特性２
２の中間にこれらと相似的に位置するように）に設定す
ることができる。
【００３１】このことは、負荷Ｌ１、Ｌ２を互いに同サ
イズとし、ダミーセル７ａに対して半書き込みが行われ
るごとくしきい値電圧を調整する。このときの書き込み
量を△Ｖthdummycell とすれば、負荷Ｌ１、Ｌ２のサイ
ズが等しい（対称）であるため、オフ状態セルと判定す
るのに必要なしきい値シフトは、次の数９であればよ
い。
イズとし、ダミーセル７ａに対して半書き込みが行われ
るごとくしきい値電圧を調整する。このときの書き込み
量を△Ｖthdummycell とすれば、負荷Ｌ１、Ｌ２のサイ
ズが等しい（対称）であるため、オフ状態セルと判定す
るのに必要なしきい値シフトは、次の数９であればよ
い。
【００３２】
【数９】
【００３３】この値は、前記（３）式と比較して分かる
ように、電源電圧Ｖｃｃにかかわらず一定であり、広い
電源電圧範囲の動作が保証される。また本発明において
は、ノーマル側回路３２とダミー側回路３３が、差動増
幅器１を挟んで実質的に対称となり、したがって図２の
ような特性が得られて、特性の安定性が良くなり、広い
ノイズマージン変えられる。このため回路の高速化が可
能となる。
ように、電源電圧Ｖｃｃにかかわらず一定であり、広い
電源電圧範囲の動作が保証される。また本発明において
は、ノーマル側回路３２とダミー側回路３３が、差動増
幅器１を挟んで実質的に対称となり、したがって図２の
ような特性が得られて、特性の安定性が良くなり、広い
ノイズマージン変えられる。このため回路の高速化が可
能となる。
【００３４】なお本発明は実施例のみに限られず、種々
の応用が可能である。例えば、本発明でいう中間電位と
は、△Ｖｔｈの幅の中央のみをさすのではなく、その付
近の△Ｖｔｈの幅の間をさすものである。
の応用が可能である。例えば、本発明でいう中間電位と
は、△Ｖｔｈの幅の中央のみをさすのではなく、その付
近の△Ｖｔｈの幅の間をさすものである。
【００３５】
【発明の効果】以上説明したごとく本発明によれば、オ
フ状態セルであると判定するのに必要なしきい値電圧シ
フト量が、電源電圧によらず一定であり、また、
“１”、“０”判定の特性の対称性が良く、広いノイズ
マージンを有した不揮発性半導体装置が提供できるもの
である。
フ状態セルであると判定するのに必要なしきい値電圧シ
フト量が、電源電圧によらず一定であり、また、
“１”、“０”判定の特性の対称性が良く、広いノイズ
マージンを有した不揮発性半導体装置が提供できるもの
である。
【図１】本発明の一実施例を示す回路図。
【図２】同回路の特性図。
【図３】従来回路の特性図。
【図４】従来の不揮発性半導体記憶装置を示す回路図。
【図５】同回路の負荷部分の詳細図。
１…差動増幅器、６…ビット線、６ａ…ダミービット
線、７ａ…ダミーセル、８メモリセルアレイ、９…メモ
リセル、１１…ワード線、３１…書き込み回路、３２…
ノーマル側回路、３３…ダミー側回路、３４、３４ａ…
Ｙセレクタ、３５、３６…付加容量、３７…書き込み用
トランジスタ、３８…ノーマル側選択用トランジスタ、
３９…ダミー側選択用トランジスタ、Ｌ１…ノーマル側
負荷、Ｌ２…ダミー側負荷。
線、７ａ…ダミーセル、８メモリセルアレイ、９…メモ
リセル、１１…ワード線、３１…書き込み回路、３２…
ノーマル側回路、３３…ダミー側回路、３４、３４ａ…
Ｙセレクタ、３５、３６…付加容量、３７…書き込み用
トランジスタ、３８…ノーマル側選択用トランジスタ、
３９…ダミー側選択用トランジスタ、Ｌ１…ノーマル側
負荷、Ｌ２…ダミー側負荷。
Claims (4)
- 【請求項１】電気的にデータ書き込み及び消去可能な不
揮発性半導体記憶装置において、ノーマル側のメモリセ
ルと同一の形状および特性を有するトランジスタをダミ
ーセルとして用い、そのダミーセルはデータ書き込み及
び消去可能な構成を有し、データ読み出し回路には差動
増幅器を用い、その差動入力部には、それぞれノーマル
側のメモリセルアレイと該セルアレイに接続されたセン
ス線負荷の回路、及びダミーセルと該ダミーセルに接続
されたダミーセンス線負荷の回路を有し、前記ノーマル
側のメモリセルアレイ及びセンス線負荷の回路と、前記
ダミーセル及びダミーセンス線負荷の回路とが、実質的
に対称となるように前記メモリセルアレイの非選択セル
のドレイン容量及びＹセレクタのドレイン容量と等価な
ダミー容量を、ダミーセンス線に接続されるダミー側ビ
ット線に設けたことを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】前記各負荷は、チャネル導電路の一端にゲ
ートを接続したＭＯＳトランジスタよりなる請求項１に
記載の不揮発性半導体記憶装置。 - 【請求項３】前記メモリセル及びダミーセルは、制御ゲ
ートとその下方の基板との間に浮遊ゲートを有したＭＯ
Ｓトランジスタである請求項１に記載の不揮発性半導体
記憶装置。 - 【請求項４】前記ダミー容量はＰＮ接合容量である請求
項１に記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32677492A JPH06176583A (ja) | 1992-12-07 | 1992-12-07 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32677492A JPH06176583A (ja) | 1992-12-07 | 1992-12-07 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06176583A true JPH06176583A (ja) | 1994-06-24 |
Family
ID=18191551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32677492A Pending JPH06176583A (ja) | 1992-12-07 | 1992-12-07 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06176583A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855486A (ja) * | 1994-03-28 | 1996-02-27 | Sgs Thomson Microelettronica Spa | 不揮発性メモリセルの内容の差分評価の為の基準信号発生方法およびその発生回路 |
| EP0838824A1 (fr) * | 1996-10-25 | 1998-04-29 | STMicroelectronics S.A. | Mémoire à temps de lecture amélioré |
| US7170789B2 (en) | 2004-08-30 | 2007-01-30 | Sharp Kabushiki Kaisha | Semiconductor storage device and electronic equipment |
| JP2009129472A (ja) * | 2007-11-20 | 2009-06-11 | Toshiba Corp | 半導体記憶装置 |
-
1992
- 1992-12-07 JP JP32677492A patent/JPH06176583A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855486A (ja) * | 1994-03-28 | 1996-02-27 | Sgs Thomson Microelettronica Spa | 不揮発性メモリセルの内容の差分評価の為の基準信号発生方法およびその発生回路 |
| EP0838824A1 (fr) * | 1996-10-25 | 1998-04-29 | STMicroelectronics S.A. | Mémoire à temps de lecture amélioré |
| FR2755286A1 (fr) * | 1996-10-25 | 1998-04-30 | Sgs Thomson Microelectronics | Memoire a temps de lecture ameliore |
| US5870336A (en) * | 1996-10-25 | 1999-02-09 | Sgs-Thomson Microelectronics S.A. | Memory with improved reading time |
| US7170789B2 (en) | 2004-08-30 | 2007-01-30 | Sharp Kabushiki Kaisha | Semiconductor storage device and electronic equipment |
| JP2009129472A (ja) * | 2007-11-20 | 2009-06-11 | Toshiba Corp | 半導体記憶装置 |
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