KR100464897B1

KR100464897B1 - 정전압 발생 회로 및 반도체 기억 장치

Info

Publication number: KR100464897B1
Application number: KR10-2002-0055588A
Authority: KR
Inventors: 단자와도루; 다까노요시노리
Original assignee: 가부시끼가이샤 도시바
Priority date: 2001-09-13
Filing date: 2002-09-13
Publication date: 2005-01-07
Also published as: CN1405888A; TW591800B; US20030048684A1; KR20030023560A; CN1208834C; US6734719B2

Abstract

제1 트랜지스터와 제2 트랜지스터를 구비하며 이들 제1 트랜지스터와 제2 트랜지스터의 임계값 전압의 차에 의존하여 결정되는 동작점에 의해 결정되는 제1 전압 및 제1 전류를 발생하는 제1 정전류 발생 회로와, 상기 제1 전류에 비례한 제2 전류를 발생하는 제2 정전류 발생 회로와, 게이트와 드레인이 접속된 제3 트랜지스터를 구비하며 이 제3 트랜지스터에 상기 제2 전류를 흘릴 때에 발생하는 제2 전압을 발생하는 전압 발생 회로를 포함하는 것을 특징으로 하는 정전압 발생 회로가 개시된다.

Description

정전압 발생 회로 및 반도체 기억 장치{CONSTANT VOLTAGE GENERATING CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 반도체 집적 회로에 이용되는 전압 발생 회로에 관한 것으로, 더욱 자세하게는, 전원 전압이 저하되어도 높은 출력 전압을 발생시킬 수 있는 정전압 발생 회로에 관한 것이다.

도 9a는 종래의 정전압 발생 회로를 도시하는 도면이다. 이 정전압 발생 회로(1)는, 정전압을 출력하는 기능을 갖는 윌슨형 정전류 발생 회로(10)와, 그의 활성 상태/비활성 상태를 전환하는 스위칭 회로(20)를 구비하고 있다.

윌슨형 정전류 발생 회로(10)는, 마이너스 값을 갖는 표준 임계 전압(Vtp)을 갖는 확장형(E형) pMOS 트랜지스터 p1과, 트랜지스터 p1과 동일한 치수를 갖는 E형pMOS 트랜지스터 p2와, 저임계 전압 Vtn1을 갖는 E형 nMOS 트랜지스터 n1과, 이 Vtn1보다 높은 임계 전압 Vtn2를 갖는 E형 nMOS 트랜지스터 n2를 구비하고 있다.

트랜지스터 p1은 다이오드 접속(드레인과 게이트가 접속되어 있는 것을 의미함. 이하 동일함)되어 있음과 함께, 트랜지스터 p1과 p2는, 서로의 게이트가 접속되어 있으며, 이에 의해 전류 미러 회로를 구성하고 있다. 또한, 이 트랜지스터 p1의 드레인과 접지 전압 Vss 사이에는, nMOS 트랜지스터 n1과 저항(11)이 접속되어 있고, 제1 전류 경로(12)를 형성하고 있다. 이 저항(11)의 저항값 R1은, nMOS 트랜지스터 n1의 온 저항보다 큰 것으로 한다.

한편, 트랜지스터 p2의 드레인과 접지 전압 Vss 사이에는, nMOS 트랜지스터 n2와, 후술하는 스위칭 회로(20)의 스위칭용 트랜지스터(24)가 접속되어 있고, 제2 전류 경로(13)를 형성하고 있다. 트랜지스터 n1의 게이트는 트랜지스터 n2의 게이트 및 드레인과 접속되어 있으며, 이 트랜지스터 n2의 드레인의 전위 NBIAS가 정전압 발생 회로(1)의 출력 전압 Vo로 된다.

스위칭 회로(20)는, 스위칭용 pMOS 트랜지스터(21, 22), 인버터(23) 및 스위칭용 nMOS 트랜지스터(24)를 구비하고 있다. pMOS 트랜지스터(21)는, pMOS 트랜지스터 p1의 소스와 전원 전압 Vcc 사이에 접속되어 있다. 도 9b에 도시한 바와 같은 인에이블 신호 ENB에 의해 트랜지스터(21)가 오프 상태로부터 온 상태로 전환됨으로써, pMOS 트랜지스터 p1, nMOS 트랜지스터 n1로 구성되는 제1 전류 경로(12)가 온 상태로 된다. 또한, pMOS 트랜지스터 p2측에도, 스위칭용 pMOS 트랜지스터(21)와 동일한 특성을 갖는 pMOS 트랜지스터(25)가 접속되어 있지만, 이것은 단순히 이들 트랜지스터 p1, p2의 소스의 전위를 일치시키지 위한 것이다. 트랜지스터(25)의 게이트는 접지되어 있어, 트랜지스터(25)는 항상 온 상태로 된다.

또한, nMOS 트랜지스터(24)는, nMOS 트랜지스터 n2의 소스와 접지 전압 Vss 사이에 배치되어 있고, 인에이블 신호 ENB를 받아 오프 상태로부터 온 상태로 전환되도록 되어 있다. 이에 의해 pMOS 트랜지스터 p2, nMOS 트랜지스터 n2로 구성되는 제2 전류 경로(13)가 온 상태로 된다. 또한, 스위칭용 pMOS 트랜지스터(22)는, 인에이블 신호 ENB를 받아, 접속점 O1의 리세트와 셋업을 행하는 것이다.

다음으로, 이 회로의 동작을 설명하면, 인에이블 신호 ENB에 의해, 스위칭 회로(20)가 윌슨형 정전류 발생 회로(10)를 비활성 상태로부터 활성 상태로 전환한다. 트랜지스터 p1, p2의 전류 미러 접속에 의해, pMOS 트랜지스터 p2의 소스-드레인간을 흐르는 전류 Ip2는, pMOS 트랜지스터 p1의 소스-드레인간을 흐르는 전류 Ip1과 같게 된다. 이 전류 Ip1, Ip2는, 각각 nMOS 트랜지스터 n1, nMOS 트랜지스터 n2에 흘러 전류 In1, In2로 되기 때문에, In1과 In2도 같다. 저항(11)의 저항값 R1이 nMOS 트랜지스터 n1의 온 저항보다 크게 되어 있기 때문에, 전류 경로(12)의 전류 -전압 특성은, 도 9c에 도시한 바와 같이, 횡축의 절편이 Vtn1인 직선 A(기울기 1/R1)로 나타낼 수 있다. 한편 전류 경로(13)의 전류-전압 특성은 횡축의 절편이 Vtn2인 지수 함수적 곡선 B로 나타낼 수 있다. 정전압 발생 회로(1)의 출력 전압 Vo는, 트랜지스터 p1, p2의 전류 미러 접속의 작용에 의해, 이 직선 A와 곡선 B의 교점 C(동작점)에 의해 결정되어, 전원 전압 Vcc에 의존하지 않는 정전압으로 된다. 또한, 도 9c에서, 곡선 D는 트랜지스터 p1의 부하 곡선을 나타낸 것이고, 곡선 E는 트랜지스터 p2의 드레인 전류 Ip2와 트랜지스터 p2의 부하 곡선을 나타낸 것이다.

그러나, 이 도 9에 도시한 정전압 발생 회로에 의하면, 소자의 스케일링에 수반하여 전원 전압이 저하된 경우에, 출력 전압을 보증하는 것이 어렵다고 하는 문제가 있었다. 즉, 도 9의 정전압 발생 회로에서, 안정적으로 동작하는 전원 전압 Vcc의 최소값 Vccmin은 제1 전류 경로(12)에 의해 결정되며, 하기의 수학식으로 나타낼 수 있다.

(단, dVds1은, 트랜지스터 p1의 드레인-소스간 전압)

수학식 1로부터 알 수 있는 바와 같이, 출력 전압 Vo를 확보하면서 Vccmin을 내리기 위해서는, 임계 전압 Vtp를 내릴 수 밖에 없다.

그러나, 이것을 행하는 경우에는, 특별한 채널 인프라가 필요로 되어, 제조 비용이 상승한다고 하는 문제가 있다. 이 때문에, Vccmin을 내리기 위해서는 출력 전압 Vo를 내려야만 하는 문제가 있었다.

도 1a∼도 1e는 본 발명의 실시 형태의 기본 구성을 도시하는 회로도.

도 2a∼도 2d는 본 발명의 제1 실시 형태에 따른 정전압 발생 회로의 구성을 도시하는 도면.

도 3a∼도 3c는 본 발명의 제2 실시 형태에 따른 정전압 발생 회로의 구성을 도시하는 도면.

도 4는 본 발명의 제3 실시 형태에 따른 정전압 발생 회로의 특성을 도시하는 도면.

도 5는 본 발명의 제4 실시 형태에 따른 정전압 발생 회로의 특성을 도시하는 도면.

도 6은 본 발명의 제5 실시 형태에 따른 정전압 발생 회로의 구성을 도시하는 도면.

도 7은 본 발명의 실시 형태에 따른 정전압 발생 회로를 적용할 수 있는 플래시 메모리의 구성의 일례를 도시하는 블록도.

도 8a, 도 8b는 본 발명의 실시 형태에 따른 정전압 발생 회로를 NOR셀형 플래시 메모리에 이용한 예를 도시하는 도면.

도 9a∼도 9c는 종래의 정전압 발생 회로의 구성 및 특성을 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1, 1' : 정전압 발생 회로

10, 10' : 정전류 발생 회로

12 : 제1 전류 경로

13 : 제2 전류 경로

14 : 제3 전류 경로

20, 20' : 스위칭 회로

27 : 스위칭용 트랜지스터

본 발명의 제1 실시 형태에 따른 정전압 발생 회로는, 제1 트랜지스터와 제2 트랜지스터를 구비하며, 이들 제1 트랜지스터와 제2 트랜지스터의 임계값 전압의 차에 의존하여 결정되는 제1 전압 및 제1 전류를 발생하는 제1 정전류 발생 회로와, 상기 제1 전류에 비례한 제2 전류를 발생하는 제2 정전류 발생 회로와, 게이트와 드레인이 접속된 제3 트랜지스터를 구비하며, 이 제3 트랜지스터에 상기 제2 전류를 흘릴 때에 발생하는 제2 전압을 발생하는 전압 발생 회로를 포함하는 것을 특징으로 한다.

본 발명의 제2 실시 형태에 따른 정전압 발생 회로는, 제1 트랜지스터와 제2 트랜지스터를 구비하며, 이들 제1 트랜지스터와 제2 트랜지스터의 상호 컨덕턴스의 차에 의존하여 결정되는 제1 전압 및 제1 전류를 발생하는 제1 정전류 발생 회로와, 상기 제1 전류에 비례한 제2 전류를 발생하는 제2 정전류 발생 회로와, 게이트와 드레인이 접속된 제3 트랜지스터를 구비하며, 이 제3 트랜지스터에 상기 제2 전류를 흘릴 때에 발생하는 제2 전압을 발생하는 전압 발생 회로를 포함하는 것을 특징으로 한다.

본 발명의 제3 실시 형태에 따른 정전압 발생 회로는, 제1 전류 경로, 제2 전류 경로 및 제3 전류 경로를 가지며, 상기 제1 전류 경로는, 다이오드 접속된 제1 도전형의 제1 MIS 트랜지스터와, 제2 도전형의 제2 MIS 트랜지스터와 제1 저항을 직렬로 접속하여 구성되며, 상기 제2 전류 경로는, 상기 제1 MIS 트랜지스터와 전류 미러 접속된 제1 도전형의 제3 MIS 트랜지스터와, 다이오드 접속된 제2 도전형의 제4 MIS 트랜지스터를 직렬로 접속하여 구성되고, 상기 제3 전류 경로는, 상기 제1 MIS 트랜지스터와 전류 미러 접속된 제1 도전형의 제5 MIS 트랜지스터로 구성되며, 상기 제2 MIS 트랜지스터의 게이트 및 상기 제4 MIS 트랜지스터의 게이트는 서로 접속되어 있음과 함께, 상기 제3 전류 경로에는, 상기 제4 MIS 트랜지스터의 임계 전압보다 높은 임계 전압을 갖고 또한 다이오드 접속된 제6 MIS 트랜지스터로 구성되는 정전압 출력부가 접속된 것을 특징으로 한다.

본 발명의 제4 실시 형태에 따른 정전압 발생 회로는, 제1 전류 경로, 제2 전류 경로 및 제3 전류 경로를 가지며, 상기 제1 전류 경로는, 다이오드 접속된 제1 도전형의 제1 MIS 트랜지스터와, 제2 도전형의 제2 MIS 트랜지스터와 제1 저항을 직렬로 접속하여 구성되며, 상기 제2 전류 경로는, 상기 제1 MIS 트랜지스터와 전류 미러 접속된 제1 도전형의 제3 MIS 트랜지스터와, 다이오드 접속된 제2 도전형의 제4 MIS 트랜지스터를 직렬로 접속하여 구성되고, 상기 제3 전류 경로는, 상기 제1 MIS 트랜지스터와 전류 미러 접속된 제1 도전형의 제5 MIS 트랜지스터에 의해 구성되며, 상기 제2 MIS 트랜지스터의 게이트 및 상기 제4 MIS 트랜지스터의 게이트는 서로 접속되어 있음과 함께, 상기 제3 전류 경로에는, 다이오드 접속된 제6 MIS 트랜지스터와, 이 제6 MIS 트랜지스터의 온 저항값보다 큰 저항값을 갖는 제2 저항을 접속하여 구성되는 정전압 출력부가 접속되어 있는 것을 특징으로 한다.

본 발명의 제5 실시 형태에 따른 정전압 발생 회로는, 제1 전류 경로, 제2 전류 경로 및 제3 전류 경로를 가지며, 상기 제1 전류 경로는, 다이오드 접속된 제1 도전형의 제1 MIS 트랜지스터와, 제2 도전형의 제2 MIS 트랜지스터와 제1 저항을 직렬로 접속하여 구성되며, 상기 제2 전류 경로는, 상기 제 1MIS 트랜지스터와 전류 미러 접속된 제1 도전형의 제3 MIS 트랜지스터와, 다이오드 접속된 제2 도전형의 제4 MIS 트랜지스터를 직렬로 접속하여 구성되고, 상기 제3 전류 경로는, 상기 제1 MIS 트랜지스터와 전류 미러 접속된 제1 도전형의 제5 MIS 트랜지스터로 구성되며, 상기 제2 MIS 트랜지스터의 게이트 및 상기 제4 MIS 트랜지스터의 게이트는 서로 접속되어 있음과 함께, 상기 제3 전류 경로에는, 상기 제4 MIS 트랜지스터의 상호 컨덕턴스보다 낮은 상호 컨덕턴스를 갖고 또한 다이오드 접속된 제6 MIS 트랜지스터로 구성되는 정전압 출력부가 접속되어 있는 것을 특징으로 한다.

본 발명의 제6 실시 형태에 따른 정전압 발생 회로는, 제1 전류 경로, 제2 전류 경로 및 제3 전류 경로를 가지며, 상기 제1 전류 경로는, 다이오드 접속된 제1 도전형의 제1 MIS 트랜지스터와, 제2 도전형의 제2 MIS 트랜지스터와 제1 저항을 직렬로 접속하여 구성되며, 상기 제2 전류 경로는, 상기 제1 MIS 트랜지스터와 전류 미러 접속된 제1 도전형의 제3 MIS 트랜지스터와, 다이오드 접속된 제2 도전형의 제4 MIS 트랜지스터를 직렬로 접속하여 구성되고, 상기 제3 전류 경로는, 상기 제1 MIS 트랜지스터와 전류 미러 접속된 제1 도전형의 제5 MIS 트랜지스터로 구성되며, 상기 제2 MIS 트랜지스터의 게이트 및 상기 제4 MIS 트랜지스터의 게이트는 서로 접속되어 있음과 함께, 상기 제3 전류 경로에는, 다이오드 접속된 제6 MIS 트랜지스터로 구성되는 정전압 출력부가 접속되고, 상기 제3 전류 경로를 흐르는 제3 전류는 상기 제2 전류 경로를 흐르는 제2 전류보다 큰 것을 특징으로 한다.

이하, 본 발명의 실시 형태를, 도면에 기초하여 상세히 설명한다.

도 1a에 도시한 바와 같이, 본 실시 형태에 따른 정전압 발생 회로는, 정전류 발생 회로(10)와, 정전류 발생 회로(40)와, 정전압 출력부(30)로 구성된다.

정전류 발생 회로(10)는, 트랜지스터 n1과 n2를 구비하고 있다. 트랜지스터 n1의 게이트와 트랜지스터 n2의 게이트는 서로 접속되어 있음과 함께, 그 소스 또는 드레인에는 동일한 크기의 전류 In1, In2가 흐르도록 되어 있다. 또한, 이들 트랜지스터 n1, n2의 임계값 전압은 서로 다른 값으로 되어 있다. 이 임계값 전압의 크기의 차에 의해, 도 1b에 도시한 바와 같이, 이 정전류 발생 회로(10)의 출력 전류 I1은, 이들 트랜지스터의 전압-전류 특성의 교점 C에 의해 결정된다. 또한, 이 정전류 발생 회로(10)는 정전압 V1도 출력한다.

이들 트랜지스터 n1, n2의 임계값 전압은 동일한 값으로 하고, 그 대신에 양 트랜지스터 n1, n2의 트랜스 컨덕턴스의 값을 다르게 하여, 이 트랜스 컨덕턴스의 크기의 차에 의해, 도 1b의 교점 C가 결정되도록 해도 된다(도 1f 참조).

정전류 발생 회로(40)는, 이 출력 전류 I1에 비례한 정전류 I2를 생성한다. 정전압 출력부(30)는, 다이오드 접속되며 또한 소스-드레인간 전압의 증가에 대하여 전류가 단조롭게 증가하는(즉, 기울기가 플러스인) 전압-전류 특성을 갖는 트랜지스터 n3을 구비하고 있으며, 이 트랜지스터 n3에 정전류 I2가 흐르도록 되어 있다. 이에 의해, 이 정전압 출력부(30)로부터, 이 트랜지스터 n3의 전류-전압 특성(도 1c의 In3)과 정전류 I2에 의해 결정되는 전압 Vo가 출력된다. 이 출력 전압 Vo는, 전류 I2의 크기나 정전압 출력부(30)의 전압-전류 특성 등을 적당하게 선택함으로써, Vo>V1이 되도록 할 수 있다.

예를 들면, 도 1b에 도시한 바와 같이, 트랜지스터 n3의 특성을 트랜지스터 n2와 동일하게 하고, 정전류 발생 회로(40)에 의해 출력 전류 I1의 2배의 전류 I2를 흘리면, 출력 전압 Vo를 V1보다 크게 할 수 있다. 또한, 도 1c에 도시한 바와 같이, 트랜지스터 n3의 임계값 전압을 트랜지스터 n2의 임계값 전압보다 크게 하고, 또한 정전류 발생 회로(40)에 의해 출력 전류 I1의 2배의 전류 I2를 흘리면, 도 1b의 경우보다 더 출력 전압 Vo를 V1보다 크게 할 수 있다. 또한, 도 1d에 도시한 바와 같이, 트랜지스터 n3의 상호 컨덕턴스를 트랜지스터 n2의 상호 컨덕턴스보다 작게 하고, 또한 정전류 발생 회로(40)에 의해 출력 전류 I1의 2배의 전류 I2를 흘리면, 도 1b의 경우보다 더 출력 전압 Vo를 V1보다 크게 할 수 있다. 또한, 도 1e에 도시한 바와 같이, 정전류 발생 회로(40)가 I1과 동일한 전류 I2를 흘리고, 또한 트랜지스터 n3의 특성(임계값 전압, 상호 컨덕턴스)을 트랜지스터 n2의 그것과는 다르게 해도, 마찬가지로 출력 전압 Vo를 V1보다 크게 할 수 있다.

또한, 이 출력 전압 Vo는, 정전류 I2의 크기와 정전압 출력부(30)의 특성에 의해서만 결정되고, 전원 전압 Vcc에 의존하지 않는다. 이 때문에, 전원 전압 Vcc가 저하되어도 출력 전압 Vo는 높게 유지할 수 있다.

이하, 이 본 발명에 따른 정전압 발생 회로를 실현하기 위한 구체적인 회로의 예를 도면을 참조하여 설명한다.

[제1 실시 형태]

도 2a∼도 2d는 본 발명의 제1 실시예를 나타내는 것이다.

도 2a에 도시한 바와 같이, 본 실시 형태에 따른 정전압 발생 회로(1')는, 정전류 발생 회로(10'), 스위칭 회로(20') 및 정전압 출력부(30)로 구성된다. 정전류 발생 회로(10')는, nMOS 트랜지스터 n1, n2, pMOS 트랜지스터 p1, p2를 구비하고 있는 점에서 도 9에 도시한 종래의 정전류 발생 회로(10)와 동일하지만, 제1 전류 경로(12), 제2 전류 경로(13) 외에 제3 전류 경로(14)를 구비하고 있는 점에서, 도 9의 정전류 발생 회로(10)와 다르다. 이 정전류 발생 회로(10')는, 도 1의 정전류 발생 회로(10)와 정전류 발생 회로(40)의 2개의 기능을 행하고 있다.

이 제3 전류 경로(14)는, pMOS 트랜지스터 p1, p2와 전류 미러 접속된 pMOS 트랜지스터 p5와, 이것에 접속되는 정전압 출력부(30)로 구성된다.

정전압 출력부(30)는, 다이오드 접속된 nMOS 트랜지스터 n5와, 전류 경로(14)를 온, 오프하기 위한 스위칭용 트랜지스터(27)를 구비하고 있다. 이 트랜지스터 n5의 드레인의 전위 NBIAS가, 정전압 발생 회로(1')의 출력 전압 Vo로 된다. 트랜지스터 n5는, 트랜지스터 n2의 임계 전압 Vtn2보다 큰 임계 전압 Vtn5를 갖고, 또한, 소스-드레인간 전압의 증가에 대하여 전류가 단조롭게 증가하는(즉, 기울기가 플러스인) 전압-전류 특성을 갖는다.

스위칭용 트랜지스터(27)는, 인에이블 신호 ENB를 받아, 스위칭 회로(20')의 각 트랜지스터(21, 22, 24)와 동시에 온, 오프 상태로 된다. 또한, 도 2a에 도시한 바와 같이, 트랜지스터 p5의 소스와 전원 전압 Vcc 사이에는, 트랜지스터(25)와 마찬가지의 특성을 가지며 게이트가 접지된 트랜지스터(26)가 접속되어 있고, 트랜지스터 p1, p2, p5의 소스 전압을 일치시키는 기능을 행하고 있다. 또한, 본 실시 형태에서는, Vtn1과 Vtn2의 차를 가능한 한 작게 하고, 이에 의해, 트랜지스터 n1, n2의 공통 게이트(접속점 O2)의 전위를 가능한 한 작게 해 둔다. 이것은, 종래 기술(도 9)보다 낮은 전원 전압의 최저값 Vccmin을 보증하기 위해서이다.

다음으로, 도 2a에 도시한 정전압 발생 회로의 동작을 설명한다. 인에이블 신호 ENB가 입력되면, 스위칭 회로(20')의 각 트랜지스터(21, 22, 24)와 정전압 출력부(30)의 트랜지스터(27)가 온 상태로 되어, 정전류 발생 회로(10')가 비활성 상태로부터 활성 상태로 전환된다.

전류 미러 회로를 구성하는 트랜지스터 p1, p2, p5에 의해, 이들 트랜지스터를 흐르는 전류 Ip1, Ip2, Ip5는 같게 된다.

도 2c에 도시한 바와 같이, 트랜지스터 n1의 게이트와 트랜지스터 n2의 게이트의 접속점 O2의 전위 Va는, 도 9에 도시한 종래 기술과 마찬가지로, 전류 In1의 전압-전류 특성 곡선 A와, 전류 In2의 전압-전류 특성 곡선 B의 교점 C에 의해 결정된다.

전류 경로(14)의 부하 곡선은, 도 2c에 도시한 곡선 F와 같이 된다. 한편, 다이오드 접속된 트랜지스터 n5의 드레인 전압과 전류 In5의 관계는, 도 2c에 도시한 곡선 G와 같은, 임계 전압 Vtn5를 횡축의 절편으로 한 지수 함수적 곡선 G로 된다. 이 2개의 곡선 F와 G의 교점 H에 의해, 출력 전압으로 되는 접속점 NBIAS의 전위가 결정되고, 출력 전압 Vo의 크기가 결정된다.

도 2c로부터도 명백해진 바와 같이, 종래 기술(도 9)의 최종 출력 전압 Vo에 상당하는 Va를 내림으로써, 수학식 1로 정의되는 Vccmin을 내릴 수 있다. 따라서, 종래 기술의 경우에 비해, 전원 전압 Vcc가 저하된 경우라도 출력 전압 Vo를 높게 유지할 수 있다.

또한, 도 2a에서, 저임계값 전압을 갖는 트랜지스터 n1 대신에, 도 2d에 도시한 바와 같이, 트랜지스터 n2와 임계값 전압이 동일하고, 트랜스 컨덕턴스가 트랜지스터 n2의 그것보다 큰 트랜지스터 n1'를 사용하도록 하고, 이에 의해 도 2c에도시한 특성을 얻도록 해도 된다. 이것은, 이들 트랜지스터 n1, n2의 채널 길이를 동일하게 하고, 트랜지스터 n1'의 채널 폭 W1을 트랜지스터 n2의 채널 폭 W2보다 크게 함으로써 달성할 수 있다.

[제2 실시 형태]

상기 제1 실시 형태에서는, 트랜지스터 n5의 임계 전압 Vtn5를 트랜지스터 n2의 임계 전압 Vtn2보다 높게 하였지만, 본 실시 형태에서는, 도 3a에 도시한 바와 같이, 임계 전압 Vtn5를 Vtn2와 같게 함과 함께, 트랜지스터 n5의 드레인과 트랜지스터 p5 사이에 저항(41)을 접속하고 있다. 저항(41)의 저항값 R2는, 트랜지스터 n5의 온 저항보다 충분히 크게 한다. 이에 의해, 전류 In5의 특성 곡선이 기울기 1/R2의 직선이 되도록, 저항(41)의 전압 강하분만큼 Va보다 높은 출력 전압 Vo를 얻을 수 있다.

또한, 도 3b에 도시한 바와 같은 다이오드(42)를 접속해도 된다. 이 경우, 트랜지스터 n5의 임계 전압 Vtn5는 트랜지스터 n2의 임계 전압 Vtn2와 동일해도 된다.

또한, 도 3a 및 도 3b의 저항(41)이나 다이오드(42)를 트랜지스터 n5와 트랜지스터(27) 사이에 접속해도 된다.

또한, 도 3c에 도시한 바와 같이, 다이오드 접속한 트랜지스터 n6을 트랜지스터 n5와 직렬 접속해도 된다. 또한, 2개 이상의 다이오드 접속한 트랜지스터를 트랜지스터 n5와 직렬 접속하도록 해도 된다.

[제3 실시 형태]

제1 실시 형태에서는, 트랜지스터 n5의 임계 전압 Vtn5를 트랜지스터 n2의 임계 전압 Vtn2보다 높게 하였지만, 본 실시 형태에서는, 임계 전압 Vtn5는 Vtn2와 같게 함과 함께, 트랜지스터 n5의 상호 컨덕턴스 gm5를 트랜지스터 n2의 상호 컨덕턴스 gm2보다 작게 하고 있다. 이에 의해, 도 4에 도시한 바와 같이, 전류 In5의 특성 곡선 G'는, 횡축의 절편은 곡선 B의 그것과 동일해지지만, 그 기울기는 곡선 B보다 작아진다. 이 때문에, 곡선 F와의 교점 H(동작점)에서 결정되는 출력 전압 Vo는, 제1 실시 형태와 마찬가지로 접속점 O2의 전위 Va보다 높게 유지할 수 있다.

[제4 실시 형태]

제1 실시 형태에서는, 트랜지스터 n5의 임계 전압 Vtn5를 트랜지스터 n2의 임계 전압 Vtn2보다 높게 하였지만, 본 실시 형태에서는, 트랜지스터 n5의 특성을 트랜지스터 n2의 그것과 동일하게 함과 함께(도 5 참조), 트랜지스터 p5의 사이즈를 변화시킴으로써 전류 Ip5의 크기를 Ip2보다 크게 한다. 이에 의해, 곡선 F와의 교점 H(동작점)에서 결정되는 출력 전압 Vo는, 제1 실시 형태과 마찬가지로 접속점 O2의 전위 Va보다 높게 유지할 수 있다.

[제5 실시 형태]

상기 제1 내지 제3 실시 형태에서, 트랜지스터 n5의 전류 In5의 곡선 G(G')의 기울기가 작아지면, 인에이블 신호 ENB에 의해 정전압 발생 회로(1')가 활성 상태로 되고 나서, 출력 전압이 초기 상태 Vcc로부터 Vo로 수속되기까지 동안의 시간(천이 시간)이 길어져, 회로의 동작이 느려진다고 하는 문제가 발생한다.

따라서, 본 실시 형태에서는, 도 6에 도시한 바와 같이, 트랜지스터 n5와 병렬로 가속 회로(50)를 접속하고 있다. 가속 회로(50)는, 직렬 접속된 저항(51)(저항값 R3), 저항(52)(저항값 R4)과, 이들 저항(51, 52)과 병렬로 접속된 nMOS 트랜지스터 n6을 구비하고 있다. 트랜지스터 n6의 게이트는 저항(51, 52)의 접속점 O3에 접속되어 있다. 인에이블 신호 ENB가 H로부터 L로 변화되어, 트랜지스터 n6이 온 상태로 되면, 정전압 출력부(30)의 출력 단자의 전하가 방전되고, 이에 의해 천이 시간이 단축된다. 저항(51, 52) 및 트랜지스터 n6에는, 출력 전압이 Vo에 수속된 후에는 전류가 흐르지 않도록 해야 한다. 이를 위해, 본 실시 형태에서는, R3+R4가 트랜지스터 n5의 온 저항보다 충분히 크게 되어 있다. 또한, 트랜지스터 n6은, 출력 전압이 Vo에 수속되면 오프 상태로 되도록 구성되어 있다. 구체적으로는, 트랜지스터 n6의 임계 전압을 Vtn6으로 한 경우,

로 되도록 함으로써, 출력 전압이 Vo로 된 시점에서 트랜지스터 n6을 오프 상태로 할 수 있다.

도 6에서는, 도 3a의 회로에 가속 회로(50)를 부가한 예를 도시하였지만, 도 2, 도 3b, 도 3c의 회로에 가속 회로(50)를 부가해도 되는 것은 물론이다.

[이용예]

다음으로, 본 발명의 제1 내지 제5 실시 형태의 정전압 발생 회로를, 반도체 집적 회로 내에서의 이용예를 설명한다.

여기서는, 본 발명의 실시 형태의 정전압 발생 회로를 플래시 메모리의 클램프 회로에 적용한 경우에 대해 설명한다.

도 7에, 플래시 메모리의 구성의 일례를 블록도로 설명한다.

도 7에 도시한 플래시 메모리는, 메모리 셀 어레이(60), 컬럼 게이트(70), 기준 셀 어레이(80), 더미 컬럼 게이트(90), 감지 증폭기(100), 클램프 회로(110), 프로그램 회로(120), IO 버퍼(130), 어드레스 버퍼(140), 컬럼 디코더(150), 로우 디코더(160), 블록 디코더(170), 차지 펌프 회로(180), 전압 스위치 회로(190), 제어 회로(200), 커맨드 레지스터(210) 및 바이어스 회로(220)로 대략 구성된다.

메모리 셀 어레이(60)는, 복수개의 워드선 WLs와, 복수개의 비트선 BLs와, 이 워드선 WLs와 비트선 BLs의 교점에 설치되는 복수의 메모리 셀 MC을 구비하고 있다.

컬럼 게이트(70)는, 메모리 셀 어레이(60)의 특정한 비트선 BL을 선택하는 기능을 갖고 있고, 비트선 BL을 선택하는 신호를 입력시키기 위한 컬럼선 COL과 접속되어 있다.

기준 셀 어레이(80)는, 참조 비트선 RBL과, 이 참조 비트선 RBL을 따라 배치되는 참조 셀과 더미 셀로 구성된다.

더미 컬럼 게이트(90)는, 메모리 셀 어레이(60)와 기준 셀 어레이(80)의 용량을 일치시키기 위해 설치되어 있다.

감지 증폭기(100)는, 메모리 셀 어레이(60)의 판독 전위와 기준 셀 어레이(80)의 판독 전위를 비교하여 메모리 셀 MC의 데이터를 판독하는 것이다.

클램프 회로(110)는, 바이어스 회로(220)로부터의 출력 전압 Vo에 기초하여,비트선 BL, RBL의 전위의 상한을 규정한다.

프로그램 회로(120)는, 메모리 셀 어레이(60)에 데이터를 기입하는 경우에 있어서, 메모리 셀 MC의 드레인에 기입 전압을 출력하는 것이다.

IO 버퍼(130)는, 판독 시에는 감지 증폭기(100)에 의해 감지된 메모리 셀 MC의 데이터를 유지하고, 기입 시에는 기입 데이터를 유지해 두어 프로그램 회로(120)에 기입 전압을 출력시키는 것이다.

어드레스 버퍼(140)는, 판독 또는 기입 대상이 되는 메모리 셀 MC의 어드레스 데이터를 유지하고, 컬럼 디코더(150), 로우 디코더(160)를 향하여 이 어드레스 데이터를 출력하도록 구성되어 있다. 컬럼 디코더(150)는, 어드레스 데이터 중 컬럼 어드레스 데이터를 디코드하고, 컬럼선 COL을 선택한다. 로우 디코더(160)는, 어드레스 데이터 중 로우 어드레스 데이터를 디코드하고, 워드선 WL을 선택한다.

블록 디코더(170)는, 메모리 셀 어레이(60) 내의 복수의 메모리 셀 블록 중 하나를 선택하기 위한 블록 어드레스 데이터를 디코드하고, 그 디코드 출력에 기초하여 특정한 블록을 선택하기 위한 것이다.

차지 펌프 회로(180)는, 메모리 셀 MC의 데이터 판독, 기입 또는 소거를 위한 각 전압을 발생시키기 위한 것이고, 전압 스위치 회로(190)는, 차지 펌프 회로(180)에서 발생된 판독 전압, 기입 전압 또는 소거 전압을, 제어 회로(200)로부터의 제어 신호에 기초하여, 컬럼 디코더(150), 로우 디코더(160)를 향하여 전송하기 위한 것이다.

또한, 커맨드 레지스터(210)는, 판독, 기입, 소거 등, 입력된 커맨드를 유지하기 위한 것이다.

바이어스 회로(220)에는, 본 실시 형태에 따른 정전압 발생 회로(1')를 이용할 수 있다.

도 8a에, 메모리 셀 어레이(60), 컬럼 게이트(70), 기준 셀 어레이(80), 더미 컬럼 게이트(90), 감지 증폭기(100), 클램프 회로(110)의 구체적인 구성의 일례를 도시한다.

메모리 셀 어레이(60)는, 도 8a에 도시한 바와 같이, 복수개의 워드선 WL0, WL1, …, WLn과, 복수개의 비트선 BL0, …, BLk와, 이 워드선과 비트선의 교점에 설치되는 복수의 메모리 셀 MC을 구비하고 있다. 컬럼 게이트(70)는, 트랜지스터 CL3과, 특정한 비트선 BL을 선택하는 신호를 입력시키기 위해 컬럼선 COL0, …, COLm을 구비하고 있다.

기준 셀 어레이(80)는, 참조 전위를 유지한 참조 셀(81)과, 더미 셀(82)로 이루어진다. 참조 셀(81)과 더미 셀(82)은, 참조 비트선 RBL을 따라 배치되어 있다. 참조 셀(81)은, 참조 워드선 RWL, 더미 컬럼 게이트(90)로부터 연장되는 참조 컬럼선 RCOL에 의해 선택된다. 더미 셀(82)은, 비트선 BL과 참조 비트선 RBL의 용량을 일치시키기 위해 설치되어 있다. 이에 의해, 기준 셀 어레이(80)는, 선택된 메모리 셀 MC의 셀 전류 Icell의 크기를 판정하기 위한 기준으로서의 전류 Iref를 발생시킨다.

감지 증폭기(100)는, 연산 증폭기(101)와, 부하 트랜지스터(102, 102')를 구비하고 있다. 부하 트랜지스터(102, 102')는, 전원 전압 Vcc와 후술하는 클램프 트랜지스터(111, 111') 사이에 접속됨과 함께, 그 게이트·드레인이 접속되어 있으며, 이에 의해 전류원 부하로서 기능한다.

클램프 회로(110)는, 상술한 제1 내지 제4 실시 형태의 정전압 발생 회로(1')로부터의 출력 전압 Vo를 게이트에 입력시키는 클램프용 트랜지스터(111, 111')을 구비하고 있다. 이에 의해, 비트선 BL, RBL의 전위의 상한이, 정전압 발생 회로(1)로부터의 출력 전압 Vo와, 클램프용 트랜지스터(111, 111')의 임계 전압 Vtc와의 차 Vo-Vtc로 억제된다.

이러한 구성에서, 선택된 메모리 셀 MC의 데이터 판독을 행한 경우, 비트선 BL에 흐르는 전류 Icell의 전압-전류 특성 곡선은, 메모리 셀에 유지되는 데이터가 "1"인 경우에는, 도 8b에 도시한 곡선 J와 같이 되고, "0"인 경우에는, 도 8b에 도시한 곡선 K와 같이 된다.

한편, 클램프 회로(110)의 트랜지스터(111, 111')를 흐르는 전류 Iload는 직선 L과 같이 된다. 이 때문에, 선택된 메모리 셀 MC가 유지하는 데이터가 "1"인 경우에는, 연산 증폭기(101)의 감지 노드 SN의 전압은, 곡선 J와 곡선 L의 교점 C1에 대응하는 전압 V1로 된다. 또한, 선택된 메모리 셀 MC가 유지하는 데이터가 "0"인 경우에는, 연산 증폭기(101)의 감지 노드 SN의 전압은, 곡선 K와 곡선 L의 교점 C2에 대응하는 전압 V2로 된다.

또한, 기준 셀 어레이(80)를 흐르는 참조 전류 Iref는 곡선 M으로 표시되고,연산 증폭기(101)의 기준 노드 RN의 전압은, 이 곡선 M과 곡선 L의 교점 C3에 대응하는 전압 VR로 된다. 연산 증폭기(101)는 감지 노드 SN의 입력 전압이 VR에 비해 큰지 작은지를 검출함으로써, 선택된 메모리 셀 MC의 유지 데이터가 "1"인지 "0"인지를 판정할 수 있다.

그런데, 도 8a에 도시한 바와 같은 NOR셀형 플래시 메모리에서는, 약한 기입 모드로 되는 판독 동작을 반복함으로써, 셀의 임계 전압이 점차로 변화된다. 예를 들면, 10년간 판독을 행하는 것을 조건으로 한다면, 비트선의 전압 VBL은 1.5V 이하로 유지하는 것이 바람직하다. 이 역할을 행하는 것이 클램프용 트랜지스터(111, 111')이다. 그러나, 전원 전압 Vcc가 저하되고, 정전압 발생 회로(1')의 출력 전압 Vo가 저하되면, 판독 시간이 길어져, 메모리의 성능이 저하된다.

본 발명에 따른 정전압 발생 회로(1')에 따르면, 전원 전압 Vcc가 저하되었다고 해도 출력 전압 Vo를 저하시킬 필요가 없기 때문에, 셀 전류 Icell을 충분한 크기로 할 수 있어, 판독 시간이 장시간화되는 것을 방지할 수 있다.

도 8에서는, 메모리 셀 MC로서 MOS 트랜지스터를 채용하고 있지만, 다른 반도체 소자도 메모리 셀 MC로서 이용 가능하고, 예를 들면 MNOS셀, MONOS셀, MRAM셀, 상 전이셀 등을 채용할 수 있다. 이들 예시한 셀 중 어느 것이 사용되는 경우라도, 데이터의 신뢰성을 위해, 판독 시에 비트선 전압이 너무 높게 되어서는 안되기 때문에, 비트선 전압을 클램프해야 한다. 이 때문에, 이들 경우에도, 도 8에 도시한 클램프 회로(110)가 유효하다.

본 발명에 따르면, 전원 전압이 저하되어도 출력 전압을 높게 유지할 수 있다.

Claims

제1 트랜지스터와 제2 트랜지스터를 구비하며, 이들 제1 트랜지스터와 제2 트랜지스터의 임계값 전압의 차에 의존하여 결정되는 제1 전압 및 제1 전류를 발생하는 제1 정전류 발생 회로와,

상기 제1 전류에 비례한 제2 전류를 발생하는 제2 정전류 발생 회로와,

게이트와 드레인이 접속된 제3 트랜지스터를 구비하며, 이 제3 트랜지스터에 상기 제2 전류를 흘릴 때에 발생하는 제2 전압을 발생하는 전압 발생 회로

를 포함하는 것을 특징으로 하는 정전압 발생 회로.
제1항에 있어서,

상기 제3 트랜지스터의 임계값 전압이, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 임계값 전압보다 높게 설정된 정전압 발생 회로.
제1항에 있어서,

상기 제3 트랜지스터의 상호 컨덕턴스는, 상기 제1 및 제2 트랜지스터의 상호 컨덕턴스보다 낮게 설정된 정전압 발생 회로.
제1항에 있어서,

상기 제2 전류가, 상기 제1 전류보다 크게 설정된 정전압 발생 회로.
제1 트랜지스터와 제2 트랜지스터를 구비하며, 이들 제1 트랜지스터와 제2 트랜지스터의 상호 컨덕턴스의 차에 의존하여 결정되는 제1 전압 및 제1 전류를 발생하는 제1 정전류 발생 회로와,

상기 제1 전류에 비례한 제2 전류를 발생하는 제2 정전류 발생 회로와,

게이트와 드레인이 접속된 제3 트랜지스터를 구비하며, 이 제3 트랜지스터에 상기 제2 전류를 흘릴 때에 발생하는 제2 전압을 발생하는 전압 발생 회로

를 포함하는 것을 특징으로 하는 정전압 발생 회로.
제5항에 있어서,

상기 제3 트랜지스터의 임계값 전압이, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 임계값 전압보다 높게 설정된 정전압 발생 회로.
제5항에 있어서,

상기 제3 트랜지스터의 상호 컨덕턴스는, 상기 제1 및 제2 트랜지스터의 상호 컨덕턴스보다 낮게 설정된 정전압 발생 회로.
제5항에 있어서,

상기 제2 전류가, 상기 제1 전류보다 크게 설정된 정전압 발생 회로.
제1 전류 경로, 제2 전류 경로 및 제3 전류 경로를 구비하고,

상기 제1 전류 경로는, 다이오드 접속된 제1 도전형의 제1 MIS 트랜지스터와, 제2 도전형의 제2 MIS 트랜지스터와, 제1 저항을 직렬로 접속하여 구성되며,

상기 제2 전류 경로는, 상기 제1 MIS 트랜지스터와 전류 미러 접속된 제1 도전형의 제3 MIS 트랜지스터와, 다이오드 접속된 제2 도전형의 제4 MIS 트랜지스터를 직렬로 접속하여 구성되며,

상기 제3 전류 경로는, 상기 제1 MIS 트랜지스터와 전류 미러 접속된 제1 도전형의 제5 MIS 트랜지스터로 구성되며,

상기 제2 MIS 트랜지스터의 게이트 및 상기 제4 MIS 트랜지스터의 게이트는 서로 접속되어 있음과 함께,

상기 제3 전류 경로에는, 상기 제4 MIS 트랜지스터의 임계 전압보다 높은 임계 전압을 갖고 또한 다이오드 접속된 제2 도전형의 제6 MIS 트랜지스터로 구성되는 정전압 출력부가 접속된 것을 특징으로 하는 정전압 발생 회로.
제9항에 있어서,

상기 제1 저항의 저항값은, 제2 MIS 트랜지스터의 온 저항보다 큰 정전압 발생 회로.
제9항에 있어서,

상기 제1 MIS 트랜지스터, 상기 제3 MIS 트랜지스터 및 상기 제5 MIS 트랜지스터는 pMOS 트랜지스터로서 그 소스가 전원 전압에 접속된 것이고, 상기 제2 MIS 트랜지스터, 상기 제4 MIS 트랜지스터 및 상기 제6 MIS 트랜지스터는 nMOS 트랜지스터인 정전압 발생 회로.
제9항에 있어서,

상기 제6 MIS 트랜지스터와 병렬로 접속되며, 상기 정전압 출력부의 출력 단자의 전하의 방전을 가속하는 가속 회로를 더 포함하는 정전압 발생 회로.
제12항에 있어서,

상기 가속 회로는, 분압 저항과, 그 분압 저항으로부터의 출력 전압을 게이트에 입력시키는 제7 MIS 트랜지스터를 병렬로 접속하여 구성되는 정전압 발생 회로.
비트선과 워드선이 서로 교차하도록 배치함과 함께, 그 교차부에 전류 판독 형의 메모리 셀이 배치된 메모리 셀 어레이와,

상기 비트선으로부터의 전류를 검지하여 증폭하는 감지 증폭기와,

상기 비트선의 전압의 상한을 규정하는 클램프용 트랜지스터를 포함하며,

청구항 9에 기재된 정전압 발생 회로로부터의 출력 전압을 상기 클램프용 트랜지스터의 게이트에 입력시키도록 구성되는 반도체 기억 장치.
제1 전류 경로, 제2 전류 경로 및 제3 전류 경로를 구비하고,

상기 제1 전류 경로는, 다이오드 접속된 제1 도전형의 제1 MIS 트랜지스터와, 제2 도전형의 제2 MIS 트랜지스터와, 제1 저항을 직렬로 접속하여 구성되며,

상기 제2 전류 경로는, 상기 제1 MIS 트랜지스터와 전류 미러 접속된 제1 도전형의 제3 MIS 트랜지스터와, 다이오드 접속된 제2 도전형의 제4 MIS 트랜지스터를 직렬로 접속하여 구성되며,

상기 제3 전류 경로는, 상기 제1 MIS 트랜지스터와 전류 미러 접속된 제1 도전형의 제5 MIS 트랜지스터로 구성되며,

상기 제2 MIS 트랜지스터의 게이트 및 상기 제4 MIS 트랜지스터의 게이트는 서로 접속되어 있음과 함께,

상기 제3 전류 경로에는, 다이오드 접속된 제2 도전형의 제6 MIS 트랜지스터와, 상기 제6 MIS 트랜지스터의 온 저항값보다 큰 저항값을 갖는 제2 저항을 접속하여 구성되는 정전압 출력부가 접속되어 있는 것을 특징으로 하는 정전압 발생 회로.
제15항에 있어서,

상기 제1 저항의 저항값은, 제2 MIS 트랜지스터의 온 저항보다 큰 정전압 발생 회로.
제15항에 있어서,

상기 제1 MIS 트랜지스터, 상기 제3 MIS 트랜지스터 및 상기 제5 MIS 트랜지스터는 pMOS 트랜지스터로서 그 소스가 전원 전압에 접속된 것이고, 상기 제2 MIS 트랜지스터, 상기 제4 MIS 트랜지스터 및 상기 제6 MIS 트랜지스터는 nMOS 트랜지스터인 정전압 발생 회로.
제15항에 있어서,

상기 제6 MIS 트랜지스터와 병렬로 접속되며, 상기 정전압 출력부의 출력 단자의 전하의 방전을 가속하는 가속 회로를 더 포함하는 정전압 발생 회로.
제18항에 있어서,

상기 가속 회로는, 분압 저항과, 그 분압 저항으로부터의 출력 전압을 게이트에 입력시키는 MIS 트랜지스터를 병렬로 접속하여 구성되는 정전압 발생 회로.
비트선과 워드선이 서로 교차하도록 배치함과 함께, 그 교차부에 전류 판독 형의 메모리 셀이 배치된 메모리 셀 어레이와,

상기 비트선으로부터의 전류를 검지하여 증폭하는 감지 증폭기와,

상기 비트선의 전압의 상한을 규정하는 클램프용 트랜지스터를 포함하며,

청구항 15에 기재된 정전압 발생 회로로부터의 출력 전압을 상기 클램프용 트랜지스터의 게이트에 입력시키도록 구성되는 반도체 기억 장치.
제1 전류 경로, 제2 전류 경로 및 제3 전류 경로를 구비하고,

상기 제1 전류 경로는, 다이오드 접속된 제1 도전형의 제1 MIS 트랜지스터와, 제2 도전형의 제2 MIS 트랜지스터와, 제1 저항을 직렬로 접속하여 구성되며,

상기 제2 전류 경로는, 상기 제1 MIS 트랜지스터와 전류 미러 접속된 제1 도전형의 제3 MIS 트랜지스터와, 다이오드 접속된 제2 도전형의 제4 MIS 트랜지스터를 직렬로 접속하여 구성되며,

상기 제3 전류 경로는, 상기 제1 MIS 트랜지스터와 전류 미러 접속된 제1 도전형의 제5 MIS 트랜지스터로 구성되며,

상기 제2 MIS 트랜지스터의 게이트 및 상기 제4 MIS 트랜지스터의 게이트는 서로 접속되어 있음과 함께,

상기 제3 전류 경로에는, 상기 제4 MIS 트랜지스터의 상호 컨덕턴스보다 낮은 상호 컨덕턴스를 갖고 또한 다이오드 접속된 제6 MIS 트랜지스터로 구성되는 정전압 출력부가 접속되어 있는 것을 특징으로 하는 정전압 발생 회로.
제21항에 있어서,

상기 제1 저항의 저항값은, 제2 MIS 트랜지스터의 온 저항보다 큰 정전압 발생 회로.
제21항에 있어서,

상기 제1 MIS 트랜지스터, 상기 제3 MIS 트랜지스터 및 상기 제5 MIS 트랜지스터는 pMOS 트랜지스터로서 그 소스가 전원 전압에 접속된 것이고, 상기 제2 MIS 트랜지스터, 상기 제4 MIS 트랜지스터 및 상기 제6 MIS 트랜지스터는 nMOS 트랜지스터인 정전압 발생 회로.
제21항에 있어서,

상기 제6 MIS 트랜지스터와 병렬로 접속되며, 상기 정전압 출력부의 출력 단자의 전하의 방전을 가속하는 가속 회로를 더 포함하는 정전압 발생 회로.
제24항에 있어서,

상기 가속 회로는, 분압 저항과, 그 분압 저항으로부터의 출력 전압을 게이트에 입력시키는 MIS 트랜지스터를 병렬로 접속하여 구성되는 정전압 발생 회로.
비트선과 워드선이 서로 교차하도록 배치함과 함께, 그 교차부에 전류 판독 형의 메모리 셀이 배치된 메모리셀 어레이와,

상기 비트선으로부터의 전류를 검지하여 증폭하는 감지 증폭기와,

상기 비트선의 전압의 상한을 규정하는 클램프용 트랜지스터를 포함하며,

청구항 21에 기재된 정전압 발생 회로로부터의 출력 전압을 상기 클램프용 트랜지스터의 게이트에 입력시키도록 구성되는 반도체 기억 장치.
제1 전류 경로, 제2 전류 경로 및 제3 전류 경로를 구비하고,

상기 제1 전류 경로는, 다이오드 접속된 제1 도전형의 제1 MIS 트랜지스터와, 제2 도전형의 제2 MIS 트랜지스터와, 제1 저항을 직렬로 접속하여 구성되며,

상기 제2 전류 경로는, 상기 제1 MIS 트랜지스터와 전류 미러 접속된 제1 도전형의 제3 MIS 트랜지스터와, 다이오드 접속된 제2 도전형의 제4 MIS 트랜지스터를 직렬로 접속하여 구성되며,

상기 제3 전류 경로는, 상기 제1 MIS 트랜지스터와 전류 미러 접속된 제1 도전형의 제5 MIS 트랜지스터로 구성되며,

상기 제2 MIS 트랜지스터의 게이트 및 상기 제4 MIS 트랜지스터의 게이트는 서로 접속되어 있음과 함께,

상기 제3 전류 경로에는, 다이오드 접속된 제6 MIS 트랜지스터로 구성되는 정전압 출력부가 접속되고, 상기 제3 전류 경로를 흐르는 제3 전류는 상기 제2 전류 경로를 흐르는 제2 전류보다 크게 설정된 것을 특징으로 하는 정전압 발생 회로.
제27항에 있어서,

상기 제1 저항의 저항값은 제2 MIS 트랜지스터의 온 저항보다 큰 정전압 발생 회로.
제27항에 있어서,

상기 제1 MIS 트랜지스터, 상기 제3 MIS 트랜지스터 및 상기 제5 MIS 트랜지스터는 pMOS 트랜지스터로서 그 소스가 전원 전압에 접속된 것이고, 상기 제2 MIS 트랜지스터, 상기 제4 MIS 트랜지스터 및 상기 제6 MIS 트랜지스터는 nMOS 트랜지스터인 정전압 발생 회로.
제27항에 있어서,

상기 제6 MIS 트랜지스터와 병렬로 접속되며, 상기 정전압 출력부의 출력 단자의 전하의 방전을 가속하는 가속 회로를 더 포함하는 정전압 발생 회로.
제30항에 있어서,

상기 가속 회로는, 분압 저항과, 그 분압 저항으로부터의 출력 전압을 게이트에 입력시키는 MIS 트랜지스터를 병렬로 접속하여 구성되는 정전압 발생 회로.
비트선과 워드선이 서로 교차하도록 배치함과 함께, 그 교차부에 전류 판독 형의 메모리 셀이 배치된 메모리 셀 어레이와,

상기 비트선으로부터의 전류를 검지하여 증폭하는 감지 증폭기와,

상기 비트선의 전압의 상한을 규정하는 클램프용 트랜지스터를 포함하며,

청구항 27에 기재된 정전압 발생 회로로부터의 출력 전압을 상기 클램프용 트랜지스터의 게이트에 입력시키도록 구성되는 반도체 기억 장치.