JPH0376097A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は不揮発性半導体記憶装置に関するものである。

（従来の技術及び発明が解決しようとする課題）従来、
不揮発性半導体記憶装置として、フローティングゲート
を有し、アバランシェインジェクションによりフローテ
ィングゲート中に電子を注入してメモリセルに情報を記
憶するＥＦＲＯＭが知られている。ＥＦＲＯＭは、書き
込まれたメモリセルの閾値電圧が紫外線による消去状態
のメモリセルの閾値電圧より高くなることを利用し、メ
モリセルのドレインを所定電位にバイアスし、メモリセ
ルに電流が流れるか否かを判断してメモリセルの記憶デ
ータを読み出すようにしたものである。第６図に従来の
ＣＭＯＳ構戊のＨＦＲＯＭを示す。第６図において、ｐ
ＸｎＸｍ個の各メモリセルＭＣ１ｊ（ｉ−１，−・＃、
ｊ−１．−ｍｘｎ）はドレインが列線ＢＬ、にソースが
接地線に、コントロールゲートが行線ＷＬ、に接続され
る。そしてｎＸｍ本の列線ＢＬ、（ｊ＝１．−ｍＸｎ）
はカラムゲートトランジスタＪ　　（ｔ−１，・・・ｍ
）ｇｌ　（ｉ−１，・・・ｎ）を介してバイアス回路１
０、ノードＮ１に接続され、２本の行線ＷＬ、（ｉ−１
、・・・ρ）のうち行アドレスに対応した１本の行線が
行デコーダＤＥＲにより選択的に駆動される。

またカラムゲートトランジスタｈ１”Ｉのうち、カラム
アドレスに対応したそれぞれ１個のカラムゲートトラン
ジスタのゲート電極が列デコーダＤＥｏにより選択的に
駆動される。

バイアス回路１０はノードＮｌ、Ｎ２と、インバータＩ
ＮＶ１．ＩＮＶ２と、Ｎチャネルトランジスタ（以下、
トランジスタともいう）Ｔ４゜Ｔ８と、Ｐチャネル負荷
トランジスタ（以下、トランジスタともいう）Ｔ９とか
ら構成され、選択されたメモリセルＭＣ１ｊのドレイン
電極が接続されている列線ＢＬ、の電位をバイアスする
。又、このバイアス回路１０の出力となるノードＮ２の
電位は選択されたメモリセルＭＣＩｊのデータに応答し
て振幅する。

バイアス回路１０において、カラムゲートトランジスタ
により選択された列線ＢＬ、を零Ｖから第１の所定値ま
で急速充電してメモリセルＭＣ，。

Ｊ の読み出し速度を速くするために、ノードＮ１と電源（
ｔｓ圧値ｖ０゜）の間にトランジスタＴ４が接続される
。なお上記第１の所定値は、選択されたメモリセルＭＣ
１ｊが消去状態の時の列線ＢＬｊのバイアスされた平衡
電位を示す。

トランジスタＴ４のゲート電極は、Ｐチャネルトランジ
スタＴＩ、Ｔ２、及び閾値電圧がほぼ零■近傍のＮチャ
ネルトランジスタＴ３から構成されるインバータＩＮＶ
Ｉの出力端に接続される。

トランジスタＴ１のゲート電極にチップコントロール信
号ｅｌ零が付加されており、このチップコントロール信
号ＣＥ＊は半導体メモリチップが選択状態の時に零ｖ１
非選択状態の時に電源電圧Ｖ　　（−５Ｖ）の値を取る
。又、トランジスタＣ Ｔ２及びＴ３のゲート電極はノードＮ１に接続される。

モしてノードＮ１の電位が上記第１の所定値以下のとき
はトランジスタＴ４を導通させ、ノードＮ１の電位が第
１の所定値を超えるときはトランジスタＴ４を非導通に
するようにインバータＩＮＶ１の出力が設定される。

又、ノードＮ１はＮチャネルトランジスタＴ８を介して
ノードＮ２に接続される。このトランジスタＴ８のゲー
ト電極は、ＰチャネルトランジスタＴ５．Ｔ６及び閾値
電圧が零Ｖ近傍のＮチャネルトランジスタＴ７から構成
されるインバータ１ＮＶ２の出力端に接続される。トラ
ンジスタＴ５のゲート電極にトランジスタＴ１と同様に
チツブコントロール信号ＣＥ＊が付加されている〇トラ
ンジスタＴ６及びＴ７のゲート電極はノードＮ１に接続
される。そしてノードＮ１の電位が、第２の所定値以下
のときにトランジスタＴ８を導通させるようにインバー
タＩＮＶ２の出力が設定される。なお上記第２の所定値
は、選択されたメモリセルＭＣが書込み状態の峙の列線
ＢＬｊのｊ バイアスされた平衡電位を示し、第１の所定値よりも大
きい（例えば０．ＩＶ径程度。又、トランジスタＴ９は
ノードＮ２と電源との間に接続され、このトランジスタ
Ｔ９のゲート電極はノードＮ２に接続されている。

このようなバイアス回路１０の出力であるノードＮ２の
電位は、選択されたメモリセルＭＣ１ｊが消去状態の時
、ロウレベルＶｔ、　　（例えば、ＩＶ径程度となり、
選択されたメモリセルＭＣ１ｊが書込み状態の時ハイレ
ベルＶ　　（−Ｖ　　−ＩＶＴ、、、ｌ）Ｈｃｃ となる。ここでｖＴＨＰはトランジスタＴ９の閾値を表
す。このノードＮ２の電位は、後述の基準電位発生回路
６０から出力される基準電位ＶＲと比較され、その結果
は一般的に出力バッファ回路（図示せず）を介して外部
にメモリセルＭＣ，の記憶データとして出力される。

基準電位発生回路６０はメモリセルＭＣ，、と同Ｊ じトランジスタサイズのリファレンスセルＲＭＣと、Ｎ
チャネルトランジスタＴｌｌ、Ｔ１２と、バイアス回路
６５とを有している。リファレンスセルＲＭＣはゲート
電極が電源に、ソース電極が接地線に、ドレイン電極が
直列に接続されたトランジスタＴｌｌ、Ｔ１２を介して
バイアス回路６５に接続される。トランジスタＴ１１．
Ｔ１２はそれぞれカラムゲートトランジスタｈ１２ｇｊ
と同じトランジスタサイズで構成されている。又バイア
ス回路６５は、トランジスタＴ９よりも導通抵抗が小さ
いＰチャネル負荷トランジスタＴ１０をトランジスタＴ
９の代りに用いた以外はバイアス回路１０と同一の構成
となっており、対応するインバータとトランジスタには
同一の符号が付されている。なお、ノードＮ１にはノー
ドＮ３が対応し、ノードＮ２にノードＮ４が対応する。

バイアス回路６５の出力であるノードＮ４の電位、すな
わち基準電位ＶＲは、バイアス回路１０の出力となるノ
ードＮ２のハイレベルＶｎとロウレベルＶｔ、の中間電
位となるように設定される。ノードＮ２の電位と基準電
位ＶＲは、Ｐチャネルトランジスタ７１Ｂ、Ｔ１４．Ｔ
１５及びＮチャネルトランジスタＴ１６．７１７から構
成されるカレントミラー形差動増幅器３０のトランジス
タＴ１４．Ｔ１５のゲート電極にそれぞれ人力されセン
スされる。そして、ノードＮ２の電位が基準電位ｖＲよ
りも高い時には差動増幅器３０の＊ 出力Ｄ　は低電位となり、低い時には出力り本は高電位
となって出力バッフ７回路を介して外部に出力される。

なお、差動増幅器３０のトランジスタＴ１３のゲート電
極にはチップコントロール７２号５１本が付加されてい
る。このチップコントロール信号ｃｉ本は半導体メモリ
チップが選択状態の時に零Ｖとなってセンス動作を可能
・とじ、非遣択状態の時に電源電圧Ｖ　となってバイア
ス回路Ｃ １０，６５及び差動増幅器３０からなるセンスアンプ回
路に流れる電流を低減させる働きをする。

このように構成された従来の半導体記憶装置においては
、バイアス回路１０の負荷トランジスタＴ９とバイアス
回路６５の負荷トランジスタＴ１０の導通抵抗が異なる
ため、電源電圧Ｖ　がＣ 変動したときに誤動作しやすいという問題がある。

これを第７図及び第８図を参照して説明する。第７図は
負荷トランジスタＴ９及びＴＩＯの負Ｑ特性を示してい
る。第７図において消去状態のメモリセルに流れる電流
をＩｃｃｌｌとすると、選択されたメモリセルが導通状
態のときのノードＮ２の電位はロウレベルＶｔ、となり
（グラフＩ１１参照）、ノードＮ４の電位（基準電位）
はＶＲとなる（グラフρ３参照）。また選択されたメモ
リセルが非導通状態のときのノードＮ２の電位はハイレ
ベルｖＨまで充電され、トランジスタＴ９を流れる電流
は０μＡとなる（グラフル１参照）。電源のノイズ成分
により、電源電圧が接地電位に対してプラス方向に変動
した場合、インバータＩＮＶ２の出力電位は、電源電圧
と同様にプラス方向に変動する。選択されたメモリセル
が書込み状態のとき、ノードＮ１及び選択された列線は
上記第２の所定電位まで充電されており、トランジスタ
Ｔ８が非導通状態となる電位で、インバータＩＮＶ２の
出力電位は安定している。さらにノードＮ２は負荷トラ
ンジスタＴ９により、ハイレベルＶｎまで充電されてい
る。このとき電源に前述のノイズが発生するとトランジ
スタＴ８が導通状態となり、ノードＮ１及び列線を充電
するためトランジスタＴ８を介してノードＮ２からノー
ドＮ１へ電流が１１μＡ流れる。基準電位発生回路のバ
イアス回路６５も同じ構成となっているため、電源に前
述のノイズが発生するとバイアス回路６５のインバータ
ＩＮＶ２の出力電位が上昇し、ノードＮ４からノードＮ
３へＩｔμＡの電流が流れる。電源Ｖ　がＶ　′に上昇
したときの負荷トランジスタＣＣＣＣ Ｔ９及びＴＩＯの負荷特性を第７図の一点鎖線グラフｊ
ｌ１２．Ｎ４に示す。前述したように電源にノイズが生
じて電源電圧がＶ　からＶ　′へ上昇すｃｃ　　　　　
　　ｃｃ ると、トランジスタＴ８を介してノードＮ２及びノード
Ｎ４からｌｌμＡの電流がリークするため、ノードＮ２
の電位はＶｕからＶｌへ変化し、ノードＮ４の電位はＶ
ＲからＶ２へと変化する。この結果ノードＮ２の電位は
ノードＮ４の基準電位より低くなり、差動増幅器３０の
出力信号Ｄ＊は“Ｏ”レベルから“１”レベルへと変化
し、誤ったデータを出力してしまう。第８図に電源に時
刻Ｔ１でノイズが生じたときの各ノードの電位変化を示
す。電源の電位は時刻Ｔ１から時刻Ｔ４の間、ノイズに
よって最大Ｖ　′の電位まで上昇する。

Ｃに のためノードＮ２の電位はｖＨから低下し、ノードＮ４
の電位はＶＲから上昇し、時刻Ｔ２で、ノードＮ２の電
位とノードＮ４の電位が逆転してカレントミラー形差動
増幅器の出力Ｄ＊′は“０″レベルから“１”レベルへ
と変化する。そして１．７刻Ｔ２から時刻Ｔ３の間カレ
ントミラー形差動増幅器の出力が“１”レベルになり、
この間外部へ誤ったデータが出力され、ＥＦＲＯＭが誤
動作してしまう問題が生じる。

第９図にＥＦＲＯＭの他の従来例を示す。このＥＦＲＯ
Ｍは、第６図に示すＥＦＲＯＭにおいて、バイアス回路
６５をバイアス回路６５Ａに置換えるとともにリファレ
ンスセルＲＭＣのゲート電極に定電位を付加する定電位
発生回路６８を新たに設けたものである。バイアス回路
６５Ａは第６図に示すバイアス回路６５において、負倚
トランジスタＴＩＯをバイアス回路１０の負荀トランジ
スタＴ９と同じトランジスタサイズの負荷トランジスタ
Ｔ１０′に置換えたものである。

定電位発生回路６８は直列に接続したＮチャネルトラン
ジスタＴ１８．Ｔ１９．Ｔ２０．Ｔ２１から構成される
。なお、トランジスタ７１８だけが負の閾値電圧を有す
るデイブリジョン形である。

トランジスタ７１８のドレイン電極が電源に接続され、
ゲート電極とソース電極がトランジスタＴ１９のドレイ
ン電極及びゲート電極に接続される。又トランジスタＴ
２０のゲート電極はトランジスタＴ１９のソース電極に
接続されるとともにトランジスタＴ２０のドレイン電極
に接続される。

トランジスタＴ２１のゲート電極にはチップコントロー
ル信号ＣＥ＊の反転信号ＣＥ＊が入力され、ソース電極
に接地電位が付加される。トランジスタＴ１８のゲート
電極及びソース電極とトランジスタＴ１９のドレイン電
極及びゲート電極が接続されたノードの電位が定電位発
生回路６８の出力としてリファレンスセルＲＭＣのゲー
ト電極に付加される。

このように構成されたＥＦＲＯＭにおいては、ノードＮ
４の電位を第６図に示すＥＦＲＯＭと同様にバイアス回
路１０の出力であるノードＮ２の振幅の中間電位に設定
するには、定電位発生回路６８の１［位をコントロール
し、リファレンスセルＲＭＣに流れる電流を所定の値に
設定することにより実現される。第１０図にバイアス回
路１０の負荷トランジスタＴ９及びバイアス回路６５Ａ
の負荷トランジスタＴ１０′の負荷特性を示す。負荷ト
ランジスタＴ９とＴ１０′は同じトランジスタサイズで
あるから同じ負荷特性を示している。トランジスタＴ１
８とＴ１９の導通抵抗を所定の値にして定電位発生回路
６８からリファレンスセルＲＭＣに流れる電流を第１０
図に示す値Ｉ　　′に設定することにより、ノードＮ４
のｅｌｌ 電位をノードＮ２のハイレベルＶＨとロウレベルＶＬの
中間電位ＶＲに設定することができる（グラフｇ５参照
）。ここで前述のように電源にノイズが生じると、ノー
ドＮ２及びノードＮ４の電位は第１０図に示すように、
それぞれｖｌ及びＶ２へと変化するが（グラフｐ５及び
ｇ６参照）、■　の電位はＶ２の電位より高いので差動
増幅器３０の出力信号り本が“１”レベルへと変化する
ことはない。第１１図に第９図に示すＥ　Ｆ　ＲＯＭの
各ノードの時間変化を示す。時刻Ｔ　からＴ４までの間
に電源の電位は上昇するが、ノードＮ２の電位がノード
Ｎ４の電位以下となることはなく、ＥＰＲＯＭは誤った
データを出力することはない。

しかしながら第９−に示すＥＦＲＯＭは、電源電位の上
昇とともに、ノードＮ４の電位がｖｌｌとＶｔ、の中間
電位より高くなってしまうという問題を生じる。第９図
に示す定電位発生回路６８の出力電位は、トランジスタ
Ｔ１８がデプリッション形であってそのゲート電極がソ
ース電極に接続されているため、電源電圧Ｖ　にほとん
ど依イーしなＣ い特性を示し、ノードＮ４の電位の電源電圧依存性は、
第１２図に示すように、書き込まれたメモリセルが選択
されたときのノードＮ２の電源電圧依存性と同じ傾きを
示す。このため電源電圧が５Ｖの時に、基準電位をノー
ドＮ２のハイレベルＶ　とロウレベルＶＬの中間電位に
設定しても電原電圧が５Ｖ以上になると、基準電位はＶ
ｏとＶｌ、の中間電位より高くなる。電源電圧が高くな
ると、一般に出力バッフ７回路のスイッチングにより発
生するノイズも大きくなるため、基準電位とノードＮ２
の電圧との電位差が電源電圧とともに拡大することが望
ましい。このため第９図に示すＥＦＲＯＭにおいては電
源電圧が高くなると、ノイズマージンがなくなるという
問題がある。

第９図に示した定電位発生回路６８の他の例を第１３図
に示す。この他の例の定電位発生回路はＰチャネルトラ
ンジスタＴ２２．Ｔ２３及びデイブリジョン形のＮチャ
ネルトランジスタＴ２４を直列に接続した直列回路から
なっている。トランジスタＴ２２のソース電極は電源に
接続され、ゲート電極にはチップコントール信号ＣＥ’
が付加される。トランジスタ７２３のゲート電極とドレ
イン電極が接続され、この接続されたノードの電位が定
電位発生回路の出力としてリファレンスセルＲＭＣのゲ
ート電極に送られる。なおトランジスタＴ２４のゲート
電極とソース電極は接地線に接続される。この定電位発
生回路は、ノードＮ４の電位が第９図に示すバイアス回
路１０のノードＮ２のハイレベルＶ　とロウレベルＶＬ
の中間型位ＶＲとなるようにトランジスタ７２３及びＴ
２４のトランジスタサイズが設定される。

このように構成された定電位発生回路をリファレンスセ
ルＲＭＣのゲート電極に接続した従来のＥＦＲＯＭにお
いて、ノードＮ４の電位は第１４図に示すように、消去
状態のメモリセルが選択されたときのノードＮ２の電源
電圧依存性と同じ傾きを示す。このため、電源電圧が５
Ｖの特に基弗電位をノードＮ２のハイレベルｖＨとロウ
レベル■Ｌの中間電位に設定しても電源電圧が５Ｖ以上
の時の基準電位はｖＨと■、のψ間電位より低くなり、
やはり第６図に示すＥＦＲＯＭと同様、電源電圧が高く
なるとノイズマージンがな≦なるという問題がある。

本発明は上記問題点を考慮してなされたものであって、
電源電圧が変動しても誤動作することなく、電源電圧の
広い範囲にわたり可及的に広いノイズマージンを有する
半導体記憶装置を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明の半導体記憶装置は、複数個のメモリセルが行列
状に配列されたメモリセルアレイと、このメモリセルア
レイ中のメモリセルを選択的に駆動する行線と、行線に
よって選択的に駆動されたメモリセルからデータを受け
る列線と、この列線と電源との間に接続される第１の負
荷トランジスタを有し列線のバイアス電位を決定する第
１のバイアス手段と、ダミーセルと、このダミーセルの
ドレイン電極と電源との間に接続され第１の負荷トラン
ジスタより小さな負荷抵抗の第２の負荷トランジスタを
有しダミーセルのドレイン電極に印加されるバイアス電
位を決定する第２のバイアス手段と、リファレンスセル
と、このリファレンスセルのドレイン電極と電源との間
に接続され第２の負荷トランジスタとほぼ同じ負荷抵抗
の第３の負荷トランジスタを有しリファレンスセルのド
レイン電極に印加されるバイアス電位を決定する第３の
バイアス手段と、この第３のバイアス手段の出力である
第３の負荷トランジスタの出力電位が第２のバイアス手
段の出力である第２の負荷トランジスタの出力電位と等
しくなるようにリファレンスセルのゲート電極に印加さ
れる電位を制御する制御手段と、第１のバイアス手段の
出力である第１の負荷トランジスタの出力電位と第３の
バイアス手段の出力である第３の負荷トランジスタの出
力電位とを比較し選択的に駆動されたメモリセルの記憶
データを検出するデータ検出手段・とを備えていること
を特徴とする。

又、本発明は、複数個のメモリセルが行列状に配列され
たメモリセルアレイと、このメモリセルアレイ中のメモ
リセルを選択的に駆動する行線と、行線によって選択的
に駆動されたメモリセルからデータを受ける列線と、こ
の列線と電源との間に接続される第１の負荷回路を有し
列線のバイアス電位を決定する第１のバイアス手段と、
リファレンスセルと、このリファレンスセルからデータ
を受けるダミー列線と、このダミー列線と電源との間に
接続される第２の負荷回路を有しリファレンスセルのド
レイン電極に印加されるバイアス電位を決定する第２の
バイアス手段と、リファレンスセルのゲート電極に電圧
を供給する供給手段と、第１のバイアス手段の出力であ
るメモリセルからのデータと第２のバイアス手段の出力
であるリファレンスセルからのデータとを比較してメモ
１ノセルに記憶されているデータを検出するデータ検出
手段とを備えている半導体記憶装置において、供給手段
は、第１の負荷回路よりも負荷抵抗の小さな負荷回路を
第１の負荷回路の代りに列線に接続した場合に、メモリ
セルが導通状態の時の列線に現れる電位の電源電圧依存
性がダミー列線に現れる電位の電源電圧依存性に等しく
なるようにリファレンスセルのゲート電圧を制御するこ
とを特徴とする。

更に本発明の半導体記憶装置は、複数個のメモリセルが
行列状に配列されたメモリセルアレイと、このメモリセ
ルアレイ中のメモリセルを選択的に駆動する行線と、行
線によって選択的に駆動されたメモリセルからデータを
受ける列線と、この列線と電源との間に接続される第１
の負荷回路を有し列線のバイアス電位を決定する第１の
バイアス手段と、第１のリファレンスセルと、この第１
のリファレンスセルからデータを受ける第１のダミー列
線と、この第１のダミー列線と電源との間に接続される
第２の負荷回路を有し第１のリファレンスセルのドレイ
ン電極に印加されるバイアス電位を決定する第２のバイ
アス手段と、第２のリファレンスセルと、この第２のリ
ファレンスセルからデータを受ける第２のダミー列線と
、このダミー列線・と電源との間に接続され第１の負荷
回路よりも負荷抵抗の小さな負荷抵抗の第３の負荷回路
を有し第２のリファレンスセルのドレイン電極に印加さ
れるバイアス電位を決定する第３のバイアス手段と、第
１のダミー列線に現れる電位の電源電圧依存性が第２の
ダミー列線に現れる電位の電源電圧依存性に等しくなる
ように第１のリファレンスセルのゲート電圧を制御する
制御手段と、第１のバイアス手段の出力であるメモリセ
ルからのデータと第２のバイアス手段の出力である第１
のリファレンスセルからのデータを比較してメモリセル
に記憶されているデータを検出するデータ検出手段とを
備えていることを特徴とする。

（作　用） 上述のように構成された本発明の半導体記憶装置によれ
ば、第３の負荷トランジスタの出力電位が第２の負荷ト
ランジスタの出力電位と等しくなるように、リファレン
スセルのゲート電極に印加される電位が制御手段によっ
て制御される。これにより電源電圧が変動しても誤動作
することなく、電源電圧の広い範囲にわたって可及的に
広いノイズマージンを得ることができる。

又、上述のように構成された本発明の半導体記憶装置に
よれば、第１の負荷回路よりも負荷抵抗の小さい負荷回
路を第１の負荷回路の代りに列線に接続した場合に、メ
モリセルが導通状態の時の列線に現れる電位の電源電圧
依存性がダミー列線に現れる電位の電源電圧依存性に等
しくなるようにリファレンスセルのゲート電圧が供給手
段によって制御される。これにより電源電圧が変動して
も誤動作することなく、電源電圧の広い範囲にわたって
可及的に広いノイズマージンを得ることができる。

更に、上述のように構成された本発明の半導体記憶装置
によれば、第１のダミー列線に現れる電位の電源電圧依
存性が第２のダミー列線に現れる電位の電源電圧依存性
に等しくなるように第１のリファレンスセルのゲート電
圧が制御手段によって制御される。これにより電源電圧
が変動しても誤動作することなく、電源電圧の広い範囲
にわたって可及的に広いノイズマージンを得ることがで
きる。

（実施例） 第１図に本発明による半導体記憶装置の第１の実施例を
示す。この実施例の半導体記憶装置は、第６図に示す従
来の半導体記憶装置において、基準電位発生回路６０を
基準電位発生回路２０に置換えたものである。この基準
電位発生回路２０はバイアス回路２２．２４と、差動増
幅器２６と、ＮチャネルトランジスタＴｌｌ、Ｔ１２゜
Ｔｌｌ’　、Ｔ１２’　と、リファレンスセルＲＭ　Ｃ
と、ダミーセルＤＭＣとからなっている。

バイアス回路２２は第６図に示すバイアス回路６５にお
いて、負荷トランジスタＴ１０をＰチャネル負荷トラン
ジスタＴ１００で置換え、ノードＮ４を差動増幅器３０
のトランジスタＴ１５のゲート電極に接続したものであ
る。そして、このバイアス回路２２はノードＮ３とトラ
ンジスタＴ１２．Ｔ１１を介して接続されるリファレン
スセルＲＭＣをバイアスする。バイアス回路２４はバイ
アス回路２２において負荷トランジスタＴ１００をＰチ
ャネル負荷トランジスタＴ１０１に置換えたものと同一
の構成要素からなっている。

なお、バイアス回路２４においては、バイアス回路２２
のノードＮ３．Ｎ４に対応するノードにはそれぞれＮ５
．Ｎ６の符号を付しである。差動増幅器２６はＰチャネ
ルトランジスタＴｌＯ２゜Ｔ１０３．Ｔ１０４、及びＮ
チャネルトランジスタＴ１０５．Ｔ１０６からなるカレ
ントミラー形差動増幅器である。差動増幅器２６におい
て、ゲート電極にチップコントロール信号５１＊が付加
されるトランジスタのソース電極は電源に、ドレイン電
極はトランジスタＴ１０３．Ｔ１０４のソース電極に接
続される。トランジスタＴ１０３のゲート電極はバイア
ス回路２２のノードＮ４に、ドレイン電極はトランジス
タＴ１０５のドレイン電極及びゲート電極並びにトラン
ジスタ１０６のゲート電極に接続される。トランジスタ
１０４のゲート電極はバイアス回路２４のノードＮ６に
接続され、ドレイン電極はトランジスタＴ１０６のドレ
イン電極に接続される。なお、トランジスタＴ１０５及
びＴ１０６のソース電極は接地線に接続される。この差
動増幅器２６は、バイアス回路２２の出力であるノード
Ｎ４の電位と、バイアス回路２４の出力であるノードＮ
６の電位とを比較し、リファレンスセルＲＭＣのコンダ
クタンスを調整する。

ダミーセルＤＭＣはメモリセルＭＣ１ｊと同じ構造、同
じサイズのトランジスタであり、ソース電極が接地線に
、ゲート電極が電源に、ドレイン電極がカラムゲートト
ランジスタｇ、ｈ、と等価なトランジスタＴｌ　１’　
、ＴＩ　２’を介してバイアス回路２４のノードＮ５に
接続されている。

リファレンスセルＲＭＣもダミーセルＤ　Ｍ　Ｃと同様
メモリセルＭＣ１ｊと同じ構造、同じサイズのトランジ
スタであり、ソース電極が接地線に接続され、ゲート電
極が差動増幅器２６のトランジスタＴ１０４とＴ１０６
の中間ノードに接続され、ドレイン電極がカラムゲート
トランジスタｇＩ。

ｈｌと等価なトランジスタＴｌｌ、Ｔ１２を介してバイ
アス回路２２のノードＮ３に接続されている。

次に、基準電位発生回路２０の動作を説明する。

バイアス回路２４の負荷トランジスタＴｌ０Ｉのトラン
ジスタサイズは、ノードＮ６の電位がバイアス回路１０
のノードＮ２のハイレベルｖＨとロウレベルｖＬの中間
電位となるように設定され、又バイアス回路２２の負荷
トランジスタＴ１００のトランジスタサイズはバイアス
回路１０の負荷トランジスタとほぼ同一となるように設
定される。

バイアス回路２４の出力ノードＮ６の電位は、バイアス
回路１０の出力ノードＮ２のハイレベルＶ　とロウレベ
ルｖＬの中間レベルＶＲに設定されているため、バイア
ス回路２２の出力ノードＮ４がノードＮ６の電位より高
いとき、リファレンスセルＲＭＣのゲート電極に接続さ
れている差動増幅器２６の出力電位は上がる。このため
リファレンスセルＲＭＣに流れる電流が増加し、バイア
ス回路２２の出力ノードＮ４の電位が下がり、差動増幅
器２６の出力電位は低下する。最終的にバイアス回路２
２の出力ノードＮ４の電位は、バイアス回路２４の出力
ノードＮ６の電位と等しくなるため、基準電圧発生回路
２０の出力であるノードＮ４の電位はバイアス回路１０
の出力ノードＮ２のハイレベルＶ　とロウレベルｖ１．
の中間型１ 位ＶＲとなる。このようなセンス回路の電源にノイズが
発生したとき、バイアス回路２４のノードＮ６の電位は
、第２図に示すように従来のＥＦＲＯＭにおける基準電
位発生回路６０のノードＮ４と同様に上昇するため、差
動増幅器２６の出力電位は低下する。本実施例において
、電源にノイズが発生した場合のノードＮ２、ノードＮ
４、ノードＮ６の電位の時間変化を第２図に示す。時刻
Ｔ　から時刻Ｔ４の間に電源ｖｃｃが最大ｖｃｃの電圧
まで変動すると、ノードＮ２の電位は■□からＶｌまで
低下し、ノードＮ６の電位は上昇する。ノードＮ６の電
位変化が差動増幅器２６で検出され、リファレンスセル
に流れる電流が変化するまでの遅延時間に対して電源Ｖ
　にノイズが発Ｃ 生している時間が短かいとき、ノードＮ４の電位は第２
図に示すように、時間Ｔ４後に上昇を開始する。負荷ト
ランジスタＴ１００の導通抵抗は、負荷トランジスタＴ
９とほぼ同じに設定されているため、時間Ｔ　からＴ４
までの間ノードＮ４の電位は基準電位発生回路６０Ａの
ノードＮ４の電位変化（第１１図）と同様にＶ２まで低
下する。

この結果Ｖ　の電位はＶｌの電位より低いため、差動増
幅器３０の出力Ｄ＊は“０”レベルのままであり、出力
バッファ回路を介して外部に出力されているデータが反
転することはない。このように本実施例では電源が変動
しても、バイアス回路１０の出力ノードＮ２の電位と基
準電位が反転してメモリセルデータと異なる誤ったデー
タを出力することはない。

また長い期間、電源■　にノイズが生じる場合、Ｃ 第１図に示すように差動増幅器２６の出力とリファレン
スセルＲＭＣのゲート電極との間に時定数がτとなる抵
抗Ｒと容量Ｃを接続することにより、ノイズの発生して
いる間リファレンスセルＲＭＣのゲート電圧がほとんど
変動しないように設定する。電源Ｖ　にノイズが生じて
いる所定期間リフＣ アレンスセルＲＭＣのゲート電極の電位が一定であれば
、バイアス回路２２の出力ノードＮ２の電位は基準電位
発生回路６０ＡのノードＮ４と同様にＶ　まで低下し、
■２の電位は■１の電位より低いため差動増幅器３０の
出力り本は“Ｏ°レベルのままとなる。

第３図に本実施例の半導体記憶装置のノードＮ２及びノ
ードＮ４の電源電圧依存性を示す。前述したように、本
実施例ではダミーセルＤＭＣに流れる電流量が消去状態
の選択されたメモリセルＭＣ，に流れる電流量と等しく
、負荷トランジスタＴ１０１の導通抵抗を小さくするこ
とによりノードＮ６の電位がノードＮ２のハイレベルＶ
Ｉ＋とロウレベルＶ　の中間電位となるように設定され
ている。このため第２図に示すように電源電圧が変化し
ても、バイアス回路２４の出力ノードＮ６の電位はバイ
アス回路１０の出力ノードＮ２のハイレベルｖＨとロウ
レベルＶｔ、の中間電位となる。

差動増幅器２６の出力信号によりリファレンスセルのコ
ンダクタンスを制御しているため、バイアス回路２２の
出力ノードＮ４の電位はノードＮ６の電位と等しくなり
、第２図に示すように電源電圧が変化しても、バイアス
回路１０の出力ノードＮ２のハイレベルＶｎとロウレベ
ルＶＬの中間電位となる。電源電圧が高くなり、出力バ
ッファ回路が切り換るとき発生する電源ノイズが大きく
なっても、本実施例では、基準電位と、バイアス回路１
０の出力ノードＮ２との電位差は、選択されたメモリセ
ルＭＣ１ｊが書き込み状態でも消失状態でも拡大するの
で誤動作することはない。

さらに、メモリセルＭＣ１ｊのデータ読み出しが可能な
理論的に最低の電源電圧Ｖ　　　は第６図ｃｅＩＩＩ　
ｎ 及び第９図に示す従来の半導体記憶装置では第１２図お
よび第１３図に示すようにｖｌｌまたはＶＬとノードＮ
４の電位が等しくなる。ノードＮ２の電位がハイレベル
ｖ１（かロウレベルＶＬに変化する最低の電源電圧ＶＡ
より約１Ｖ程度高くなる。しかしながら、本実施例にお
いては、■　　　は第３図に示すＶＡの電圧にほぼ等し
い。

ｃＩｌＩｎ したがって本実施例の半導体記憶装置の読み出し可能な
電源電圧の範囲は広い。

なお第１図の実施例では、時定数τを決定する抵抗Ｒと
容１ｉｃ１を差動増幅器２６の出力に接続してノイズが
発生してもリファレンスセルＲＭＣに流れる電流がほと
んど変化しないよう設定しているが、バイアス回路２２
のノードＮ３にキャパシタを接続してリファレンスセル
ＲＭＣの電流量が変化しても、バイアス回路２２のノー
ドＮ３の電位が急速に変化しないように設定し、所定の
期間ノードＮ４の電位上昇を抑えるように設定してもよ
い。

第４図に本発明による半導体記憶装置の第２の実施例を
示す。この実施例の半導体記憶装置は第１図に示す半導
体記憶装置において、ダミーセルＤＭＣの代りに２個の
ダミーセルＤＭＣ，（ｉ−１、・・・ＩＩ）を、抵抗Ｒ
及び容量ｃ、の代りにダミー行線ＤＷＬ及びｍＸｎ個の
ダミー容量用セルＷＤ　ｌ（ｉ　−１、・・・ｍ　Ｘ　
ｎ　）を使用するとともに、新たにρ個のダミー容量用
セルＤＤ、（ｉ−１゜・・・ｐ）を設けたものである。

各ダミーセルＤＭＣ，はドレイン電極がトランジスタＴ
１１′及びＴ１２′を介してバイアス回路２４のノード
Ｎ５に接続され、ゲート電極が行線ＷＬ、に、ソース電
極が接地線に接続される。各ダミー容量用セルＤＤ、は
ドレイン電極がリファレンスセルＲＭＣのドレイン電極
とともにトランジスタＴ１１及びＴ１２を介してバイア
ス回路２２のノードＮ３に接続され、ゲート電極が行線
ＷＬ、に接続される。しかし、ソース電極は接地されず
にフローティング状態にされる。又各ダミー容量用セル
ＷＤ１　（ｉ−１，−ｍｘｎ）は、ゲート電極かりファ
レンスセルＲＭＣのゲート電極とともにダミー行線ＤＷ
Ｌを介して差動増幅器２６の出力端に接続され、ソース
電極が接地線に接続される。

しかしドレイン電極はフローティング状態にされる。

このように構成された本実施例の半導体記憶装置におい
ては、データ読み出し時には、行アドレスに対応して選
択される行線ＷＬ、にゲート電極が接続されたダミーセ
ルＤＭＣ，のみが導通状態となり、他のダミーセルＤＭ
Ｃ、（ｊ　＃　ｉ　）は非導通状態となる。これにより
、トランジスタＴ１２′及びＴ１１′を介してダミーセ
ルＤＭＣ，に流れる電流は第１図に示す実施例の１個の
ダミーセルＤＭＣに流れる電流に等しく、バイアス回路
２４のノードＮ６の電位は第１図に示す実施例のバイア
ス回路２４のノードＮ６の電位に等しい。又、リファレ
ンスセルＲＭＣのドレイン電極にｇ個のダミー容量用セ
ルＤＤｉ　（ｉ−１゜・・・ｇ）が接続されることによ
りリファレンスセルＲＭＣに流れる電流が変化しても、
バイアス回路２２のノードＮ３の電位は急激に変化せず
、第１図に示す実施例でバイアス回路２２のノードＮ３
にキャパシタを接続したのと同じ効果を得ることができ
る。なお、ソース電極がフローティング状態にされたダ
ミー容量用セルＤＤ、の代りにソースミ極が接地され、
閾値電圧の高いセルを使用しでも同じ効果を得ることが
できる。

又、ｍｘｎ個のダミー容量用セルＷＤ、＜ｊ−１、・・
・ｍｘｎ）のゲート電極がダミー行線ＤＷＬを介して差
動増幅器２６の出力端に接続されていることにより、ダ
ミー行線ＤＷＬの抵抗とｍＸｎ個のダミー容量用セルＷ
Ｄ、のゲート電極の容量を、第１図に示す抵抗Ｒと容量
Ｃ１によって決まる時定数と同じ時定数が得られるよう
に選定すれば第１の実施例の半導体記憶装置と同様の効
果を得ることができる。なお、このダミー容量用セルＷ
Ｄ、の代りに、ドレイン電極が列線ＢＬ、に接Ｊ　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　Ｊ続された閾値電圧の高い使用ダミー容量用セルを使
用しても良い。

更に、リファレンスセルＲＭＣ及びρ個のダミー容量用
セルＤ　Ｄ　１（１−１、・・・ρ）と、ｇ個のダミー
セルＤ　Ｍ　Ｃ１（１−１、・・・（１）と、ｍｘｎ個
のダミー容量用セルＷＤ、（ｊ−１，−’ｍＸｎ）とを
メモリセルアレイ内に配置することにより、プロセスに
よるダミーセルＤＭＣ，及びダミー容量用セルＤＤ、、
ＷＤｊ並びにリファレンスセルＲＭＣのチャネル幅やチ
ャネル長の変動をメモリセルアレイ内のメモリセルと同
一にすることができ、プロセスマージンを拡大すること
ができる。

第１図に示す実施例の半導体記憶装置の差動増幅器２６
の他の例を第５図に示す。この他の例の差動増幅器は、
閾値電圧が負のデブリションタイプのＮチャネルトラン
ジスタＴ２Ｏ１，Ｔ２Ｏ２゜Ｔ２Ｏ５、及び閾値電圧が
ほぼＯＶ近傍のＮチャネルトランジスタ７２０３．Ｔ２
Ｏ４、ＮチャネルトランジスタＴ２Ｏ６により構成され
る。トランジスタＴ２Ｏ３のゲート電極は、第１図に示
す実施例のバイアス回路２２のノードＮ４に接続され、
トランジスタＴ２Ｏ４のゲート電極は、第１図に示す実
施例のバイアス回路２４のノードＮ６に接続される。又
、トランジスタＴ２Ｏ２のゲート電極は抵抗Ｒを介して
第１図に示す実施例のリファレンスセルＲＭＣのゲート
電極に接続される。

このような構成の差動増幅器はＣＭＯＳカレントミラー
形増幅器に比べて応答性が良いという利点があり、バイ
アス回路２２のノードＮ４の電位がすみやかに安定する
。

なお、差動増幅器２には一般に電圧差動形増幅器として
知られる差動増幅器を使用することもｎＩ能であり、す
べて本発明の範鴫に入るものである。

またメモリセルアレイの構成、バイアス回路方式、差動
増幅器３０が上記実施例と異なる場合も、基準電位発生
回路が上記実施例で述べた構成となっていれば同様の効
果が得られることは言うまでもない。

上記実施例の基準電位発生回路のダミーセル及びリファ
レンスセルはメモリセルと同じ構造で、同じトランジス
タサイズであるため、プロセスによりメモリセルのコン
ダクタンスや閾値が変動しても同じようにダミーセル及
びリファレンスセルのコンダクタンスも変動する。又、
ダミーセルとリファレンスセルをバイアスするバイアス
回路はメモリセルのバイアス回路の複製回路であるため
、上記実施例においては、プロセスによりトランジスタ
のコンダクタンスや閾値が変動しても安定して動作する
という利点がある。

〔発明の効果〕

本発明によれば、ノイズによって電源電圧が変動しても
誤動作することがなく、電源電圧の広い範囲にわたって
広いノスイマージンを有するという効果を得ることがで
きる。

【図面の簡単な説明】

第１図は本発明の半導体記憶装置の第１の実施例を示す
回路図、第２図は第１図に示す実施例において電源電圧
が変化したときの各内部ノードの電圧変化を示すグラフ
、第３図は第１図に示す実施例の各内部ノードの電源電
圧依存性を示すグラフ、第４図は本発明の半導体記憶装
置の第２の実施例を示す回路図、第５図は本発明にかか
る。差動増幅器の他の例を示す回路図、第６図は従来の
半導体記憶装置の回路図、第７図は第６図に示す従来の
半導体記憶装置におけるバイアス回路の出力ノード電位
と負荷トランジスタを流れる電流との関係を示すグラフ
、第８図は第６図に示す従来の半導体記憶装置において
電源電圧が変動したときの各内部ノードの電圧変化を示
すグラフ、第９図は従来の半導体記憶装置の回路図、第
１０図は第９図に示す従来の半導体記憶装置におけるバ
イアス回路の出力ノード電位と負荷トランジスタを流れ
る電流との関係を示すグラフ、第１１図は第９図に示す
従来の半導体記憶装置において電源電圧が変動したとき
の各内部ノードの電圧変化を示すグラフ、第１２図は第
９図に示す従来の半導体記憶装置の各内部ノードの電源
電圧依存性を示すグラフ、第１３図は第９図に示す従来
の半導体記憶装置にかかる定電位発生回路の他の例を示
す回路図、第１４図は第１３図に示す定電位発生回路を
用いた場合の半導体記憶装置の各内部ノードの電源電圧
依存性を示すグラフである。 ＭＣ１ｊ（ｉ　＝１．−ｆｌ　、　ｊ−１，−ｍｘｎ）
　−・−メモリセル、ＤＥ　　・・・列デコーダ、ＤＥ
Ｒ・・・行デコーグ、ＷＬ、（ｉ−１，・・・ｐ）・・
・行線、ＢＬ。 ｌ　　　　　　　　　　　　　　　　　　　　　　　　
　　　　Ｊ（ｊ−１，・・・ｍＸｎ）・・・列線、ＤＭ
Ｃ・・・ダミーセル、ＲＭＣ・・・リファレンスセル、
１０．　２２゜２４・・・バイアス回路、２６．３０・
・・差動増幅器。

Claims (1)

1. 【特許請求の範囲】 １、複数個のメモリセルが行列状に配列されたメモリセ
   ルアレイと、このメモリセルアレイ中のメモリセルを選
   択的に駆動する行線と、行線によって選択的に駆動され
   たメモリセルからデータを受ける列線と、この列線と電
   源との間に接続される第１の負荷トランジスタを有し前
   記列線のバイアス電位を決定する第１のバイアス手段と
   、ダミーセルと、このダミーセルのドレイン電極と電源
   との間に接続され前記第１の負荷トランジスタより小さ
   な負荷抵抗の第２の負荷トランジスタを有し前記ダミー
   セルのドレイン電極に印加されるバイアス電位を決定す
   る第２のバイアス手段と、リファレンスセルと、このリ
   ファレンスセルのドレイン電極と電源との間に接続され
   前記第１の負荷トランジスタとほぼ同じ負荷抵抗の第３
   の負荷トランジスタを有し前記リファレンスセルのドレ
   イン電極に印加されるバイアス電位を決定する第３のバ
   イアス手段と、この第３のバイアス手段の出力である第
   ３の負荷トランジスタの出力電位が前記第２のバイアス
   手段の出力である第２の負荷トランジスタの出力電位と
   等しくなるように前記リファレンスセルのゲート電極に
   印加される電位を制御する制御手段と、前記第１のバイ
   アス手段の出力である第１の負荷トランジスタの出力電
   位と前記第３のバイアス手段の出力である第３の負荷ト
   ランジスタの出力電位とを比較し前記選択的に駆動され
   たメモリセルの記憶データを検出するデータ検出手段と
   を備えていることを特徴とする半導体記憶装置。 ２、前記第１のバイアス手段は、電流通路の一端が前記
   列線に接続される第１のトランスファゲートトランジス
   タと、前記列線の電圧に応答し前記第１のトランスファ
   ゲートトランジスタのゲート電圧を制御する第１のイン
   バータ回路と、前記第１のトランスファゲートトランジ
   スタの電流通路の他端と電源間に接続された第１の負荷
   トランジスタとを有し、 前記第２のバイアス手段は電流通路の一端が前記ダミー
   セルのドレイン電極に接続される第２のトランスファゲ
   ートトランジスタと、前記ダミーセルのドレイン電圧に
   応答して前記第２のトランスファゲートトランジスタの
   ゲート電圧を制御する第２のインバータ回路と、前記第
   ２のトランスファゲートトランジスタの電流通路の他端
   と電源との間に接続され前記第１の負荷トランジスタよ
   りも負荷抵抗の小さな第２の負荷トランジスタとを有し
   、 前記第３のバイアス手段は電流通路の一端が前記リファ
   レンスセルのドレイン電極に接続される第３のトランス
   ファゲートトランジスタと、前記リファレンスセルのド
   レイン電圧に応答して前記第３のトランスファゲートト
   ランジスタのゲート電圧を制御する第３のインバータ回
   路と、前記第３のトランスファゲートトランジスタの電
   流通路の他端と電源との間に接続され前記第１の負荷ト
   ランジスタの負荷抵抗にほぼ等しい負荷抵抗の第３の負
   荷トランジスタとを有していることを特徴とする請求項
   １記載の半導体記憶装置。 ３、前記第２及び第３のインバータ回路は、前記第１の
   インバータ回路の複製回路であり、前記第２及び第３の
   トランスファゲートトランジスタは前記第１のトランス
   ファゲートトランジスタの複製トランジスタであり、か
   つ前記ダミーセル及びリファレンスセルは前記メモリセ
   ルの複製トランジスタであることを特徴とする請求項２
   記載の半導体記憶装置。 ４、複数個のメモリセルが行列状に配列されたメモリセ
   ルアレイと、このメモリセルアレイ中のメモリセルを選
   択的に駆動する行線と、行線によって選択的に駆動され
   たメモリセルからデータを受ける列線と、この列線と電
   源との間に接続される第１の負荷回路を有し前記列線の
   バイアス電位を決定する第１のバイアス手段と、リファ
   レンスセルと、このリファレンスセルからデータを受け
   るダミー列線と、このダミー列線と電源との間に接続さ
   れる第２の負荷回路を有し前記リファレンスセルのドレ
   イン電極に印加されるバイアス電位を決定する第２のバ
   イアス手段と、前記リファレンスセルのゲート電極に電
   圧を供給する供給手段と、前記第１のバイアス手段の出
   力であるメモリセルからのデータと前記第２のバイアス
   手段の出力であるリファレンスセルからのデータとを比
   較して前記メモリセルに記憶されているデータを検出す
   るデータ検出手段とを備えている半導体記憶装置におい
   て、 前記供給手段は、前記第１の負荷回路よりも負荷抵抗の
   小さな負荷回路を前記第１の負荷回路の代りに前記列線
   に接続した場合に、前記メモリセルが導通状態の時の前
   記列線に現れる電位の電源電圧依存性が前記ダミー列線
   に現れる電位の電源電圧依存性に等しくなるように前記
   リファレンスセルのゲート電圧を制御することを特徴と
   する半導体記憶装置。 ５、複数個のメモリセルが行列状に配列されたメモリセ
   ルアレイと、このメモリセルアレイ中のメモリセルを選
   択的に駆動する行線と、行線によって選択的に駆動され
   たメモリセルからデータを受ける列線と、この列線と電
   源との間に接続される第１の負荷回路を有し前記列線の
   バイアス電位を決定する第１のバイアス手段と、第１の
   リファレンスセルと、この第１のリファレンスセルから
   データを受ける第１のダミー列線と、この第１のダミー
   列線と電源との間に接続される第２の負荷回路を有し前
   記第１のリファレンスセルのドレイン電極に印加される
   バイアス電位を決定する第２のバイアス手段と、第２の
   リファレンスセルと、この第２のリファレンスセルから
   データを受ける第２のダミー列線と、このダミー列線と
   電源との間に接続され前記第１の負荷回路よりも負荷抵
   抗の小さな負荷抵抗の第３の負荷回路を有し前記第２の
   リファレンスセルのドレイン電極に印加されるバイアス
   電位を決定する第３のバイアス手段と、前記第１のダミ
   ー列線に現れる電位の電源電圧依存性が前記第２のダミ
   ー列線に現れる電位の電源電圧依存性に等しくなるよう
   に前記第１のリファレンスセルのゲート電圧を制御する
   制御手段と、前記第１のバイアス手段の出力であるメモ
   リセルからのデータと前記第２のバイアス手段の出力で
   ある第１のリファレンスセルからのデータを比較して前
   記メモリセルに記憶されているデータを検出するデータ
   検出手段とを備えていることを特徴とする半導体記憶装
   置。