JPH0745086A - メモリ装置 - Google Patents
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- JPH0745086A JPH0745086A JP19113193A JP19113193A JPH0745086A JP H0745086 A JPH0745086 A JP H0745086A JP 19113193 A JP19113193 A JP 19113193A JP 19113193 A JP19113193 A JP 19113193A JP H0745086 A JPH0745086 A JP H0745086A
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
Abstract
(57)【要約】
【目的】 データの読み出しを行うためのセンスアンプ
を有するメモリ装置において、センスアンプのメモリセ
ル電流検出レベルの電源電圧への依存性を抑えることを
目的とする。 【構成】 メモリ装置のセンスアンプにおいて、電源電
圧ＶＤＤの変動を軽減させるような出力を発生するバイ
アス回路(２０、２１、２２)を設け、メモリセルのデー
タの値を得るために検知されたメモリセル電流の有無の
検知結果を出力増幅部へ出力する検知結果出力部(１
０、１５)のＰｃｈ(Ｐチャネルトランジスタ)１０のゲ
ートに、バイアス回路(２０、２１、２２)の出力を接続
し、電源電圧ＶＤＤの変動によるＰｃｈ１０のソース・
ゲート間電圧の変動を抑え、メモリセル電流検出レベル
の電源電圧への依存性を抑えた。
を有するメモリ装置において、センスアンプのメモリセ
ル電流検出レベルの電源電圧への依存性を抑えることを
目的とする。 【構成】 メモリ装置のセンスアンプにおいて、電源電
圧ＶＤＤの変動を軽減させるような出力を発生するバイ
アス回路(２０、２１、２２)を設け、メモリセルのデー
タの値を得るために検知されたメモリセル電流の有無の
検知結果を出力増幅部へ出力する検知結果出力部(１
０、１５)のＰｃｈ(Ｐチャネルトランジスタ)１０のゲ
ートに、バイアス回路(２０、２１、２２)の出力を接続
し、電源電圧ＶＤＤの変動によるＰｃｈ１０のソース・
ゲート間電圧の変動を抑え、メモリセル電流検出レベル
の電源電圧への依存性を抑えた。
Description
【０００１】
【産業上の利用分野】この発明は、ＥＥＰＲＯＭ等のデ
ータ読み出しのためのセンスアンプを含むメモリ装置に
関するものである。
ータ読み出しのためのセンスアンプを含むメモリ装置に
関するものである。
【０００２】
【従来の技術】図７はセンスアンプを含むメモリとして
ＥＥＰＲＯＭを内蔵したマイクロコンピュータの機能ブ
ロック図である。図において、１００はマイクロコンピ
ュータ(以下マイコンとする)、１はＣＰＵ、２はマスク
ＲＯＭ、３はＲＡＭ、４はＥＥＰＲＯＭ、５はこのＥＥ
ＰＲＯＭ４のセンスアンプ、６はバス、７は電源端子Ｖ
ＤＤ、グランド端子ＧＮＤ、リセット端子ＲＳＴ、クロ
ック端子ＣＬＫ、および入出力端子Ｉ／Ｏ等からなる端
子群である。また、図８は従来のセンスアンプの回路図
である。図において８、９、１０、１１、１２はＰチャ
ネルトランジスタ(以下Ｐｃｈとする)、１３、１４、１
５、１６、１７、１８はＮチャネルトランジスタ(以下
Ｎｃｈとする)で、これらはＭＯＳＦＥＴで構成されて
いる。１９はインバータである。また、１０１〜１０６
は各部の信号、配線および端子等を示す。１０１はＥＥ
ＰＲＯＭメモリセルにつながる配線、１０２はデータ読
み出し時にＬレベルにされる信号線、１０６はこのセン
スアンプの出力を発生する端子を示す。またＶＤＤは電
源電圧を示す。また図９は、従来のセンスアンプの入出
力特性を示す図であり、横軸はメモリセル電流ＩE、縦
軸は出力端子１０６からの出力電圧Ｖoutである。また
図１０および図１１はセンスアンプのシミュレーション
結果を示すものであり、それぞれメモリセル電流ＩEが
有る時、無い時の図８中に示され各部分の信号の変化を
示す。横軸は時間、縦軸は電圧を示す。
ＥＥＰＲＯＭを内蔵したマイクロコンピュータの機能ブ
ロック図である。図において、１００はマイクロコンピ
ュータ(以下マイコンとする)、１はＣＰＵ、２はマスク
ＲＯＭ、３はＲＡＭ、４はＥＥＰＲＯＭ、５はこのＥＥ
ＰＲＯＭ４のセンスアンプ、６はバス、７は電源端子Ｖ
ＤＤ、グランド端子ＧＮＤ、リセット端子ＲＳＴ、クロ
ック端子ＣＬＫ、および入出力端子Ｉ／Ｏ等からなる端
子群である。また、図８は従来のセンスアンプの回路図
である。図において８、９、１０、１１、１２はＰチャ
ネルトランジスタ(以下Ｐｃｈとする)、１３、１４、１
５、１６、１７、１８はＮチャネルトランジスタ(以下
Ｎｃｈとする)で、これらはＭＯＳＦＥＴで構成されて
いる。１９はインバータである。また、１０１〜１０６
は各部の信号、配線および端子等を示す。１０１はＥＥ
ＰＲＯＭメモリセルにつながる配線、１０２はデータ読
み出し時にＬレベルにされる信号線、１０６はこのセン
スアンプの出力を発生する端子を示す。またＶＤＤは電
源電圧を示す。また図９は、従来のセンスアンプの入出
力特性を示す図であり、横軸はメモリセル電流ＩE、縦
軸は出力端子１０６からの出力電圧Ｖoutである。また
図１０および図１１はセンスアンプのシミュレーション
結果を示すものであり、それぞれメモリセル電流ＩEが
有る時、無い時の図８中に示され各部分の信号の変化を
示す。横軸は時間、縦軸は電圧を示す。
【０００３】次に動作について説明する。まずＥＥＰＲ
ＯＭ内蔵マイコン１００の基本動作を図７を用いて説明
する。マスクＲＯＭ２内にはマイコンを使用する上で必
要な各種の機能を実行するユーザープログラムを格納し
ており、外部との接続端子としてＶＤＤ、ＧＮＤ、ＲＳ
Ｔ、ＣＬＫ、Ｉ／Ｏなどの端子群７を持っている。まず
ＲＳＴ端子からリセット信号受信するとＣＰＵ１は予め
マスクＲＯＭ２内の所定の番地に格納されている分岐ル
ーチンを実行する。分岐ルーチンではユーザーモード実
行命令を受信するとユーザーモードに分岐する。ユーザ
ーモードの動作は、外部からＩ／Ｏ端子を介して入力さ
れたデータをバス６を通してＣＰＵ１へ取り込む。ＣＰ
Ｕ１はマスクＲＯＭ２に格納されているユーザープログ
ラムに従いデータ処理を行い、一時的に記憶の必要なデ
ータはＲＡＭ３へ格納し、また処理結果等常時格納が必
要なデータはデータメモリとしてのＥＥＰＲＯＭ４へ格
納する。また、ＥＥＰＲＯＭ４に格納されたデータはセ
ンスアンプ５を介して読み出される。外部へ出力される
データは、Ｉ／Ｏ端子等を介して外部へ転送される。
ＯＭ内蔵マイコン１００の基本動作を図７を用いて説明
する。マスクＲＯＭ２内にはマイコンを使用する上で必
要な各種の機能を実行するユーザープログラムを格納し
ており、外部との接続端子としてＶＤＤ、ＧＮＤ、ＲＳ
Ｔ、ＣＬＫ、Ｉ／Ｏなどの端子群７を持っている。まず
ＲＳＴ端子からリセット信号受信するとＣＰＵ１は予め
マスクＲＯＭ２内の所定の番地に格納されている分岐ル
ーチンを実行する。分岐ルーチンではユーザーモード実
行命令を受信するとユーザーモードに分岐する。ユーザ
ーモードの動作は、外部からＩ／Ｏ端子を介して入力さ
れたデータをバス６を通してＣＰＵ１へ取り込む。ＣＰ
Ｕ１はマスクＲＯＭ２に格納されているユーザープログ
ラムに従いデータ処理を行い、一時的に記憶の必要なデ
ータはＲＡＭ３へ格納し、また処理結果等常時格納が必
要なデータはデータメモリとしてのＥＥＰＲＯＭ４へ格
納する。また、ＥＥＰＲＯＭ４に格納されたデータはセ
ンスアンプ５を介して読み出される。外部へ出力される
データは、Ｉ／Ｏ端子等を介して外部へ転送される。
【０００４】次に従来のセンスアンプの動作を図８、１
０および１１を用いて説明する。まず最初に、図１０に
示すメモリセル電流ＩEが有る場合(メモリセルのデータ
の値がＬレベルの場合)を説明する。ＥＥＰＲＯＭ内の
データを読み出す時、Ｌレベルの入力信号１０２がＰｃ
ｈ８、９、１０のゲートに入力される。そしてＰｃｈ
８、９、１０がオンし、信号１０３がＨレベルになる。
そうすると、Ｎｃｈ１４、１５がオンし、配線１０４、
１０５の部分を電源電圧ＶＤＤからメモリセルの方へ電
流が流れ始め、メモリセルのビット線に続く配線１０１
の寄生容量を充電すると共にメモリセル電流が有るため
メモリトランジスタ(図示せず)が導通する。そのため、
Ｎｃｈ１３のゲートが充電されずＮｃｈ１３は完全にオ
ンしない。従って、信号１０３の電位はＶＤＤより若干
電圧は下がるがＮｃｈ１４、１５はオフしない。そのた
め信号１０５は電圧が上がらずＰｃｈ１１、１２がオン
し、インバータ１９によって出力信号１０６はＬレベル
を出力する。
０および１１を用いて説明する。まず最初に、図１０に
示すメモリセル電流ＩEが有る場合(メモリセルのデータ
の値がＬレベルの場合)を説明する。ＥＥＰＲＯＭ内の
データを読み出す時、Ｌレベルの入力信号１０２がＰｃ
ｈ８、９、１０のゲートに入力される。そしてＰｃｈ
８、９、１０がオンし、信号１０３がＨレベルになる。
そうすると、Ｎｃｈ１４、１５がオンし、配線１０４、
１０５の部分を電源電圧ＶＤＤからメモリセルの方へ電
流が流れ始め、メモリセルのビット線に続く配線１０１
の寄生容量を充電すると共にメモリセル電流が有るため
メモリトランジスタ(図示せず)が導通する。そのため、
Ｎｃｈ１３のゲートが充電されずＮｃｈ１３は完全にオ
ンしない。従って、信号１０３の電位はＶＤＤより若干
電圧は下がるがＮｃｈ１４、１５はオフしない。そのた
め信号１０５は電圧が上がらずＰｃｈ１１、１２がオン
し、インバータ１９によって出力信号１０６はＬレベル
を出力する。
【０００５】次に図１１に示すメモリセル電流ＩEが無
い場合(メモリセルのデータの値がＨレベルの場合)を説
明する。ＥＥＰＲＯＭ内のデータを読み出す時、Ｌレベ
ルの入力信号１０２がＰｃｈ８、９、１０のゲートに入
力する。そしてＰｃｈ８、９、１０がオンし、信号１０
３がＨレベルになる。そうすると、Ｎｃｈ１４、１５が
オンし、配線１０４、１０５の部分をＶＤＤからメモリ
セルの方へ電流が流れ始め、配線１０１の寄生容量を充
電する。また、メモリセル電流が無いためメモリトラン
ジスタ(図示せず)は非導通状態である。そのため、寄生
容量を充電し終わるとＮｃｈ１３のゲートを充電する。
するとＮｃｈ１３がオンして信号１０３の電圧が下がり
Ｎｃｈ１４、１５はオフする。このため信号１０５は充
電により電圧が上がり、Ｎｃｈ１６、１７がオンし、イ
ンバータ１９によって出力信号１０６はＨレベルを出力
する。また、データ読出し時以外、Ｎｃｈ１８はオンし
て信号１０５をＬレベルにプルダウンしている。
い場合(メモリセルのデータの値がＨレベルの場合)を説
明する。ＥＥＰＲＯＭ内のデータを読み出す時、Ｌレベ
ルの入力信号１０２がＰｃｈ８、９、１０のゲートに入
力する。そしてＰｃｈ８、９、１０がオンし、信号１０
３がＨレベルになる。そうすると、Ｎｃｈ１４、１５が
オンし、配線１０４、１０５の部分をＶＤＤからメモリ
セルの方へ電流が流れ始め、配線１０１の寄生容量を充
電する。また、メモリセル電流が無いためメモリトラン
ジスタ(図示せず)は非導通状態である。そのため、寄生
容量を充電し終わるとＮｃｈ１３のゲートを充電する。
するとＮｃｈ１３がオンして信号１０３の電圧が下がり
Ｎｃｈ１４、１５はオフする。このため信号１０５は充
電により電圧が上がり、Ｎｃｈ１６、１７がオンし、イ
ンバータ１９によって出力信号１０６はＨレベルを出力
する。また、データ読出し時以外、Ｎｃｈ１８はオンし
て信号１０５をＬレベルにプルダウンしている。
【０００６】
【発明が解決しようとする課題】従来のメモリ装置のセ
ンスアンプは以上のように構成されているので、センス
アンプのメモリセル電流検出レベルがＰｃｈ１０(検知
結果出力部のトランジスタ)のソース・ゲート間電圧に
よって決まっており、電源電圧ＶＤＤが変動するとＰｃ
ｈ１０のソース・ゲート間電圧も同じだけ変動し、図９
に示すようにメモリセル電流検出レベルが電源電圧によ
って大きく変動するという問題があった。すなわちセン
スアンプのメモリセル電流検出レベルとは、図９におい
て、センスアンプ出力電圧Ｖoutが電源電圧からグラン
レベルに急激に変化する時のメモリセル電流ＩEの値で
あり、この値は図示のように電源電圧ＶＤＤが大きくな
るに従って同様に大きくなっている。
ンスアンプは以上のように構成されているので、センス
アンプのメモリセル電流検出レベルがＰｃｈ１０(検知
結果出力部のトランジスタ)のソース・ゲート間電圧に
よって決まっており、電源電圧ＶＤＤが変動するとＰｃ
ｈ１０のソース・ゲート間電圧も同じだけ変動し、図９
に示すようにメモリセル電流検出レベルが電源電圧によ
って大きく変動するという問題があった。すなわちセン
スアンプのメモリセル電流検出レベルとは、図９におい
て、センスアンプ出力電圧Ｖoutが電源電圧からグラン
レベルに急激に変化する時のメモリセル電流ＩEの値で
あり、この値は図示のように電源電圧ＶＤＤが大きくな
るに従って同様に大きくなっている。
【０００７】この発明は上記のような問題点を解消する
ためになされたもので、メモリセル電流検出レベルの電
源電圧への依存性を抑え、より安定した動作を行うメモ
リ装置等を得ることを目的とする。
ためになされたもので、メモリセル電流検出レベルの電
源電圧への依存性を抑え、より安定した動作を行うメモ
リ装置等を得ることを目的とする。
【０００８】
【課題を解決するための手段】上記の目的に鑑み、この
発明の第１の発明は、メモリセルのデータを読み出すた
めのセンスアンプを有するメモリ装置であって、メモリ
セルのデータの値を得るために検知されたメモリセル電
流の有無の検知結果を出力増幅部へ出力する検知結果出
力部のトランジスタのゲートに、電源電圧の変動による
上記トランジスタのソース・ゲート間電圧の変動を抑え
るようにした出力を供給するバイアス回路の出力を接続
したセンスアンプを有し、メモリセル電流検出レベルの
電源電圧への依存性を抑えたことを特徴とするメモリ装
置にある。
発明の第１の発明は、メモリセルのデータを読み出すた
めのセンスアンプを有するメモリ装置であって、メモリ
セルのデータの値を得るために検知されたメモリセル電
流の有無の検知結果を出力増幅部へ出力する検知結果出
力部のトランジスタのゲートに、電源電圧の変動による
上記トランジスタのソース・ゲート間電圧の変動を抑え
るようにした出力を供給するバイアス回路の出力を接続
したセンスアンプを有し、メモリセル電流検出レベルの
電源電圧への依存性を抑えたことを特徴とするメモリ装
置にある。
【０００９】この発明の第２の発明は、メモリセルのデ
ータを読み出すためのセンスアンプを有するメモリ装置
であって、メモリセルのデータの値を得るために検知さ
れたメモリセル電流の有無の検知結果を出力増幅部へ出
力する検知結果出力部のトランジスタのゲート、および
メモリセル電流の有無を検知するために当該メモリセル
に電流を供給し、配線の寄生容量を充電すると共にメモ
リトランジスタの導通の有無を検知する電流供給部のト
ランジスタのゲートに、電源電圧の変動による上記各ト
ランジスタのソース・ゲート間電圧の変動を抑えるよう
にした出力を供給するバイアス回路の出力をそれぞれ接
続したセンスアンプを有し、メモリセル電流検出レベル
の電源電圧への依存性を抑え、さらに上記電流供給部で
のオーバーシュートを防止したことを特徴とするメモリ
装置にある。
ータを読み出すためのセンスアンプを有するメモリ装置
であって、メモリセルのデータの値を得るために検知さ
れたメモリセル電流の有無の検知結果を出力増幅部へ出
力する検知結果出力部のトランジスタのゲート、および
メモリセル電流の有無を検知するために当該メモリセル
に電流を供給し、配線の寄生容量を充電すると共にメモ
リトランジスタの導通の有無を検知する電流供給部のト
ランジスタのゲートに、電源電圧の変動による上記各ト
ランジスタのソース・ゲート間電圧の変動を抑えるよう
にした出力を供給するバイアス回路の出力をそれぞれ接
続したセンスアンプを有し、メモリセル電流検出レベル
の電源電圧への依存性を抑え、さらに上記電流供給部で
のオーバーシュートを防止したことを特徴とするメモリ
装置にある。
【００１０】この発明の第３の発明は、上記バイアス回
路が、データ読み出し動作時以外は電源からバイアス回
路を分離し貫通電流が流れるのを防止する貫通電流防止
用トランジスタをさらに含むことを特徴とする請求項１
および２のメモリ装置にある。
路が、データ読み出し動作時以外は電源からバイアス回
路を分離し貫通電流が流れるのを防止する貫通電流防止
用トランジスタをさらに含むことを特徴とする請求項１
および２のメモリ装置にある。
【００１１】この発明の第４の発明は、メモリセル電流
の有無を検知するメモリセル電流検知部の検知結果を上
記検知結果出力部に伝達する信号伝達配線を、データ読
み出し動作時以外は所定の値に保持するレベル保持部を
さらに設け、上記信号伝達配線がフローティング状態に
なり貫通電流が流れるのを防止したことを特徴とする請
求項１、２および３のいずれかのメモリ装置にある。
の有無を検知するメモリセル電流検知部の検知結果を上
記検知結果出力部に伝達する信号伝達配線を、データ読
み出し動作時以外は所定の値に保持するレベル保持部を
さらに設け、上記信号伝達配線がフローティング状態に
なり貫通電流が流れるのを防止したことを特徴とする請
求項１、２および３のいずれかのメモリ装置にある。
【００１２】
【作用】第１の発明にかかるメモリ装置では、メモリセ
ルのデータの値を得るために検知されたメモリセル電流
の有無の検知結果を出力増幅部へ出力する検知結果出力
部のトランジスタのゲートに、電源電圧の変動による上
記トランジスタのソース・ゲート間電圧の変動を抑える
ようにした出力を供給するバイアス回路の出力を接続
し、これによりメモリセル電流検出レベルの変動を抑え
た。
ルのデータの値を得るために検知されたメモリセル電流
の有無の検知結果を出力増幅部へ出力する検知結果出力
部のトランジスタのゲートに、電源電圧の変動による上
記トランジスタのソース・ゲート間電圧の変動を抑える
ようにした出力を供給するバイアス回路の出力を接続
し、これによりメモリセル電流検出レベルの変動を抑え
た。
【００１３】第２の発明にかかるメモリ装置ではさら
に、メモリセル電流の有無を検知するために当該メモリ
セルに電流を供給し、配線の寄生容量を充電すると共に
メモリトランジスタの導通の有無を検知する電流供給部
のトランジスタのゲートにも上記バイアス回路の出力を
接続するようにし、これにより寄生容量を充電する部分
での電圧の上昇の傾きを一定にし、この電流供給部でオ
ーバーシュートが発生するのを防止するようにした。
に、メモリセル電流の有無を検知するために当該メモリ
セルに電流を供給し、配線の寄生容量を充電すると共に
メモリトランジスタの導通の有無を検知する電流供給部
のトランジスタのゲートにも上記バイアス回路の出力を
接続するようにし、これにより寄生容量を充電する部分
での電圧の上昇の傾きを一定にし、この電流供給部でオ
ーバーシュートが発生するのを防止するようにした。
【００１４】第３の発生にかかるメモリ装置ではさら
に、上記バイアス回路に、データ読み出し動作時以外は
電源からバイアス回路を分離し貫通電流が流れるのを防
止する貫通電流防止用トランジスタを挿入し、消費電力
の低減を図った。
に、上記バイアス回路に、データ読み出し動作時以外は
電源からバイアス回路を分離し貫通電流が流れるのを防
止する貫通電流防止用トランジスタを挿入し、消費電力
の低減を図った。
【００１５】第４の発明にかかるメモリ装置ではさら
に、メモリセル電流の有無を検知するメモリセル電流検
知部の検知結果を上記検知結果出力部に伝達する信号伝
達配線を、動作時以外は所定の値に保持するレベル保持
部をさらに設け、上記信号伝達配線がフローティング状
態になり貫通電流が流れるのを防止し、消費電力の低減
を図った。
に、メモリセル電流の有無を検知するメモリセル電流検
知部の検知結果を上記検知結果出力部に伝達する信号伝
達配線を、動作時以外は所定の値に保持するレベル保持
部をさらに設け、上記信号伝達配線がフローティング状
態になり貫通電流が流れるのを防止し、消費電力の低減
を図った。
【００１６】
実施例１．以下、この発明を図に従って説明する。図１
は、この発明の一実施例によるメモリ装置(ＥＥＰＲＯ
Ｍ)のセンスアンプの回路図である。図１のセンスアン
プ５ａにおいて、８、９、１０、１１、１２、２３はＰ
ｃｈ(Ｐチャネルトランジスタ)、１３、１４、１５、１
６、１７、１８はＮｃｈ(Ｎチャネルトランジスタ)、１
９はインバータ、２０はβ(電流増幅率)が小さいＮｃ
ｈ、２１および２２はβが大きいトランジスタをダイオ
ード接続して構成したダイオードである。ダイオード２
１、２２およびＮｃｈ２０からなる直列回路は、電源電
圧ＶＤＤの変動によるＰｃｈ１０のゲート電圧の変動を
抑えるようにＰｃｈ１０のゲートた出力を供給するバイ
アス回路を構成する。また、１０１〜１０６は各部の信
号、配線および端子等を示し、１０１はメモリセルにつ
ながる配線、１０２はデータ読み出し時にＬレベルにな
る信号線、１０６はこのセンスアンプの出力端子および
出力信号を示す。さらに２０１は常時Ｈレベルの信号
線、２０２は上述したバイアス回路の出力を示す。なお
上記各Ｐｃｈ、ＮｃｈはそれぞれＭＯＳＦＥＴで構成さ
れている。
は、この発明の一実施例によるメモリ装置(ＥＥＰＲＯ
Ｍ)のセンスアンプの回路図である。図１のセンスアン
プ５ａにおいて、８、９、１０、１１、１２、２３はＰ
ｃｈ(Ｐチャネルトランジスタ)、１３、１４、１５、１
６、１７、１８はＮｃｈ(Ｎチャネルトランジスタ)、１
９はインバータ、２０はβ(電流増幅率)が小さいＮｃ
ｈ、２１および２２はβが大きいトランジスタをダイオ
ード接続して構成したダイオードである。ダイオード２
１、２２およびＮｃｈ２０からなる直列回路は、電源電
圧ＶＤＤの変動によるＰｃｈ１０のゲート電圧の変動を
抑えるようにＰｃｈ１０のゲートた出力を供給するバイ
アス回路を構成する。また、１０１〜１０６は各部の信
号、配線および端子等を示し、１０１はメモリセルにつ
ながる配線、１０２はデータ読み出し時にＬレベルにな
る信号線、１０６はこのセンスアンプの出力端子および
出力信号を示す。さらに２０１は常時Ｈレベルの信号
線、２０２は上述したバイアス回路の出力を示す。なお
上記各Ｐｃｈ、ＮｃｈはそれぞれＭＯＳＦＥＴで構成さ
れている。
【００１７】また図２は、図１中のバイアス回路の出力
信号２０２の電圧を示す図であり、横軸はメモリセル電
流ＩE、縦軸は電源電圧ＶＤＤの各電圧でのバイアス回
路の出力信号２０２の電圧を示す。図２はチャネル長２
５μｍ、チャネル幅２μｍのＮｃｈ２０と、チャネル長
１.５μｍ、チャネル幅２５μｍのダイオード２１、２
２の時のバイアス回路の出力信号２０２を示す。また図
３は図１のセンスアンプの入出力特性を示す図であり、
横軸はメモリセル電流ＩE、縦軸は出力端子１０６から
の出力電圧Ｖoutである。なお、図１のセンスアンプ５
ａは符号８、９、１０、１３、１４、１５、１８、２
０、２１、２２、２３の部分からなるデータ検出回路
と、このデータ検出回路の出力を増幅して電源電圧かグ
ランドレベルのいずれかの電圧レベルの信号にして出力
する符号１１、１２、１６、１７、１９の部分からなる
出力増幅回路からなる。そしてデータ検出回路におい
て、メモリセル電流の有無を検知するために当該メモリ
セルに電流を供給し配線の寄生容量を充電すると共にメ
モリトランジスタ(図示せず)の導通の有無を検知する電
流供給部が、Ｐｃｈ９およびＮｃｈ１４の直列回路から
構成される。また、この電流供給部(9、14)からの電流供
給によりメモリセル電流の有無を検知するメモリセル電
流検知部が、Ｐｃｈ８およびＮｃｈ１３の直列回路から
構成される。また、このメモリセル電流検知部(8、13)で
検知されたメモリセル電流の有無の結果に従って、検知
結果を出力する検知結果出力部がＰｃｈ１０およびＮｃ
ｈ１５の直列回路から構成される。また、上記メモリセ
ル電流検知部(8、13)の結果を上記検知結果出力部(10、1
5)に伝達する信号伝達配線は配線１０３からなる。ま
た、上記検知結果出力部(10、15)のトランジスタのゲー
トに電源電圧の変動の影響を軽減させた電圧を供給する
ためのバイアス回路部がダイオード２１、２２およびＮ
ｃｈ２０からなる直列回路、並びにＰｃｈ２３から構成
される。そして検知結果出力部(10、15)の出力を出力増
幅部(11、12、16、17、19)に接続する配線１０５を動作時以
外は所定のレベルに保持する(従って出力増幅部の出力
１０６も所定の値に保持される)ための出力保持部がＭ
ｃｈ１８により構成される。
信号２０２の電圧を示す図であり、横軸はメモリセル電
流ＩE、縦軸は電源電圧ＶＤＤの各電圧でのバイアス回
路の出力信号２０２の電圧を示す。図２はチャネル長２
５μｍ、チャネル幅２μｍのＮｃｈ２０と、チャネル長
１.５μｍ、チャネル幅２５μｍのダイオード２１、２
２の時のバイアス回路の出力信号２０２を示す。また図
３は図１のセンスアンプの入出力特性を示す図であり、
横軸はメモリセル電流ＩE、縦軸は出力端子１０６から
の出力電圧Ｖoutである。なお、図１のセンスアンプ５
ａは符号８、９、１０、１３、１４、１５、１８、２
０、２１、２２、２３の部分からなるデータ検出回路
と、このデータ検出回路の出力を増幅して電源電圧かグ
ランドレベルのいずれかの電圧レベルの信号にして出力
する符号１１、１２、１６、１７、１９の部分からなる
出力増幅回路からなる。そしてデータ検出回路におい
て、メモリセル電流の有無を検知するために当該メモリ
セルに電流を供給し配線の寄生容量を充電すると共にメ
モリトランジスタ(図示せず)の導通の有無を検知する電
流供給部が、Ｐｃｈ９およびＮｃｈ１４の直列回路から
構成される。また、この電流供給部(9、14)からの電流供
給によりメモリセル電流の有無を検知するメモリセル電
流検知部が、Ｐｃｈ８およびＮｃｈ１３の直列回路から
構成される。また、このメモリセル電流検知部(8、13)で
検知されたメモリセル電流の有無の結果に従って、検知
結果を出力する検知結果出力部がＰｃｈ１０およびＮｃ
ｈ１５の直列回路から構成される。また、上記メモリセ
ル電流検知部(8、13)の結果を上記検知結果出力部(10、1
5)に伝達する信号伝達配線は配線１０３からなる。ま
た、上記検知結果出力部(10、15)のトランジスタのゲー
トに電源電圧の変動の影響を軽減させた電圧を供給する
ためのバイアス回路部がダイオード２１、２２およびＮ
ｃｈ２０からなる直列回路、並びにＰｃｈ２３から構成
される。そして検知結果出力部(10、15)の出力を出力増
幅部(11、12、16、17、19)に接続する配線１０５を動作時以
外は所定のレベルに保持する(従って出力増幅部の出力
１０６も所定の値に保持される)ための出力保持部がＭ
ｃｈ１８により構成される。
【００１８】次にこの発明のセンスアンプの動作を図１
〜３を用いて説明する。なお、マイクロコンピュータ全
体の動作は従来と同様である。この実施例では、メモリ
セルのデータの値を得るために検知されたメモリセル電
流の有無の検知結果を出力増幅部へ出力する検知結果出
力部のトランジスタであるＰｃｈ１０のゲートに、バイ
アス回路の出力を供給し、電源電圧の変動によるＰｃｈ
１０のソース・ゲート間電圧の変動を小さくし、電源電
圧の変動によるメモリセル電流検出レベルの変動をより
抑えるようにした。まず最初に、メモリセル電流ＩEが
有る場合(メモリセルのデータの値がＬレベルの場合)を
説明する。ＥＥＰＲＯＭ内のデータを読み出す時、Ｌレ
ベルの入力信号１０２がＰｃｈ８、９のゲートに入力さ
れる。端子２０１からはＨレベルの信号がＮｃｈ２０お
よびＰｃｈ２３のゲートに入力されている。Ｌレベルの
入力信号１０２がＰｃｈ８、９のゲートにそれぞれ入力
されたことによりこれらのＰｃｈ８、９がオンし、信号
線１０３がＨレベルになる。またＨレベルの信号２０１
がＮｃｈ２０びゲートに入力されＮｃｈ２０がオンし、
ダイオード２１、２２によって信号２０２は例えば図２
よりＶＤＤ＝５Ｖの時２.４５５Ｖとなり、Ｐｃｈ１０
がオンする。そして、Ｎｃｈ１４、１５がオンすること
により配線１０４、１０５の部分をＶＤＤからメモリセ
ルの方へ電流が流れ始め、配線１０１およびこれにつづ
くＥＥＰＲＯＭメモリセルのビットライン(図示せず)の
寄生容量を充電すると共に、メモリセル電流ＩEが有る
ためメモリトランジスタ(図示せず)が導通する。そのた
め、Ｎｃｈ１３のゲートが充電されずＮｃｈ１３は完全
にオンしない。よって、信号１０３はＶＤＤより若干電
圧は下がるがＮｃｈ１４、１５はオフしない。そのため
信号１０５は電圧が上がらずＰｃｈ１１、１２がオン
し、インバータ１９によって出力信号１０６はＬレベル
を出力する。また、データ読み出し時以外は、Ｎｃｈ１
８はオンして信号１０５をＬレベルにプルダウンし出力
信号１０６を固定している。
〜３を用いて説明する。なお、マイクロコンピュータ全
体の動作は従来と同様である。この実施例では、メモリ
セルのデータの値を得るために検知されたメモリセル電
流の有無の検知結果を出力増幅部へ出力する検知結果出
力部のトランジスタであるＰｃｈ１０のゲートに、バイ
アス回路の出力を供給し、電源電圧の変動によるＰｃｈ
１０のソース・ゲート間電圧の変動を小さくし、電源電
圧の変動によるメモリセル電流検出レベルの変動をより
抑えるようにした。まず最初に、メモリセル電流ＩEが
有る場合(メモリセルのデータの値がＬレベルの場合)を
説明する。ＥＥＰＲＯＭ内のデータを読み出す時、Ｌレ
ベルの入力信号１０２がＰｃｈ８、９のゲートに入力さ
れる。端子２０１からはＨレベルの信号がＮｃｈ２０お
よびＰｃｈ２３のゲートに入力されている。Ｌレベルの
入力信号１０２がＰｃｈ８、９のゲートにそれぞれ入力
されたことによりこれらのＰｃｈ８、９がオンし、信号
線１０３がＨレベルになる。またＨレベルの信号２０１
がＮｃｈ２０びゲートに入力されＮｃｈ２０がオンし、
ダイオード２１、２２によって信号２０２は例えば図２
よりＶＤＤ＝５Ｖの時２.４５５Ｖとなり、Ｐｃｈ１０
がオンする。そして、Ｎｃｈ１４、１５がオンすること
により配線１０４、１０５の部分をＶＤＤからメモリセ
ルの方へ電流が流れ始め、配線１０１およびこれにつづ
くＥＥＰＲＯＭメモリセルのビットライン(図示せず)の
寄生容量を充電すると共に、メモリセル電流ＩEが有る
ためメモリトランジスタ(図示せず)が導通する。そのた
め、Ｎｃｈ１３のゲートが充電されずＮｃｈ１３は完全
にオンしない。よって、信号１０３はＶＤＤより若干電
圧は下がるがＮｃｈ１４、１５はオフしない。そのため
信号１０５は電圧が上がらずＰｃｈ１１、１２がオン
し、インバータ１９によって出力信号１０６はＬレベル
を出力する。また、データ読み出し時以外は、Ｎｃｈ１
８はオンして信号１０５をＬレベルにプルダウンし出力
信号１０６を固定している。
【００１９】次にメモリセル電流が無い場合(メモリセ
ルのデータの値がＨレベルの場合)を説明する。同様に
Ｐｃｈ８、９のゲートにＬレベルの入力信号１０２が入
力され、Ｎｃｈ２０のゲートにＨレベルの入力信号２０
１が入力されると、Ｐｃｈ８、９がオンして信号１０３
がＨレベルになり、またＮｃｈ２０がオンしてダイオー
ド２１、２２によって信号２０２は例えばＶＤＤ＝５Ｖ
の時２.４５５Ｖとなり、Ｐｃｈ１０がオンする。そし
て、Ｎｃｈ１４、１５がオンし信号１０４、１０５の部
分をＶＤＤからメモリセルの方へ電流が流れ始め、配線
１０１等の寄生容量を充電する。また、メモリセル電流
ＩEが無いためメモリトランジスタは非導通状態であ
る。そのため、寄生容量を充電し終わるとＮｃｈ１３の
ゲートを充電する。これにより、Ｎｃｈ１３はオンし、
信号１０３の電圧が下がりＮｃｈ１４、１５はオフす
る。そのため信号１０５は充電され電圧が上がり、Ｎｃ
ｈ１６、１７がオンしてインバータ１９によってＨレベ
ルの出力信号１０６が出力される。
ルのデータの値がＨレベルの場合)を説明する。同様に
Ｐｃｈ８、９のゲートにＬレベルの入力信号１０２が入
力され、Ｎｃｈ２０のゲートにＨレベルの入力信号２０
１が入力されると、Ｐｃｈ８、９がオンして信号１０３
がＨレベルになり、またＮｃｈ２０がオンしてダイオー
ド２１、２２によって信号２０２は例えばＶＤＤ＝５Ｖ
の時２.４５５Ｖとなり、Ｐｃｈ１０がオンする。そし
て、Ｎｃｈ１４、１５がオンし信号１０４、１０５の部
分をＶＤＤからメモリセルの方へ電流が流れ始め、配線
１０１等の寄生容量を充電する。また、メモリセル電流
ＩEが無いためメモリトランジスタは非導通状態であ
る。そのため、寄生容量を充電し終わるとＮｃｈ１３の
ゲートを充電する。これにより、Ｎｃｈ１３はオンし、
信号１０３の電圧が下がりＮｃｈ１４、１５はオフす
る。そのため信号１０５は充電され電圧が上がり、Ｎｃ
ｈ１６、１７がオンしてインバータ１９によってＨレベ
ルの出力信号１０６が出力される。
【００２０】以上のように、動作は従来の回路とほぼ同
じであるが、Ｐｃｈ１０のソース・ゲート間電圧が従来
回路では読み出し時にＶＤＤ分あり、ＶＤＤが変動する
と同じだけ変動していた。しかし、この発明のセンスア
ンプ５ａでは図２より、ＶＤＤが変動しても、Ｐｃｈ１
０のソース・ゲート間電圧であるＶＤＤと信号２０２の
電圧差は、ＶＤＤ＝５Ｖの時にソース・ゲート間電圧は
２.５４５Ｖ(５Ｖ−２.４５５Ｖ)、ＶＤＤ＝３Ｖの時ソ
ース・ゲート間電圧は２.２５１Ｖ(３Ｖ−０.７４９Ｖ)
と変動は小さい。そのため、図３のようにメモリセル電
流検出レベルの変動が小さくなりる。これにより、電源
電圧の変動の影響を受けにくい、より安定した動作のセ
ンスアンプが得られる。なお、上記実施例ではバイアス
回路としてトランジスタをダイオード接続にした２つの
ダイオードおよび１つのＮｃｈからなる回路を示した
が、この発明はこれに限定されるものではなく、電源電
圧の変動に対してＰｃｈ１０のソース・ゲート間電圧の
変動を抑えるような回路(電源電圧を分圧した出力を供
給するバイアス回路)であればよい。
じであるが、Ｐｃｈ１０のソース・ゲート間電圧が従来
回路では読み出し時にＶＤＤ分あり、ＶＤＤが変動する
と同じだけ変動していた。しかし、この発明のセンスア
ンプ５ａでは図２より、ＶＤＤが変動しても、Ｐｃｈ１
０のソース・ゲート間電圧であるＶＤＤと信号２０２の
電圧差は、ＶＤＤ＝５Ｖの時にソース・ゲート間電圧は
２.５４５Ｖ(５Ｖ−２.４５５Ｖ)、ＶＤＤ＝３Ｖの時ソ
ース・ゲート間電圧は２.２５１Ｖ(３Ｖ−０.７４９Ｖ)
と変動は小さい。そのため、図３のようにメモリセル電
流検出レベルの変動が小さくなりる。これにより、電源
電圧の変動の影響を受けにくい、より安定した動作のセ
ンスアンプが得られる。なお、上記実施例ではバイアス
回路としてトランジスタをダイオード接続にした２つの
ダイオードおよび１つのＮｃｈからなる回路を示した
が、この発明はこれに限定されるものではなく、電源電
圧の変動に対してＰｃｈ１０のソース・ゲート間電圧の
変動を抑えるような回路(電源電圧を分圧した出力を供
給するバイアス回路)であればよい。
【００２１】実施例２．図４はこの発明の他の実施例に
よるメモリ装置のセンスアンプの回路図である。図４に
おいて図１のセンスアンプ５ａと異なる点は、メモリセ
ルに電流を供給し配線の寄生容量を充電すると共にメモ
リトランジスタの導通の有無を検知する電流供給部のト
ランジスタであるＰｃｈ９のゲートにもバイアス回路の
出力である信号２０２が接続されている点である。次に
この実施例のセンスアンプ５ｂの動作を説明する。まず
最初にメモリセル電流が有る場合(メモリセルのデータ
の値がＬレベルの場合)を説明する。ＥＥＰＲＯＭ内の
データを読み出す時、Ｌレベルの入力信号１０２がＰｃ
ｈ８のゲートに入力される。またＮｃｈ２０のゲートに
はＨレベルの入力信号２０１が入力している。そしてＰ
ｃｈ８がオンし、信号１０３がＨレベルになる。また、
Ｎｃｈ２０がオンしてダイオード２１、２２によって信
号２０２は例えばＶＤＤ＝５Ｖの時２.４５５Ｖとな
り、Ｐｃｈ９、１０がオンする。そして、Ｎｃｈ１４、
１５がオンし、配線１０４、１０５の部分をＶＤＤから
メモリセルの方へ電流が流れ始め、配線１０１およびこ
れにつづくＥＥＰＲＯＭメモリセルのビットライン(図
示せず)の寄生容量を充電すると共にメモリセル電流が
有るため、メモリトランジスタ(図示せず)が導通する。
このため、Ｎｃｈ１３のゲートが充電されずＮｃｈ１３
は完全にオンしない。従って、信号１０３はＶＤＤより
若干電圧は下がるがＮｃｈ１４，１５はオフしない。そ
のため信号１０５は電圧が上がらず、Ｐｃｈ１１、１２
がオンし、インバータ１９によってＬレベルの出力信号
１０６が出力される。また、信号２０２をＰｃｈ９のゲ
ートに入力したため、信号１０４の電圧の上昇の傾きが
ＶＤＤの変動によって変化しなくなる。またデータ読み
出し時以外、Ｎｃｈ１８はオンして信号１０５をＬレベ
ルにプルダウンし、出力信号１０６を固定している。
よるメモリ装置のセンスアンプの回路図である。図４に
おいて図１のセンスアンプ５ａと異なる点は、メモリセ
ルに電流を供給し配線の寄生容量を充電すると共にメモ
リトランジスタの導通の有無を検知する電流供給部のト
ランジスタであるＰｃｈ９のゲートにもバイアス回路の
出力である信号２０２が接続されている点である。次に
この実施例のセンスアンプ５ｂの動作を説明する。まず
最初にメモリセル電流が有る場合(メモリセルのデータ
の値がＬレベルの場合)を説明する。ＥＥＰＲＯＭ内の
データを読み出す時、Ｌレベルの入力信号１０２がＰｃ
ｈ８のゲートに入力される。またＮｃｈ２０のゲートに
はＨレベルの入力信号２０１が入力している。そしてＰ
ｃｈ８がオンし、信号１０３がＨレベルになる。また、
Ｎｃｈ２０がオンしてダイオード２１、２２によって信
号２０２は例えばＶＤＤ＝５Ｖの時２.４５５Ｖとな
り、Ｐｃｈ９、１０がオンする。そして、Ｎｃｈ１４、
１５がオンし、配線１０４、１０５の部分をＶＤＤから
メモリセルの方へ電流が流れ始め、配線１０１およびこ
れにつづくＥＥＰＲＯＭメモリセルのビットライン(図
示せず)の寄生容量を充電すると共にメモリセル電流が
有るため、メモリトランジスタ(図示せず)が導通する。
このため、Ｎｃｈ１３のゲートが充電されずＮｃｈ１３
は完全にオンしない。従って、信号１０３はＶＤＤより
若干電圧は下がるがＮｃｈ１４，１５はオフしない。そ
のため信号１０５は電圧が上がらず、Ｐｃｈ１１、１２
がオンし、インバータ１９によってＬレベルの出力信号
１０６が出力される。また、信号２０２をＰｃｈ９のゲ
ートに入力したため、信号１０４の電圧の上昇の傾きが
ＶＤＤの変動によって変化しなくなる。またデータ読み
出し時以外、Ｎｃｈ１８はオンして信号１０５をＬレベ
ルにプルダウンし、出力信号１０６を固定している。
【００２２】次にメモリセル電流が無い場合(メモリセ
ルのデータの値がＨレベルの場合)を説明する。同様に
Ｌレベルの入力信号１０２がＰｃｈ８のゲートに入力さ
れ、またＨレベルの入力信号２０１がＮｃｈ２０のゲー
トに入力されると、Ｐｃｈ８がオンして信号１０３がＨ
レベルになり、また、Ｎｃｈ２０がオンしてダイオード
２１、２２によって信号２０２は例えばＶＤＤ＝５Ｖの
時２.４５５Ｖとなり、Ｐｃｈ９、１０がオンする。そ
して、Ｎｃｈ１４、１５がオンして配線１０４、１０５
の部分をＶＤＤからメモリセルの方へ電流が流れ始め、
配線１０１等の寄生容量を充電する。また、メモリセル
電流が無いためメモリトランジスタ(図示せず)は非導通
状態である。そのため、寄生容量を充電し終わるとＮｃ
ｈ１３のゲートを充電する。するとＮｃｈ１３がオンし
て信号１０３の電圧が下がり、Ｎｃｈ１４、１５はオフ
する。そのため信号１０５は充電されて電圧が上がり、
Ｎｃｈ１６、１７がオンし、インバータ１９によってＨ
レベルの出力信号１０６が出力される。また、信号２０
２をＰｃｈ９のゲートにも入力したため、信号１０４の
電圧の上昇の傾きがＶＤＤの変動によって変化しなくな
る。
ルのデータの値がＨレベルの場合)を説明する。同様に
Ｌレベルの入力信号１０２がＰｃｈ８のゲートに入力さ
れ、またＨレベルの入力信号２０１がＮｃｈ２０のゲー
トに入力されると、Ｐｃｈ８がオンして信号１０３がＨ
レベルになり、また、Ｎｃｈ２０がオンしてダイオード
２１、２２によって信号２０２は例えばＶＤＤ＝５Ｖの
時２.４５５Ｖとなり、Ｐｃｈ９、１０がオンする。そ
して、Ｎｃｈ１４、１５がオンして配線１０４、１０５
の部分をＶＤＤからメモリセルの方へ電流が流れ始め、
配線１０１等の寄生容量を充電する。また、メモリセル
電流が無いためメモリトランジスタ(図示せず)は非導通
状態である。そのため、寄生容量を充電し終わるとＮｃ
ｈ１３のゲートを充電する。するとＮｃｈ１３がオンし
て信号１０３の電圧が下がり、Ｎｃｈ１４、１５はオフ
する。そのため信号１０５は充電されて電圧が上がり、
Ｎｃｈ１６、１７がオンし、インバータ１９によってＨ
レベルの出力信号１０６が出力される。また、信号２０
２をＰｃｈ９のゲートにも入力したため、信号１０４の
電圧の上昇の傾きがＶＤＤの変動によって変化しなくな
る。
【００２３】以上のようにこの実施例のセンスアンプで
はさらに、電源電圧の変動によるＰｃｈ９のソース・ゲ
ート間電圧の変動も抑えるようにしたため、信号１０４
の電圧の上昇の傾きが一定になり、従来の図１０のＰの
部分に示すように信号１０４の電流が上昇し過ぎて(無
駄な電流が流れて)動作不良等を起こすオーバーシュー
トを防止するようにした。
はさらに、電源電圧の変動によるＰｃｈ９のソース・ゲ
ート間電圧の変動も抑えるようにしたため、信号１０４
の電圧の上昇の傾きが一定になり、従来の図１０のＰの
部分に示すように信号１０４の電流が上昇し過ぎて(無
駄な電流が流れて)動作不良等を起こすオーバーシュー
トを防止するようにした。
【００２４】実施例３．図５はこの発明のさらに別の実
施例によるメモリ装置のセンスアンプの回路図である。
図５において図４の実施例２のセンスアンプと異なる点
は、ダイオード２１、２２およびＮｃｈ２０からなるバ
イアス回路のダイオード２１と電源ＶＤＤとの間にＰｃ
ｈ２４を挿入した点である。このＰｃｈ２４は、データ
読み出し動作以外の時はバイアス回路を電源ＶＤＤから
分離し、バイアス回路に貫通電流防が流れるのを止用す
るための貫通電源防止用トランジスタとして設けられて
いる。このＰｃｈ２４のゲートには信号１０２が入力さ
れている。
施例によるメモリ装置のセンスアンプの回路図である。
図５において図４の実施例２のセンスアンプと異なる点
は、ダイオード２１、２２およびＮｃｈ２０からなるバ
イアス回路のダイオード２１と電源ＶＤＤとの間にＰｃ
ｈ２４を挿入した点である。このＰｃｈ２４は、データ
読み出し動作以外の時はバイアス回路を電源ＶＤＤから
分離し、バイアス回路に貫通電流防が流れるのを止用す
るための貫通電源防止用トランジスタとして設けられて
いる。このＰｃｈ２４のゲートには信号１０２が入力さ
れている。
【００２５】次に動作を説明するが、バイアス回路のＮ
ｃｈ２０のゲートには常にＨレベルの信号２０１が入力
されているため、ＶＤＤとグランド間に接続されたバイ
アス回路には貫通電流が流れてしまう。そこでこの実施
例のセンスアンプ５ｃでは、データ読み出し動作の時の
みＬレベルとなる信号１０２がゲートに入力されるＰｃ
ｈ２４をバイアス回路に直列に挿入した。これによりバ
イアス回路はＰｃｈ２４により、データ読み出し動作時
以外はＰｃｈ２４がオフなためＶＤＤから分離され、貫
通電流が流れないようにしている。そしてこれにより、
消費電力の低減を図ている。なおその他の動作は基本的
に実施例２のセンスアンプと同じであり、詳細な説明は
省略する。
ｃｈ２０のゲートには常にＨレベルの信号２０１が入力
されているため、ＶＤＤとグランド間に接続されたバイ
アス回路には貫通電流が流れてしまう。そこでこの実施
例のセンスアンプ５ｃでは、データ読み出し動作の時の
みＬレベルとなる信号１０２がゲートに入力されるＰｃ
ｈ２４をバイアス回路に直列に挿入した。これによりバ
イアス回路はＰｃｈ２４により、データ読み出し動作時
以外はＰｃｈ２４がオフなためＶＤＤから分離され、貫
通電流が流れないようにしている。そしてこれにより、
消費電力の低減を図ている。なおその他の動作は基本的
に実施例２のセンスアンプと同じであり、詳細な説明は
省略する。
【００２６】実施例４．図６はこの発明のさらに別の実
施例によるメモリ装置のセンスアンプの回路図である。
上記各実施例の信号１０５をプルダウンさせるＮｃｈ１
８は読出し時以外オンするため、ＶＤＤからＰｃｈ１０
とＮｃｈ１８からなる回路を通してＧＮＤに貫通電流が
流れる。また信号１０３はフローティング状態になる場
合があり、この時に貫通電流が流れてしまうことがあ
る。そこでこの実施例のセンスアンプ５ｄでは、Ｎｃｈ
１８を削除すると共に信号１０３をデータ読み出し動作
以外の時にＬレベルにプルダウンさせておくためのＮｃ
ｈ２５を設けた。このＮｃｈ２５のゲートには信号１０
２が入力される。その他の点は図５の実施例３の回路と
同じである。信号線１０３は、メモリセル電流の有無を
検知するメモリセル電流検知部の検知結果を検知結果出
力部に伝達する信号伝達配線であり、Ｎｃｈ２５は、こ
の信号伝達配線を読み出し動作時以外は所定の値に保持
するレベル保持部となる。
施例によるメモリ装置のセンスアンプの回路図である。
上記各実施例の信号１０５をプルダウンさせるＮｃｈ１
８は読出し時以外オンするため、ＶＤＤからＰｃｈ１０
とＮｃｈ１８からなる回路を通してＧＮＤに貫通電流が
流れる。また信号１０３はフローティング状態になる場
合があり、この時に貫通電流が流れてしまうことがあ
る。そこでこの実施例のセンスアンプ５ｄでは、Ｎｃｈ
１８を削除すると共に信号１０３をデータ読み出し動作
以外の時にＬレベルにプルダウンさせておくためのＮｃ
ｈ２５を設けた。このＮｃｈ２５のゲートには信号１０
２が入力される。その他の点は図５の実施例３の回路と
同じである。信号線１０３は、メモリセル電流の有無を
検知するメモリセル電流検知部の検知結果を検知結果出
力部に伝達する信号伝達配線であり、Ｎｃｈ２５は、こ
の信号伝達配線を読み出し動作時以外は所定の値に保持
するレベル保持部となる。
【００２７】次に動作につて説明する。Ｎｃｈ２５はデ
ータ読み出し動作時以外は、Ｈレベルの信号１０２がゲ
ートに入力されているためオンしており、信号１０３を
プルダウンさせた状態に保持する。これにより、信号１
０３がフローティング状態になった時にＰｃｈ９とＮｃ
ｈ１４の直列回路およびＰｃｈ１０とＮｃｈ１５の直列
回路を通って流れる貫通電流を防止することができる。
そしてデータ読み出し動作が始まると、Ｌレベルの信号
１０２がゲートに入力されるためオフし、読み出し動作
に影響を与えないようになる。また、Ｎｃｈ１８を削除
したので、データ読み出し動作以外の時にＮｃｈ１８を
通って流れていた貫通電流を防止できる。なお、その他
の動作は基本的に上記実施例と同様であるので、詳細な
説明は省略する。
ータ読み出し動作時以外は、Ｈレベルの信号１０２がゲ
ートに入力されているためオンしており、信号１０３を
プルダウンさせた状態に保持する。これにより、信号１
０３がフローティング状態になった時にＰｃｈ９とＮｃ
ｈ１４の直列回路およびＰｃｈ１０とＮｃｈ１５の直列
回路を通って流れる貫通電流を防止することができる。
そしてデータ読み出し動作が始まると、Ｌレベルの信号
１０２がゲートに入力されるためオフし、読み出し動作
に影響を与えないようになる。また、Ｎｃｈ１８を削除
したので、データ読み出し動作以外の時にＮｃｈ１８を
通って流れていた貫通電流を防止できる。なお、その他
の動作は基本的に上記実施例と同様であるので、詳細な
説明は省略する。
【００２８】
【発明の効果】以上のように、第１の発明にかかるメモ
リ装置では、これのセンスアンプにおいて、電源電圧の
変動を軽減した出力を発生するバイアス回路を設け、メ
モリセルのデータの値を得るために検知されたメモリセ
ル電流の有無の検知結果を出力増幅部へ出力する検知結
果出力部のトランジスタのゲートに、上記バイアス回路
の出力を供給し、上記トランジスタのソース・ゲート間
電圧の変動を抑えるようにしたので、メモリセル電流検
出レベルの変動が抑えられ、これにより電源電圧の変動
による影響を受けにくい、動作のより安定した信頼性の
高いメモリ装置を提供できる効果が得られる。
リ装置では、これのセンスアンプにおいて、電源電圧の
変動を軽減した出力を発生するバイアス回路を設け、メ
モリセルのデータの値を得るために検知されたメモリセ
ル電流の有無の検知結果を出力増幅部へ出力する検知結
果出力部のトランジスタのゲートに、上記バイアス回路
の出力を供給し、上記トランジスタのソース・ゲート間
電圧の変動を抑えるようにしたので、メモリセル電流検
出レベルの変動が抑えられ、これにより電源電圧の変動
による影響を受けにくい、動作のより安定した信頼性の
高いメモリ装置を提供できる効果が得られる。
【００２９】また、第２の発明にかかるメモリ装置で
は、センスアンプにおいて、メモリセル電流の有無を検
知するために当該メモリセルに電流を供給し、配線の寄
生容量を充電すると共にメモリトランジスタの導通の有
無を検知する電流供給部のトランジスタのゲートにも上
記バイアス回路の出力を接続するようにしたので、寄生
容量を充電する際の電圧の上昇の傾きを一定にでき、こ
の電流供給部でオーバーシュートが発生するのを防止し
た、信頼性の高いメモリ装置を提供できる効果が得られ
る。
は、センスアンプにおいて、メモリセル電流の有無を検
知するために当該メモリセルに電流を供給し、配線の寄
生容量を充電すると共にメモリトランジスタの導通の有
無を検知する電流供給部のトランジスタのゲートにも上
記バイアス回路の出力を接続するようにしたので、寄生
容量を充電する際の電圧の上昇の傾きを一定にでき、こ
の電流供給部でオーバーシュートが発生するのを防止し
た、信頼性の高いメモリ装置を提供できる効果が得られ
る。
【００３０】また、第３の発生にかかるメモリ装置で
は、センスアンプの上記バイアス回路に、データ読み出
し動作時以外は電源からバイアス回路を分離する貫通電
流防止用のトランジスタを設けたので、データ読み出し
動作以外の時のバイアス回路を流れる貫通電流が防止で
き、消費電力をより低減させたメモリ装置を提供できる
効果が得られる。
は、センスアンプの上記バイアス回路に、データ読み出
し動作時以外は電源からバイアス回路を分離する貫通電
流防止用のトランジスタを設けたので、データ読み出し
動作以外の時のバイアス回路を流れる貫通電流が防止で
き、消費電力をより低減させたメモリ装置を提供できる
効果が得られる。
【００３１】また、第４の発明にかかるメモリ装置で
は、センスアンプにおいて、メモリセル電流の有無を検
知するメモリセル電流検知部の検知結果を上記検知結果
出力部に伝達する信号伝達配線を、データ読み出し動作
以外の時は所定の値に保持するレベル保持部をさらに設
けたので、上記信号伝達配線がフローティング状態にな
り貫通電流が流れるのを防止し、消費電力をさらに低減
させたメモリ装置を提供できる効果が得られる。
は、センスアンプにおいて、メモリセル電流の有無を検
知するメモリセル電流検知部の検知結果を上記検知結果
出力部に伝達する信号伝達配線を、データ読み出し動作
以外の時は所定の値に保持するレベル保持部をさらに設
けたので、上記信号伝達配線がフローティング状態にな
り貫通電流が流れるのを防止し、消費電力をさらに低減
させたメモリ装置を提供できる効果が得られる。
【図１】この発明の一実施例によるメモリ装置のセンス
アンプの回路図である。
アンプの回路図である。
【図２】図１のセンスアンプの電源電圧とバイアス回路
の出力との関係を示す図である。
の出力との関係を示す図である。
【図３】図１のセンスアンプの入出力特性を示す図であ
る。
る。
【図４】この発明の他の実施例によるメモリ装置のセン
スアンプの回路図である。
スアンプの回路図である。
【図５】この発明のさらに別の実施例によるメモリ装置
のセンスアンプの回路図である。
のセンスアンプの回路図である。
【図６】この発明のさらに別の実施例によるメモリ装置
のセンスアンプの回路図である。
のセンスアンプの回路図である。
【図７】センスアンプを含むメモリ装置としてＥＥＰＲ
ＯＭを内蔵したマイクロコンピュータの機能ブロック図
である。
ＯＭを内蔵したマイクロコンピュータの機能ブロック図
である。
【図８】従来のメモリ装置のセンスアンプの回路図であ
る。
る。
【図９】図８の従来のセンスアンプの入出力特性を示す
図である。
図である。
【図１０】図８のセンスアンプのメモリセル電流が有る
時の回路シミュレーションの結果を示す図である。
時の回路シミュレーションの結果を示す図である。
【図１１】図８のセンスアンプのメモリセル電流が無い
時の回路シミュレーションの結果を示す図である。
時の回路シミュレーションの結果を示す図である。
４ ＥＥＰＲＯＭ ５ａ センスアンプ ５ｂ センスアンプ ５ｃ センスアンプ ５ｄ センスアンプ ８ Ｐｃｈ ９ Ｐｃｈ １０ Ｐｃｈ １１ Ｐｃｈ １２ Ｐｃｈ １３ Ｎｃｈ １４ Ｎｃｈ １５ Ｎｃｈ １６ Ｎｃｈ １７ Ｎｃｈ １８ Ｎｃｈ １９ インバータ ２０ Ｎｃｈ ２１ ダイオード ２２ ダイオード ２３ Ｐｃｈ ２４ Ｐｃｈ ２５ Ｎｃｈ １００ マイクロコンピュータ
【手続補正書】
【提出日】平成６年８月２４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図７はセンスアンプを含むメモリとして
ＥＥＰＲＯＭを内蔵したマイクロコンピュータの機能ブ
ロック図である。図において、１００はマイクロコンピ
ュータ(以下マイコンとする)、１はＣＰＵ、２はマスク
ＲＯＭ、３はＲＡＭ、４はＥＥＰＲＯＭ、５はこのＥＥ
ＰＲＯＭ４のセンスアンプ、６はバス、７は電源端子Ｖ
ＤＤ、グランド端子ＧＮＤ、リセット端子ＲＳＴ、クロ
ック端子ＣＬＫ、および入出力端子Ｉ／Ｏ等からなる端
子群である。また、図８は従来のセンスアンプの回路図
である。図において８、９、１０、１１、１２はＰチャ
ネルトランジスタ(以下Ｐｃｈとする)、１３、１４、１
５、１６、１７、１８はＮチャネルトランジスタ(以下
Ｎｃｈとする)で、これらはＭＯＳＦＥＴで構成されて
いる。１９はインバータである。また、１０１〜１０６
は各部の信号、配線および端子等を示す。１０１はＥＥ
ＰＲＯＭメモリセルにつながる配線、１０２はデータ読
み出し時にＬレベルにされる信号線、１０６はこのセン
スアンプの出力を発生する端子を示す。またＶＤＤは電
源電圧を示す。また図９は、従来のセンスアンプの入出
力特性を示す図であり、横軸はメモリセル電流ＩE、縦
軸は出力端子１０６からの出力電圧Ｖoutである。また
図１０および図１１はセンスアンプのシミュレーション
結果を示すものであり、それぞれメモリセル電流ＩEが
有る時、無い時の図８中に示された各部分の信号の変化
を示す。横軸は時間、縦軸は電圧を示す。
ＥＥＰＲＯＭを内蔵したマイクロコンピュータの機能ブ
ロック図である。図において、１００はマイクロコンピ
ュータ(以下マイコンとする)、１はＣＰＵ、２はマスク
ＲＯＭ、３はＲＡＭ、４はＥＥＰＲＯＭ、５はこのＥＥ
ＰＲＯＭ４のセンスアンプ、６はバス、７は電源端子Ｖ
ＤＤ、グランド端子ＧＮＤ、リセット端子ＲＳＴ、クロ
ック端子ＣＬＫ、および入出力端子Ｉ／Ｏ等からなる端
子群である。また、図８は従来のセンスアンプの回路図
である。図において８、９、１０、１１、１２はＰチャ
ネルトランジスタ(以下Ｐｃｈとする)、１３、１４、１
５、１６、１７、１８はＮチャネルトランジスタ(以下
Ｎｃｈとする)で、これらはＭＯＳＦＥＴで構成されて
いる。１９はインバータである。また、１０１〜１０６
は各部の信号、配線および端子等を示す。１０１はＥＥ
ＰＲＯＭメモリセルにつながる配線、１０２はデータ読
み出し時にＬレベルにされる信号線、１０６はこのセン
スアンプの出力を発生する端子を示す。またＶＤＤは電
源電圧を示す。また図９は、従来のセンスアンプの入出
力特性を示す図であり、横軸はメモリセル電流ＩE、縦
軸は出力端子１０６からの出力電圧Ｖoutである。また
図１０および図１１はセンスアンプのシミュレーション
結果を示すものであり、それぞれメモリセル電流ＩEが
有る時、無い時の図８中に示された各部分の信号の変化
を示す。横軸は時間、縦軸は電圧を示す。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【発明が解決しようとする課題】従来のメモリ装置のセ
ンスアンプは以上のように構成されているので、センス
アンプのメモリセル電流検出レベルがＰｃｈ１０(検知
結果出力部のトランジスタ)のソース・ゲート間電圧に
よって決まっており、電源電圧ＶＤＤが変動するとＰｃ
ｈ１０のソース・ゲート間電圧も同じだけ変動し、図９
に示すようにメモリセル電流検出レベルが電源電圧によ
って大きく変動するという問題があった。すなわちセン
スアンプのメモリセル電流検出レベルとは、図９におい
て、センスアンプ出力電圧Ｖoutが電源電圧からグラン
ドレベルに急激に変化する時のメモリセル電流ＩEの値
であり、この値は図示のように電源電圧ＶＤＤが大きく
なるに従って同様に大きくなっている。
ンスアンプは以上のように構成されているので、センス
アンプのメモリセル電流検出レベルがＰｃｈ１０(検知
結果出力部のトランジスタ)のソース・ゲート間電圧に
よって決まっており、電源電圧ＶＤＤが変動するとＰｃ
ｈ１０のソース・ゲート間電圧も同じだけ変動し、図９
に示すようにメモリセル電流検出レベルが電源電圧によ
って大きく変動するという問題があった。すなわちセン
スアンプのメモリセル電流検出レベルとは、図９におい
て、センスアンプ出力電圧Ｖoutが電源電圧からグラン
ドレベルに急激に変化する時のメモリセル電流ＩEの値
であり、この値は図示のように電源電圧ＶＤＤが大きく
なるに従って同様に大きくなっている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】
【実施例】 実施例１．以下、この発明を図に従って説明する。図１
は、この発明の一実施例によるメモリ装置(ＥＥＰＲＯ
Ｍ)のセンスアンプの回路図である。図１のセンスアン
プ５ａにおいて、８、９、１０、１１、１２、２３はＰ
ｃｈ(Ｐチャネルトランジスタ)、１３、１４、１５、１
６、１７、１８はＮｃｈ(Ｎチャネルトランジスタ)、１
９はインバータ、２０はβ(電流増幅率)が小さいＮｃ
ｈ、２１および２２はβが大きいトランジスタをダイオ
ード接続して構成したダイオードである。ダイオード２
１、２２およびＮｃｈ２０からなる直列回路は、電源電
圧ＶＤＤの変動によるＰｃｈ１０のゲート電圧の変動を
抑えるようにＰｃｈ１０のゲートに出力を供給するバイ
アス回路を構成する。また、１０１〜１０６は各部の信
号、配線および端子等を示し、１０１はメモリセルにつ
ながる配線、１０２はデータ読み出し時にＬレベルにな
る信号線、１０６はこのセンスアンプの出力端子および
出力信号を示す。さらに２０１は常時Ｈレベルの信号
線、２０２は上述したバイアス回路の出力を示す。なお
上記各Ｐｃｈ、ＮｃｈはそれぞれＭＯＳＦＥＴで構成さ
れている。
は、この発明の一実施例によるメモリ装置(ＥＥＰＲＯ
Ｍ)のセンスアンプの回路図である。図１のセンスアン
プ５ａにおいて、８、９、１０、１１、１２、２３はＰ
ｃｈ(Ｐチャネルトランジスタ)、１３、１４、１５、１
６、１７、１８はＮｃｈ(Ｎチャネルトランジスタ)、１
９はインバータ、２０はβ(電流増幅率)が小さいＮｃ
ｈ、２１および２２はβが大きいトランジスタをダイオ
ード接続して構成したダイオードである。ダイオード２
１、２２およびＮｃｈ２０からなる直列回路は、電源電
圧ＶＤＤの変動によるＰｃｈ１０のゲート電圧の変動を
抑えるようにＰｃｈ１０のゲートに出力を供給するバイ
アス回路を構成する。また、１０１〜１０６は各部の信
号、配線および端子等を示し、１０１はメモリセルにつ
ながる配線、１０２はデータ読み出し時にＬレベルにな
る信号線、１０６はこのセンスアンプの出力端子および
出力信号を示す。さらに２０１は常時Ｈレベルの信号
線、２０２は上述したバイアス回路の出力を示す。なお
上記各Ｐｃｈ、ＮｃｈはそれぞれＭＯＳＦＥＴで構成さ
れている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】また図２は、図１中のバイアス回路の出力
信号２０２の電圧を示す図であり、横軸はメモリセル電
流ＩE、縦軸は電源電圧ＶＤＤの各電圧でのバイアス回
路の出力信号２０２の電圧を示す。図２はチャネル長２
５μｍ、チャネル幅２μｍのＮｃｈ２０と、チャネル長
１.５μｍ、チャネル幅２５μｍのダイオード２１、２
２の時のバイアス回路の出力信号２０２を示す。また図
３は図１のセンスアンプの入出力特性を示す図であり、
横軸はメモリセル電流ＩE、縦軸は出力端子１０６から
の出力電圧Ｖoutである。なお、図１のセンスアンプ５
ａは符号８、９、１０、１３、１４、１５、１８、２
０、２１、２２、２３の部分からなるデータ検出回路
と、このデータ検出回路の出力を増幅して電源電圧かグ
ランドレベルのいずれかの電圧レベルの信号にして出力
する符号１１、１２、１６、１７、１９の部分からなる
出力増幅回路からなる。そしてデータ検出回路におい
て、メモリセル電流の有無を検知するために当該メモリ
セルに電流を供給し配線の寄生容量を充電すると共にメ
モリトランジスタ(図示せず)の導通の有無を検知する電
流供給部が、Ｐｃｈ９およびＮｃｈ１４の直列回路から
構成される。また、この電流供給部(9、14)からの電流供
給によりメモリセル電流の有無を検知するメモリセル電
流検知部が、Ｐｃｈ８およびＮｃｈ１３の直列回路から
構成される。また、このメモリセル電流検知部(8、13)で
検知されたメモリセル電流の有無の結果に従って、検知
結果を出力する検知結果出力部がＰｃｈ１０およびＮｃ
ｈ１５の直列回路から構成される。また、上記メモリセ
ル電流検知部(8、13)の結果を上記検知結果出力部(10、1
5)に伝達する信号伝達配線は配線１０３からなる。ま
た、上記検知結果出力部(10、15)のトランジスタのゲー
トに電源電圧の変動の影響を軽減させた電圧を供給する
ためのバイアス回路部がダイオード２１、２２およびＮ
ｃｈ２０からなる直列回路、並びにＰｃｈ２３から構成
される。そして検知結果出力部(10、15)の出力を出力増
幅部(11、12、16、17、19)に接続する配線１０５を動作時以
外は所定のレベルに保持する(従って出力増幅部の出力
１０６も所定の値に保持される)ための出力保持部がＮ
ｃｈ１８により構成される。
信号２０２の電圧を示す図であり、横軸はメモリセル電
流ＩE、縦軸は電源電圧ＶＤＤの各電圧でのバイアス回
路の出力信号２０２の電圧を示す。図２はチャネル長２
５μｍ、チャネル幅２μｍのＮｃｈ２０と、チャネル長
１.５μｍ、チャネル幅２５μｍのダイオード２１、２
２の時のバイアス回路の出力信号２０２を示す。また図
３は図１のセンスアンプの入出力特性を示す図であり、
横軸はメモリセル電流ＩE、縦軸は出力端子１０６から
の出力電圧Ｖoutである。なお、図１のセンスアンプ５
ａは符号８、９、１０、１３、１４、１５、１８、２
０、２１、２２、２３の部分からなるデータ検出回路
と、このデータ検出回路の出力を増幅して電源電圧かグ
ランドレベルのいずれかの電圧レベルの信号にして出力
する符号１１、１２、１６、１７、１９の部分からなる
出力増幅回路からなる。そしてデータ検出回路におい
て、メモリセル電流の有無を検知するために当該メモリ
セルに電流を供給し配線の寄生容量を充電すると共にメ
モリトランジスタ(図示せず)の導通の有無を検知する電
流供給部が、Ｐｃｈ９およびＮｃｈ１４の直列回路から
構成される。また、この電流供給部(9、14)からの電流供
給によりメモリセル電流の有無を検知するメモリセル電
流検知部が、Ｐｃｈ８およびＮｃｈ１３の直列回路から
構成される。また、このメモリセル電流検知部(8、13)で
検知されたメモリセル電流の有無の結果に従って、検知
結果を出力する検知結果出力部がＰｃｈ１０およびＮｃ
ｈ１５の直列回路から構成される。また、上記メモリセ
ル電流検知部(8、13)の結果を上記検知結果出力部(10、1
5)に伝達する信号伝達配線は配線１０３からなる。ま
た、上記検知結果出力部(10、15)のトランジスタのゲー
トに電源電圧の変動の影響を軽減させた電圧を供給する
ためのバイアス回路部がダイオード２１、２２およびＮ
ｃｈ２０からなる直列回路、並びにＰｃｈ２３から構成
される。そして検知結果出力部(10、15)の出力を出力増
幅部(11、12、16、17、19)に接続する配線１０５を動作時以
外は所定のレベルに保持する(従って出力増幅部の出力
１０６も所定の値に保持される)ための出力保持部がＮ
ｃｈ１８により構成される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】次にこの発明のセンスアンプの動作を図１
〜３を用いて説明する。なお、マイクロコンピュータ全
体の動作は従来と同様である。この実施例では、メモリ
セルのデータの値を得るために検知されたメモリセル電
流の有無の検知結果を出力増幅部へ出力する検知結果出
力部のトランジスタであるＰｃｈ１０のゲートに、バイ
アス回路の出力を供給し、電源電圧の変動によるＰｃｈ
１０のソース・ゲート間電圧の変動を小さくし、電源電
圧の変動によるメモリセル電流検出レベルの変動をより
抑えるようにした。まず最初に、メモリセル電流ＩEが
有る場合(メモリセルのデータの値がＬレベルの場合)を
説明する。ＥＥＰＲＯＭ内のデータを読み出す時、Ｌレ
ベルの入力信号１０２がＰｃｈ８、９のゲートに入力さ
れる。端子２０１からはＨレベルの信号がＮｃｈ２０お
よびＰｃｈ２３のゲートに入力されている。Ｌレベルの
入力信号１０２がＰｃｈ８、９のゲートにそれぞれ入力
されたことによりこれらのＰｃｈ８、９がオンし、信号
線１０３がＨレベルになる。またＨレベルの信号２０１
がＮｃｈ２０のゲートに入力されＮｃｈ２０がオンし、
ダイオード２１、２２によって信号２０２は例えば図２
よりＶＤＤ＝５Ｖの時２.４５５Ｖとなり、Ｐｃｈ１０
がオンする。そして、Ｎｃｈ１４、１５がオンすること
により配線１０４、１０５の部分をＶＤＤからメモリセ
ルの方へ電流が流れ始め、配線１０１およびこれにつづ
くＥＥＰＲＯＭメモリセルのビットライン(図示せず)の
寄生容量を充電すると共に、メモリセル電流ＩEが有る
ためメモリトランジスタ(図示せず)が導通する。そのた
め、Ｎｃｈ１３のゲートが充電されずＮｃｈ１３は完全
にオンしない。よって、信号１０３はＶＤＤより若干電
圧は下がるがＮｃｈ１４、１５はオフしない。そのため
信号１０５は電圧が上がらずＰｃｈ１１、１２がオン
し、インバータ１９によって出力信号１０６はＬレベル
を出力する。また、データ読み出し時以外は、Ｎｃｈ１
８はオンして信号１０５をＬレベルにプルダウンし出力
信号１０６を固定している。
〜３を用いて説明する。なお、マイクロコンピュータ全
体の動作は従来と同様である。この実施例では、メモリ
セルのデータの値を得るために検知されたメモリセル電
流の有無の検知結果を出力増幅部へ出力する検知結果出
力部のトランジスタであるＰｃｈ１０のゲートに、バイ
アス回路の出力を供給し、電源電圧の変動によるＰｃｈ
１０のソース・ゲート間電圧の変動を小さくし、電源電
圧の変動によるメモリセル電流検出レベルの変動をより
抑えるようにした。まず最初に、メモリセル電流ＩEが
有る場合(メモリセルのデータの値がＬレベルの場合)を
説明する。ＥＥＰＲＯＭ内のデータを読み出す時、Ｌレ
ベルの入力信号１０２がＰｃｈ８、９のゲートに入力さ
れる。端子２０１からはＨレベルの信号がＮｃｈ２０お
よびＰｃｈ２３のゲートに入力されている。Ｌレベルの
入力信号１０２がＰｃｈ８、９のゲートにそれぞれ入力
されたことによりこれらのＰｃｈ８、９がオンし、信号
線１０３がＨレベルになる。またＨレベルの信号２０１
がＮｃｈ２０のゲートに入力されＮｃｈ２０がオンし、
ダイオード２１、２２によって信号２０２は例えば図２
よりＶＤＤ＝５Ｖの時２.４５５Ｖとなり、Ｐｃｈ１０
がオンする。そして、Ｎｃｈ１４、１５がオンすること
により配線１０４、１０５の部分をＶＤＤからメモリセ
ルの方へ電流が流れ始め、配線１０１およびこれにつづ
くＥＥＰＲＯＭメモリセルのビットライン(図示せず)の
寄生容量を充電すると共に、メモリセル電流ＩEが有る
ためメモリトランジスタ(図示せず)が導通する。そのた
め、Ｎｃｈ１３のゲートが充電されずＮｃｈ１３は完全
にオンしない。よって、信号１０３はＶＤＤより若干電
圧は下がるがＮｃｈ１４、１５はオフしない。そのため
信号１０５は電圧が上がらずＰｃｈ１１、１２がオン
し、インバータ１９によって出力信号１０６はＬレベル
を出力する。また、データ読み出し時以外は、Ｎｃｈ１
８はオンして信号１０５をＬレベルにプルダウンし出力
信号１０６を固定している。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】以上のように、動作は従来の回路とほぼ同
じであるが、Ｐｃｈ１０のソース・ゲート間電圧が従来
回路では読み出し時にＶＤＤ分あり、ＶＤＤが変動する
と同じだけ変動していた。しかし、この発明のセンスア
ンプ５ａでは図２より、ＶＤＤが変動しても、Ｐｃｈ１
０のソース・ゲート間電圧であるＶＤＤと信号２０２の
電圧差は、ＶＤＤ＝５Ｖの時にソース・ゲート間電圧は
２.５４５Ｖ(５Ｖ−２.４５５Ｖ)、ＶＤＤ＝３Ｖの時ソ
ース・ゲート間電圧は２.２５１Ｖ(３Ｖ−０.７４９Ｖ)
と変動は小さい。そのため、図３のようにメモリセル電
流検出レベルの変動が小さくなる。これにより、電源電
圧の変動の影響を受けにくい、より安定した動作のセン
スアンプが得られる。なお、上記実施例ではバイアス回
路としてトランジスタをダイオード接続にした２つのダ
イオードおよび１つのＮｃｈからなる回路を示したが、
この発明はこれに限定されるものではなく、電源電圧の
変動に対してＰｃｈ１０のソース・ゲート間電圧の変動
を抑えるような回路(電源電圧を分圧した出力を供給す
るバイアス回路)であればよい。
じであるが、Ｐｃｈ１０のソース・ゲート間電圧が従来
回路では読み出し時にＶＤＤ分あり、ＶＤＤが変動する
と同じだけ変動していた。しかし、この発明のセンスア
ンプ５ａでは図２より、ＶＤＤが変動しても、Ｐｃｈ１
０のソース・ゲート間電圧であるＶＤＤと信号２０２の
電圧差は、ＶＤＤ＝５Ｖの時にソース・ゲート間電圧は
２.５４５Ｖ(５Ｖ−２.４５５Ｖ)、ＶＤＤ＝３Ｖの時ソ
ース・ゲート間電圧は２.２５１Ｖ(３Ｖ−０.７４９Ｖ)
と変動は小さい。そのため、図３のようにメモリセル電
流検出レベルの変動が小さくなる。これにより、電源電
圧の変動の影響を受けにくい、より安定した動作のセン
スアンプが得られる。なお、上記実施例ではバイアス回
路としてトランジスタをダイオード接続にした２つのダ
イオードおよび１つのＮｃｈからなる回路を示したが、
この発明はこれに限定されるものではなく、電源電圧の
変動に対してＰｃｈ１０のソース・ゲート間電圧の変動
を抑えるような回路(電源電圧を分圧した出力を供給す
るバイアス回路)であればよい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】次に動作について説明する。Ｎｃｈ２５は
データ読み出し動作時以外は、Ｈレベルの信号１０２が
ゲートに入力されているためオンしており、信号１０３
をプルダウンさせた状態に保持する。これにより、信号
１０３がフローティング状態になった時にＰｃｈ９とＮ
ｃｈ１４の直列回路およびＰｃｈ１０とＮｃｈ１５の直
列回路を通って流れる貫通電流を防止することができ
る。そしてデータ読み出し動作が始まると、Ｌレベルの
信号１０２がゲートに入力されるためオフし、読みし動
作に影響を与えないようになる。また、Ｎｃｈ１８を削
除したので、データ読み出し動作以外の時にＮｃｈ１８
を通って流れていた貫通電流を防止できる。なお、その
他の動作は基本的に上記実施例と同様であるので、詳細
な説明は省略する。
データ読み出し動作時以外は、Ｈレベルの信号１０２が
ゲートに入力されているためオンしており、信号１０３
をプルダウンさせた状態に保持する。これにより、信号
１０３がフローティング状態になった時にＰｃｈ９とＮ
ｃｈ１４の直列回路およびＰｃｈ１０とＮｃｈ１５の直
列回路を通って流れる貫通電流を防止することができ
る。そしてデータ読み出し動作が始まると、Ｌレベルの
信号１０２がゲートに入力されるためオフし、読みし動
作に影響を与えないようになる。また、Ｎｃｈ１８を削
除したので、データ読み出し動作以外の時にＮｃｈ１８
を通って流れていた貫通電流を防止できる。なお、その
他の動作は基本的に上記実施例と同様であるので、詳細
な説明は省略する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】また、第３の発明にかかるメモリ装置で
は、センスアンプの上記バイアス回路に、データ読み出
し動作時以外は電源からバイアス回路を分離する貫通電
流防止用のトランジスタを設けたので、データ読み出し
動作以外の時のバイアス回路を流れる貫通電流が防止で
き、消費電力をより低減させたメモリ装置を提供できる
効果が得られる。
は、センスアンプの上記バイアス回路に、データ読み出
し動作時以外は電源からバイアス回路を分離する貫通電
流防止用のトランジスタを設けたので、データ読み出し
動作以外の時のバイアス回路を流れる貫通電流が防止で
き、消費電力をより低減させたメモリ装置を提供できる
効果が得られる。
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３５４ Ａ
Claims (4)
- 【請求項１】 メモリセルのデータを読み出すためのセ
ンスアンプを有するメモリ装置であって、 メモリセルのデータの値を得るために検知されたメモリ
セル電流の有無の検知結果を出力増幅部へ出力する検知
結果出力部のトランジスタのゲートに、電源電圧の変動
による上記トランジスタのソース・ゲート間電圧の変動
を抑えるようにした出力を供給するバイアス回路の出力
を接続したセンスアンプを有し、メモリセル電流検出レ
ベルの電源電圧への依存性を抑えたことを特徴とするメ
モリ装置。 - 【請求項２】 メモリセルのデータを読み出すためのセ
ンスアンプを有するメモリ装置であって、 メモリセルのデータの値を得るために検知されたメモリ
セル電流の有無の検知結果を出力増幅部へ出力する検知
結果出力部のトランジスタのゲート、およびメモリセル
電流の有無を検知するために当該メモリセルに電流を供
給し、配線の寄生容量を充電すると共にメモリトランジ
スタの導通の有無を検知する電流供給部のトランジスタ
のゲートに、電源電圧の変動による上記各トランジスタ
のソース・ゲート間電圧の変動を抑えるようにした出力
を供給するバイアス回路の出力をそれぞれ接続したセン
スアンプを有し、メモリセル電流検出レベルの電源電圧
への依存性を抑え、さらに上記電流供給部でのオーバー
シュートを防止したことを特徴とするメモリ装置。 - 【請求項３】 上記バイアス回路が、データ読み出し動
作時以外は電源からバイアス回路を分離し貫通電流が流
れるのを防止する貫通電流防止用トランジスタをさらに
含むことを特徴とする請求項１および２のいずれかのメ
モリ装置。 - 【請求項４】 メモリセル電流の有無を検知するメモリ
セル電流検知部の検知結果を上記検知結果出力部に伝達
する信号伝達配線を、データ読み出し動作時以外は所定
の値に保持するレベル保持部をさらに設け、上記信号伝
達配線がフローティング状態になり貫通電流が流れるの
を防止したことを特徴とする請求項１、２および３のい
ずれかのメモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19113193A JPH0745086A (ja) | 1993-08-02 | 1993-08-02 | メモリ装置 |
| EP94111969A EP0642132B1 (en) | 1993-08-02 | 1994-08-01 | Memory-unit sense amplifier |
| DE69418401T DE69418401T2 (de) | 1993-08-02 | 1994-08-01 | Speicherleseverstärker |
| US08/283,506 US5438547A (en) | 1993-08-02 | 1994-08-01 | Memory-unit sense amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19113193A JPH0745086A (ja) | 1993-08-02 | 1993-08-02 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745086A true JPH0745086A (ja) | 1995-02-14 |
Family
ID=16269398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19113193A Pending JPH0745086A (ja) | 1993-08-02 | 1993-08-02 | メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5438547A (ja) |
| EP (1) | EP0642132B1 (ja) |
| JP (1) | JPH0745086A (ja) |
| DE (1) | DE69418401T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19601548C2 (de) * | 1996-01-17 | 1998-01-29 | Siemens Ag | Elektronische Schaltung als Ohmmeter |
| DE69834313D1 (de) | 1998-02-13 | 2006-06-01 | St Microelectronics Srl | Verbesserter Leseverstärker für nichtflüchtigen Speicher mit erweitertem Versorgungsspannungsbereich |
| US8611128B2 (en) * | 2010-10-19 | 2013-12-17 | Freescale Semiconductor, Inc. | ROM memory device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218696A (ja) * | 1983-05-26 | 1984-12-08 | Toshiba Corp | 半導体メモリ |
| US5276369A (en) * | 1989-07-20 | 1994-01-04 | Kabushiki Kaisha Toshiba | Sense amplifier circuit having a bias current control means |
| JPH0752592B2 (ja) * | 1989-08-18 | 1995-06-05 | 株式会社東芝 | 半導体記憶装置 |
| JP3313383B2 (ja) * | 1991-06-27 | 2002-08-12 | 日本電気株式会社 | 読み出し専用記憶装置 |
-
1993
- 1993-08-02 JP JP19113193A patent/JPH0745086A/ja active Pending
-
1994
- 1994-08-01 US US08/283,506 patent/US5438547A/en not_active Expired - Fee Related
- 1994-08-01 DE DE69418401T patent/DE69418401T2/de not_active Expired - Fee Related
- 1994-08-01 EP EP94111969A patent/EP0642132B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69418401T2 (de) | 2000-01-20 |
| DE69418401D1 (de) | 1999-06-17 |
| EP0642132A3 (ja) | 1995-04-05 |
| US5438547A (en) | 1995-08-01 |
| EP0642132B1 (en) | 1999-05-12 |
| EP0642132A2 (en) | 1995-03-08 |
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